JP5554941B2 - 画像形成装置およびその主走査倍率補正方法 - Google Patents

Description

本発明は、画像形成装置およびその主走査倍率補正方法に関する。すなわち、入力される画像信号を画素分割変調し、画素分割変調された画像信号に基づきレーザ光源を変調駆動し、レーザ光源から発光されたレーザ光で潜像担持体上を走査する。これにより、潜像担持体上に潜像を形成する画像形成装置及びその主走査倍率補正方法に関する。

一般に、レーザビームプリンタやデジタル複写機などの画像形成装置においては、レーザビーム駆動回路により半導体レーザを駆動し、この半導体レーザから発光されたレーザビームを画像信号によって変調する。この変調後のレーザビームを回転多面鏡（ポリゴンミラー）によって感光体ドラム上にラスタスキャンすることにより潜像形成を行うよう構成されている。

ここで、複数の半導体レーザを有する装置においては、各半導体レーザからのレーザビームにより照射される感光体ドラム上の各位置に応じて、潜像画像の倍率が異なる。また、ポリゴンミラーの面精度が異なるため、面ごとに潜像画像の書き出し位置が異なる。また、両面印字可能な画像形成装置においては、定着後の紙サイズの収縮により、両面での潜像画像の比率が同じであっても印字後の画像サイズが異なる。

これに対し、画像データを転送する画像クロックを任意点で付加することにより、画像データ間の長さを制御してプリントされる画像サイズを補正するという方法が提案されている（特許文献１参照）。

しかしながら、上述した従来例では、画像クロックを補正するために補間する画像データが固定であり、画像クロックを微小に長くした場所においてスペースが発生し、プリント画像の品質を損なう可能性がある。

上述した問題を解決するために、補正点毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを、該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するという方法が提案されている（特許文献２参照）。該補正点以降に位置する各画素に対しては、順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、１ライン上に付加する新たな画素の画素データを生成する。生成された新たな画素の画素データは、固定周波数の画像クロックに同期して出力される。

特開２０００−２３８３４２公報 特開２００４−３５１９０８公報

しかしながら、特許文献２で提案された方法では、挿入されるビットデータが“０”になるか“１”になるかは上記補正点の前の画素データの最終ビットに依存するため、プリント画像の品質を損なう可能性がある。

本発明の目的は、プリント画像の品質を落とすことなく、主走査倍率を適正に補正することができる画像形成装置およびその主走査倍率補正方法を提供することにある。更に、書き出し開始位置を予め設定した時間だけ遅延させ、主走査倍率を適正に補正することができる画像形成装置およびその主走査倍率補正方法を提供することにある。

上記課題に鑑み、本発明の画像形成装置は、感光体と、前記感光体を露光するためのレーザ光を出射するレーザ光源と、前記レーザ光が前記感光体上を走査するように前記レーザ光を偏向する偏向手段と、を備える画像形成装置であって、入力画像データに基づいて生成された、前記レーザ光源から前記レーザ光を出射させるための第１のビットデータおよび前記レーザ光を出射させないための第２のビットデータの少なくとも一方を含むビットパターンを生成するデータ生成手段であって、１画素に対応するデータとして前記第１のビットデータおよび、または前記第２のビットデータを含む複数のビットデータを生成するデータ生成手段と、前記データ生成手段によって生成された、前記ビットパターン内の前記第１のビットデータと前記第２のビットデータの両方を含む、１画素中における前記第１のビットデータの偏りを検出する検出手段と、前記レーザ光によって前記感光体上に形成される静電潜像の前記レーザ光の走査方向における幅を補正するために、前記検出手段によって検出された前記１画素中における前記第１のビットデータの偏りに応じて決定される位置に前記第２のビットデータを付加し、あるいは、前記レーザ光によって前記感光体上に形成される静電潜像の前記レーザ光の走査方向における幅を補正するために、前記検出手段によって検出された前記１画素中における前記第１のビットデータの偏りに応じて決定される位置から前記第２のビットデータを削除する補正手段と、画像クロックに同期して、前記付加又は削除したビットデータを含むビットパターンを、前記レーザ光源を駆動する駆動手段に出力する出力手段と、を備え、前記補正手段は、前記検出手段が検出する前記１画素中の前記第１のビットデータの偏りが生じている位置とは異なる位置に前記第２のビットデータを付加し、あるいは、前記検出手段が検出する前記１画素中の前記第１のビットデータの偏りが生じている位置とは異なる位置から前記第２のビットデータを削除することを特徴とする。

本発明によれば、補正点の属性情報に応じた位置にビットを挿入または抜取ることにより１ライン上に付加される新たな画素の画素データを生成するので、プリント画像の品質を落とすことなく主走査倍率を適正に補正することができる。

また、前記画像書き出し位置信号に対してライン開始位置を予め設定した時間遅延させ、かつ各ライン内で同一の倍率となるように調整することにより、プリント画像の品質を落とすことなく印刷比率を補正できるという効果を奏する。

８ビットの画素分割変調されたデータ列における濃度とパルスのパルス位置が左寄せの場合の対応関係図である。 ８ビットの画素分割変調されたデータ列における濃度とパルスのパルス位置が中央の場合の対応関係図である。 本実施形態に係る主走査倍率補正処理により処理されるパルス位置が左寄せまたは中央の場合の画像信号の構成例を示す概念図である。 ８ビットの画素分割変調されたデータ列における濃度とパルスのパルス位置が右寄せの場合の対応関係図である。 本実施形態に係る主走査倍率補正処理により処理されるパルス位置が右寄せの場合の画像信号の構成例を示す概念図である。 ８ビットの画素分割変調されたデータ列における濃度とパルスのパルス位置がスプリットの場合の対応関係図である。 本実施形態に係る主走査倍率補正処理により処理されるパルス位置がスプリットの場合の画像信号の構成例を示す概念図である。 本実施形態に係る画像形成装置の構成例を模式的に示す縦断面図である。 図８の露光部51を制御する露光制御部の構成例を模式的に示すブロック図である。 実施形態１の図９の画像処理回路907の構成例を示すブロック図である。 実施形態１のパルスデータＬＵＴ1007のフォーマット例を示す図である。 図１０の画像処理回路におけるビットデータ挿入時の主要ブロックのタイミングチャートである。 図１０の画像処理回路におけるビットデータ抜取り時の主要ブロックのタイミングチャートである。 実施形態２の図９の画像処理回路の他の構成例を示すブロック図である。 実施形態３の図９の画像処理回路の他の構成を示すブロック図である。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。

＜本発明における主走査倍率補正処理の原理＞
まず、本発明における主走査倍率補正処理の原理について、図１乃至図７を参照しながら説明する。

本発明に係る主走査倍率補正処理では、感光体ドラム上におけるレーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点の画素の画素分割変調された画素データの、ある位置のビットを挿入または抜取る。こうすることにより、前記１ライン上に付加される新たな画素の画素データを生成する。挿入または抜取るビットの位置（先頭ビット、中間ビット、最終ビットなど）は、上記画像信号に含まれる該補正点の属性情報に応じて決定する。そして、生成された新たな画素の画素データは、固定周波数の画像クロックに同期して出力される。ここで、主走査倍率とは、感光体ドラム上のレーザ光により主走査方向へ走査される際の幅をいうものとする。

図１，図２，図４，図６は、画像信号に含まれる補正点の属性情報の４つの異なる属性を示している。上記属性情報はパルス位置（露光位置に）である。図３，図５，図７は、かかる属性情報に対応して、本発明に係る主走査倍率補正処理により処理される画像信号の構成例を示す概念図である。なお、画像信号を構成する画素データは、例えば図１乃至図７に示すように、８ビットの画素分割変調されたデータ列から構成されているとし、補正前画像データは１ラインあたり４画素であるとする。そして、ここでは、上記主走査倍率補正処理における補正点として、同一ライン上の１画素目と３画素目を想定する。

＜属性情報のパルス位置が左寄せまたは中央の場合＞
図１に、パルス位置が左寄せの場合の８ビットの画素分割変調されたデータ列を示す。図２に、パルス位置が中央の場合の８ビットの画素分割変調されたデータ列を示す。ここで、データ列中の“１”がレーザ光源からのレーザ光の発光を示し、“０”が消光を示す。

（左寄せまたは中央の場合の補正ビット位置の例）
図３は、属性情報のパルス位置が左寄せまたは中央の場合の、ビット挿入（上図）、ビット抜取り（中央図）、ビット挿入と抜取り（下図）の例を示す図である。

図３の上図は、上記補正点で挿入補正を行う様子を示している。１画素目と３画素目の画素分割変調された画素データの最終ビット（インデックス８）がコピーされて直後に挿入されている。その結果、有効なビットデータが５画素目にずれ込んでおり、５画素目の無効部分をビットデータ“０”で埋めている。

図３の中央図は、上記補正点で抜取り補正を行う様子を示している。１画素目と３画素目の画素分割変調された画素データの最終ビット（インデックス８）が抜取られている。その結果、有効なビットデータが４画素目の途中で終わっており、４画素目の無効部分をビットデータ“０”で埋めている。

図３の下図は、上記補正点のうち、１画素目で挿入補正を行い、３画素目で抜取り補正を行う様子を示している。１画素目の画素分割変調された画素データの最終ビット（インデックス８）がコピーされて直後に挿入されており、３画素目の画素分割変調された画素データの最終ビット（インデックス８）が抜取られている。その結果、プラスマイナスゼロとなり、補正前と補正後で有効なビットデータの数は変わらない。従って、ライン全体で見ると補正前と補正後で同じ主走査幅である。しかし、１画素目と２画素目をセグメント０とし、３画素目と４画素目をセグメント１とすると、セグメント０の主走査幅は補正後に拡大されており、セグメント１の主走査幅は補正後に縮小されている。

上述したように、パルス位置が左寄せまたは中央の場合には、画素分割変調された画素データの最終ビット（インデックス８）を操作する。これにより、図１及び図２からも分かるように、100%点灯の場合（図１及び図２の最下段）を除いて常にビットデータ“０”を挿入／抜取りすることができる。そのため、プリント画像の品質を落とすことなく主操作倍率を適正に補正することができる。

＜属性情報のパルス位置が右寄せの場合＞
図４は、パルス位置が右寄せの場合の８ビットの画素分割変調されたデータ列を示す。

（右寄せの場合の補正ビット位置の例）
図５は、属性情報のパルス位置が右寄せの場合の、ビット挿入（上図）、ビット抜取り（中央図）、ビット挿入と抜取り（下図）の例を示す図である。

図５の上図は、上記補正点で挿入補正を行う様子を示している。１画素目と３画素目の画素分割変調された画素データの先頭ビット（インデックス１）がコピーされて直後に挿入されている。その結果、有効なビットデータが５画素目にずれ込んでおり、５画素目の無効部分をビットデータ“０”で埋めている。

図５の中央図は、上記補正点で抜取り補正を行う様子を示している。１画素目と３画素目の画素分割変調された画素データの先頭ビット（インデックス１）が抜取られている。その結果、有効なビットデータが４画素目の途中で終わっており、４画素目の無効部分をビットデータ“０”で埋めている。

図５の下図は、上記補正点のうち、１画素目で挿入補正を行い、３画素目で抜取り補正を行う様子を示している。１画素目の画素分割変調された画素データの先頭ビット（インデックス１）がコピーされて直後に挿入されており、３画素目の画素分割変調された画素データの先頭ビット（インデックス１）が抜取られている（図１及び図２の最下段）。その結果、プラスマイナスゼロとなり、補正前と補正後で有効なビットデータの数は変わっていない。従って、ライン全体で見ると補正前と補正後で同じ主走査幅である。しかし、１画素目と２画素目をセグメント０とし、３画素目と４画素目をセグメント１とすると、セグメント０の主走査幅は補正後に拡大されており、セグメント１の主走査幅は補正後に縮小されている。

上述したように、パルス位置が右寄せの場合には、画素分割変調された画素データの先頭ビット（インデックス１）を操作する。これにより、図４からも分かるように、100%点灯の場合（図４の最下段）を除いて常にビットデータ“０”を挿入／抜取りすることができる。そのため、プリント画像の品質を落とすことなく主操作倍率を適正に補正することができる。

＜属性情報のパルス位置がスプリットの場合＞
図６は、パルス位置がスプリットの場合の８ビットの画素分割変調されたデータ列を示す。

（スプリットの場合の補正ビット位置の例）
図７は、属性情報のパルス位置が画素の両端に偏ったスプリットの場合の、ビット挿入（上図）、ビット抜取り（中央図）、ビット挿入と抜取り（下図）の例を示す図である。

図７の上図は、上記補正点で挿入補正を行う様子を示している。１画素目と３画素目の画素分割変調された画素データの中間ビット（インデックス４）がコピーされて直後に挿入されている。その結果、有効なビットデータが５画素目にずれ込んでおり、５画素目の無効部分をビットデータ“０”で埋めている。

図７の中央図は、上記補正点で抜取り補正を行う様子を示している。１画素目と３画素目の画素分割変調された画素データの中間ビット（インデックス４）が抜取られている。その結果、有効なビットデータが４画素目の途中で終わっており、４画素目の無効部分をビットデータ“０”で埋めている。

図７の下図は、上記補正点のうち、１画素目で挿入補正を行い、３画素目で抜取り補正を行う様子を示している。１画素目の画素分割変調された画素データの中間ビット（インデックス４）がコピーされて直後に挿入されており、３画素目の画素分割変調された画素データの中間ビット（インデックス４）が抜取られている。その結果、プラスマイナスゼロとなり、補正前と補正後で有効なビットデータの数は変わっていない。従って、ライン全体で見ると補正前と補正後で同じ主走査幅である。しかし、１画素目と２画素目をセグメント０とし、３画素目と４画素目をセグメント１とすると、セグメント０の主走査幅は補正後に拡大されており、セグメント１の主走査幅は補正後に縮小されている。

上述したように、スプリットの場合には、画素分割変調された画素データの中間ビット（インデックス４）を操作する。これにより、図６からも分かるように、100%点灯の場合（図６の最下段）を除いて常にビットデータ“０”を挿入／抜取りすることができる。そのため、プリント画像の品質を落とすことなく主操作倍率を適正に補正することができる。

なお、図３、図５、図７では図示していないが、上記属性情報であるパルス位置が、ページやラインの途中で画素毎に切り替わる構成でも構わない。

このように本例では、上記主走査倍率補正処理により、１ライン内の有効なビットデータの数を増加させたり減少させたりすることが可能になり、主走査倍率を補正することができる。

［実施形態１］
＜本実施形態の画像形成装置の構成例＞
次に、上記主走査倍率補正処理を実行可能な本実施形態の画像形成装置の具体的構成について図８乃至図１０を参照しながら説明する。

（本実施形態の画像形成装置の構成例）
図８は、本実施形態に係る画像形成装置の構成を模式的に示す縦断面図である。

本実施形態の画像形成装置は、図８に示すように、例えば４ドラム方式のカラーレーザビームプリンタの場合に対応する。このカラー画像形成装置は、本体装置の右側面下部に転写材カセット53を装着している。転写材カセット53にセットされた転写材は、給紙ローラ54によって一枚ずつ取り出され、搬送ローラ対55-a、55-bによって画像形成部に給送される。画像形成部には、転写材を搬送する転写搬送ベルト10が複数の回転ローラによって転写材搬送方向（図８の右から左方向）に扁平に張設され、その最上流部においては、転写材が転写搬送ベルト10に静電吸着される。また、このベルト搬送面に対向して４個のドラム状の潜像担持体としての感光体ドラム14-C,14-Y,14-M,14-Kが直線状に配設されて、画像形成部を構成している。

画像形成部であるところの現像ユニット52-C,52-Y,52-M,52-Kは、前記感光体ドラム、C(CYAN)、Y(YELLOW)、M(MAGENTA)、K(BLACK)の各色トナー、帯電器、現像器を有している。上記の各現像ユニット52-C,52-Y,52-M,52-Kの筐体内の帯電器と現像器間には所定の間隙が設けられている。この間隙を介して、レーザスキャナからなる露光部51-C,51-Y,51-M,51-Kから感光体ドラム14の周面を所定の電荷で一様に帯電させる。露光部51-C,51-Y,51-M,51-Kが上記帯電した感光体ドラム14-C,14-Y,14-M,14-Kの周面を画像情報に応じて露光して、潜像担持体上に静電潜像を形成する。そして、現像器が上記の静電潜像の停電位部にトナーを転移させてトナー像（現像）する。

転写搬送ベルト10の搬送面を挟んで転写部材57-C,57-Y,57-M,57-Kが配置されている。各感光体ドラム14-C,14-Y,14-M,14-Kに対応する転写部材57-C,57-Y,57-M,57-Kで転写電界が形成される。この転写電界によって、各感光体ドラム14-C,14-Y,14-M,14-Kの周面上に形成（現像）されたトナー像は、搬送されてきた転写材に発生した電荷に吸収されて転写材面に転写される。トナー像を転写された転写材は、定着器58でトナー像が転写材上に定着された後、排紙ローラ対59-a、59-bによって機外に排出される。尚、転写搬送ベルト10は、C(CYAN)、Y(YELLOW)、M(MAGENTA)、K(BLACK)の各色トナーを一旦転写してから転写材に二次転写する構成の中間転写ベルトでも構わない。

（露光制御部の構成例）
図９は、図８の露光部51を制御する露光制御部の構成を模式的に示すブロック図である。なお、以下の説明では、C(CYAN)、Y(YELLOW)、M(MAGENTA)、K(BLACK)の中の１つの色を代表させて説明する。従って、参照番号は-C,-Y,-M,-Kを除く番号を使用する。

露光部51には、図９で示す径路で生成されたレーザ光が入射する。

画像処理回路907が、外部から入力された画像信号1057を画素単位で濃度に対応する画素中のレーザ光の発光あるいは消光を示す複数のビットデータに画素分割変調する。そして、該画素分割変調された画像信号1073を画像クロックに同期させて出力する。レーザ駆動部906が、画像処理回路907から出力された画素分割変調された画像信号1073に基づき半導体レーザ901を駆動する。

半導体レーザ901の内部には、レーザ光の一部を検出するフォトダイオードセンサ（ＰＤセンサ；図示せず）が設けられている。レーザ駆動部906は、ＰＤセンサの検出信号を用いて半導体レーザ901のＡＰＣ（Auto Power Control）制御を行う。半導体レーザ901から発光されたレーザ光は、コリメータレンズ902および絞りなどを有する光学系を介してほぼ平行光になり、所定のビーム径でポリゴンミラー（回転多面鏡）903に入射する。

ポリゴンミラー903は、所定方向に等角速度で回転しており、この回転に伴いポリゴンミラー903に入射したレーザ光は、連続的に角度を変える偏向ビームとなって反射される。偏向ビームとなって反射されたレーザ光は、ｆ−θレンズ904により集光作用を受ける。また同時に、ｆ−θレンズ904は走査の時間的な直線性を保証するような歪曲収差の補正を行うので、ｆ−θレンズ904を通過したレーザ光は、感光体ドラム14上に所定方向に等速で結合走査される。感光体ドラム14の一方の端部近傍には、ポリゴンミラー903から反射されたレーザ光を検出するビームディテクトセンサ905が設けられている。このセンサの検出信号は、ポリゴンミラー903の回転とデータの書き込みの同期をとるための同期信号として用いられる。

このようなレーザ駆動部906においては、１走査中のレーザ光の光量を一定に保持するために、１走査中の光検出区間でレーザ光の出力を検出して半導体レーザ901の駆動電流を１走査の間保持するという駆動方式を採用している。

本実施形態においては、ポリゴンミラー903の回転信号及びビームディテクトセンサ905の検出信号などに基づいて、主走査倍率補正制御部908で主走査方向の倍率のバラツキを検出する。そして、その補正のための補正制御信号909により画像処理回路907での主走査倍率補正を実行する。なお、本発明は、画像処理回路907における画素の挿入／抜取りの仕方の関するものであり、主走査倍率補正制御部908における主走査方向の倍率のバラツキの検出や補正制御信号909の生成は手段ではないので、詳細な説明は省く。

（実施形態１の画像処理回路の構成例）
図１０は、図９の画像処理回路907の構成を示すブロック図である。

上記画像処理回路907は、図１０に示すように、主走査倍率補正制御部908から補正制御信号909を受信する制御信号発生回路1001を有する。制御信号発生回路1001は、補正制御信号909の補正量などから、ビットデータ挿入／抜取位置信号（ＦＩＦＯ制御信号）1052を生成する。このビットデータ挿入／抜取位置信号1052は、ＦＩＦＯ（First In-First Out Memory）クロック発生回路1003と、パラレル−シリアル（以下、ＰＳと略す）変換/ビットデータ挿入・抜取回路1008とに入力される。また、制御信号発生回路1001は、変換/ビットデータ挿入・抜取回路1008に対して、挿入／抜取選択信号1050を生成する。また、制御信号発生回路1001は、シリアル−パラレル（以下、ＳＰと略す）クロック発生回路1004に対するＳＰ変換制御信号1053を生成する。

ＦＩＦＯクロック発生回路1003には、基準クロック(refclk)1051およびビットデータ挿入／抜取位置信号（ＦＩＦＯ制御信号）1052に基づき、読み出しクロック1054を生成する。読み出しクロック1054は、ＦＩＦＯ1002、ディレイ時間発生回路1005、パルスデータＬＵＴ（Look Up Table）1007、ＬＵＴアドレス生成回路1006に入力される。ＳＰクロック発生回路1004は、基準クロック1051およびＳＰ変換制御信号1053に基づき、ＳＰ変換回路1009に対するＳＰ変換クロック1055を生成する。また、このＳＰ変換クロック1055は、画像クロックとして画像処理回路907から出力される。

ＦＩＦＯ1002には、本体制御部（図示せず）よりのリセット1058やＦＩＦＯ書き込み信号1056および書き込みクロック1059が供給される。同時に、外部画像生成部（図示せず）から本例では６ビットの画像信号(data)1057が画素単位で入力される。該画像信号1057の上位２ビットがパルス位置を表わす属性値であり、下位４ビットがハーフトーン処理済みの画素値である。すなわち、ＦＩＦＯ1002には６ビットの書き込み画素データ1057が入力される。ＦＩＦＯ1002からは、ＦＩＦＯクロック発生回路1003からの読み出しクロック1054および、ディレイ時間発生回路1005からのＦＩＦＯ読み出し信号1060によって６ビットの読み出し画素データ(data)1061が出力される。

なお、本例では、属性情報であるパルス位置は、中央、右寄せ、左寄せ、スプリットの４種類であるので、２ビットで表わせる。また、１画素のパルスデータを１６ビットとしているので、画素値は４ビットで表わせる。しかし、属性の種類や１画素のパルスデータのビット数が変われば、属性値や画素値のビット数も変わる。

このＦＩＦＯ1002から出力された読み出し画素データ(data)1061は、ディレイ時間発生回路1005に入力される。ディレイ時間発生回路1005は、不図示のＢＤセンサ905から出力されるＢＤ信号1062を基準に、本体制御部（図示せず）より指定されたディレイ時間1063に応じて、ＦＩＦＯ読み出し信号1060を調整する。そして、ＢＤ信号1062を基準として本体制御部より指定されたディレイ時間1063の経過後に、ＬＵＴアドレス生成回路1006に向けて画素データ（画素値1065およびパルス位置1066）と画素データ有効信号1064を入力する。

ＬＵＴアドレス生成回路1006は、ディレイ時間発生回路1005から入力された画素データ有効信号1064に基いて、画素値1065およびパルス位置1066をアドレス(addr)1067として、パルスデータＬＵＴ1007に送る。そして、パルスデータＬＵＴ1007から１６ビットのパルスデータ1068を読み出す。

（パルスデータＬＵＴ1007の構成例）
図１１は、図１０のパルスデータＬＵＴ1007の構成例を示す図ある。

図１１に示すように、パルスデータＬＵＴ1007には、４種類のパルス位置1101a毎に、４ビットの画素値に対する１６ビットのパルスデータ1102が格納されている。パルス位置1066が、2'b00（バイナリ）で中央を、2'b01で右寄せを、2'b10で左寄せを、2'b11でスプリットを示す。そうすると、パルス位置1066を上位２ビット、１６レベルの画素値1065を下位４ビットとした、６ビット信号をパルスデータＬＵＴアドレス1067にすればよい。

パルスデータＬＵＴ1007は、ＲＯＭ（Read Only Memory）で実装しても良い。また、ＲＡＭ（Random Access Memory）で実装して、本体制御部（図示せず）からパルスデータを書き込む構成でも構わない。

パルスデータＬＵＴ1007からの１６ビットのＬＵＴ出力パルスデータ1068は、パルスデータ有効信号(valid)1069と同期してパルスデータ(pix)1070としてＰＳ変換/ビットデータ挿入・抜取回路1008に入力される。同時に、パルス位置1071(atr)もＰＳ変換/ビットデータ挿入・抜取回路1008に入力される。

ＰＳ変換/ビットデータ挿入・抜取挿回路1008は、ＬＵＴアドレス生成回路1006から入力された１６ビットのパルスデータ1070を、ＰＳ変換クロック（基準クロック）1051によりシリアル画素信号に変換する。同時に、制御信号発生回路1001から入力されるビットデータ挿入／抜取位置信号1052に基づいて補正点を判断し、挿入／抜取選択信号1050に基づいてビットデータの挿入あるいは抜取りを行う。その際、前記したように画素データのパルス位置1071を参照して、該補正点の画素の画素分割変調された画素データのビットデータを挿入／抜取りする位置を判断する。

ビットデータ挿入または抜取り済みのシリアル画素信号1072は、ＳＰ変換回路1009に入力される。ＳＰ変換回路1009は、入力されたシリアル画素信号1072をＳＰ変換クロック1055によって１６ビットのパラレル画素信号1073に変換して、出力する。

＜本実施形態の画像処理回路の動作例＞
次に、上記画像処理回路907の動作例について、図１２、図１３を参照しながら説明する。なお、図１２及び図１３では、パルス位置の異なるビットデータの挿入を図示するため、３画素で連続して挿入あるいは抜取りをする特殊な例で説明する。しかしながら、実際には、主走査倍率補正制御部908からの補正制御信号909に含まれる主走査方向の倍率補正量に基づいて、制御信号発生回路1001で挿入あるいは抜取りの画素数や挿入あるいは抜取りの画素位置が決定される。かかる画素数や画素位置の決定も、倍率補正量をアドレスとするＬＵＴで構成してよい。また、複数の主走査画素数を有する装置を制御するには、主走査画素数あるいはその上位ビットをアドレスに含めればよい。なお、かかる画素数や画素位置の決定を主走査倍率補正制御部908で行っても構わない。

＜ビットデータ挿入の動作例＞
図１２は、図１０の画像処理回路における、ビットデータの挿入を行った場合の主要ブロックのタイミングチャートである。

基準クロック（ＰＳ変換クロック）1051（図１２の（a）に示す）は、次の各クロックの基準となる信号である。すなわち、読み出しクロック（ＦＩＦＯ Ｒｅａｄクロック/ＲＡＭ Ｒｅａｄクロック）1054（図１２の（ｂ）に示す）、及び画像クロック（ＳＰ変換クロック）1055（図１２の（ｆ）に示す）の基準となる。この基準クロック1051は、画像クロックとなるＳＰ変換クロック1055の周波数に対し、１画素の濃度を複数の分割領域のビットで表わす画素分割変調の分解能に（分割数＝ビット数）比例した周波数となる。本実施形態においては、画素分割変調の分解能を１６ビットとした場合を示し、基準クロック1051の周波数はＳＰ変換クロック1055の１６倍に設定される。

ビットデータ挿入／抜取位置信号1052（図１２の（ｄ）に示す）がビットの挿入あるいは抜取りの画素位置を指定し、挿入／抜取選択信号1050（図１２に図示せず）が挿入あるいは抜取りが指定された画素位置における挿入を指定する。

読み出しクロック（ＦＩＦＯ Ｒｅａｄクロック/ＲＡＭ Ｒｅａｄクロック）1054は、ＦＩＦＯ1002、パルスデータＬＵＴ1007から１画素単位で画素データを読み出すタイミングを指示するためのクロックである。ＦＩＦＯクロック発生回路1003は、挿入や抜取りが無い画素においては基準クロック1051を１６カウントして、１つの読み出しクロック1054を生成する。かかる読み出しクロック1054は、データ挿入時には、データ挿入が行われた画素の次の画素を読み出すときに、次の出力画素の先頭ビットに前画素の最終ビットが到達するよう、１ビット分のタイミングを遅らせる。図１２の（ｂ）ように、通常は破線のクロックを実線のクロックとする。以降、再度画素内でビット挿入が行われるまでの間は、１６ビット分（１６カウント）の同一周期とする。しかしながら、図１２の例では、属性の異なる挿入の処理を説明するため、前述のように３画素連続で異なる属性情報の挿入が行われる特殊な例が示されている。

上記のように読み出しクロック1054を１ビット分だけ遅らせることにより、ビビット挿入が行われる画素の次の画素の先頭ビットで、ＰＳ出力データ（シリアル画素信号）1072（図１２の（ｅ）に示す）が更新されないように制御する。

そして、ＰＳ変換/ビットデータ挿入・抜取回路1008では、パルスデータ1070（図１２の（ｃ）に示す）をパラレル／シリアル変換する時に、指定された画素のパルス位置に対応するビット位置でビット挿入を実施する。このビット挿入は、２ビットのパルス位置1071、ビットデータ挿入／抜取位置信号1052、及び挿入／抜取選択信号1050により制御される。

ＳＰ変換クロック1055（図１２の（ｆ）に示す）は、基準クロック1051の１／１６の周波数で、１画素区間を規定する画像クロックとして出力される。このＳＰ変換クロック1055により、ビットデータ挿入済みのＰＳ出力データ（シリアル画素信号）1072は、１６ビットのＳＰ出力データ（パラレル画素信号）1073（図１２の（ｇ）に示す）に変換されて出力される。従って、ＳＰ出力データ（パラレル画素信号）1073は、挿入されたビットの数だけ画素データのビットパターンが後ろの画素にシフトされることになる。

（パルス位置が中央の場合の挿入処理）
パルス位置が中央の場合、ＰＳ出力データ（シリアル画素信号）1072は、ビット挿入が行われる画素の右端ビットがコピーされて出力される。そして、ビット挿入が行われる画素の最終ビットが次の出力画素の先頭ビットの時も更新されずに出力されるので、最終ビットが次の出力画素の先頭ビットにシフトされることになる。図１２の（ｃ）ように、パルスデータＬＵＴ1007から出力されたビット挿入位置の１６ビットの画素データを“0000001111000000”、次の画素データを“1111000000001111”とする。この場合に、ＳＰ変換回路1009から出力される画素データは、図１２の（ｇ）のように、ビット挿入位置の画素データは変わらないが、次の画素データは“01111000…”と先頭に“0”が挿入される。

（パルス位置がスプリットの場合の挿入処理）
パルス位置がスプリットの場合、ＰＳ出力データ（シリアル画素信号）1072は、ビット挿入が行われる画素の中央ビットがコピーされて出力される。この場合も、次の出力画素の先頭ビットの時にパルスデータ1070が更新されずに出力されるので、最終ビットが次の出力画素の先頭ビットにシフトされることになる。図１２の（ｃ）ように、パルスデータＬＵＴ1007から出力されたビット挿入位置の１６ビットの画素データを“1111000000001111”、次の画素データを“0000000000001111”とする。この場合に、ＳＰ変換回路1009から出力される画素データは、図１２の（ｇ）のように、前の画素での挿入も付加される。従って、挿入位置の画素データ“0111100000000011”と先頭に前の画素から“0”がシフトされると共に中央部分に“0”が挿入され、次の画素データは“11000000…”と先頭に前の画素から“11”がシフトされる。

（パルス位置が右寄せの場合の挿入処理）
パルス位置が右寄せの場合、ＰＳ出力データ（シリアル画素信号）1072は、ビット挿入が行われる画素の左端ビットがコピーされて出力される。この場合も、次の出力画素の先頭ビットの時にパルスデータ1070が更新されずに出力されるので、最終ビットが次の出力画素の先頭ビットにシフトされることになる。図１２の（ｃ）ように、パルスデータＬＵＴ1007から出力されたビット挿入位置の１６ビットの画素データを“0000000000001111”とする。この場合に、ＳＰ変換回路1009から出力される画素データは、図１２の（ｇ）のように、前の２つの画素での挿入も付加される。従って、挿入位置の画素データ“1100000000000001”と先頭に前の画素から“11”がシフトされると共に左端部分に“0”が挿入され、右端部分の“111”は次ぎの画素データにシフトされる。

以上のように、挿入ビットは常に“0”であるので出力画像の品質を落とさずに主走査方向の倍率補正が可能となる。

＜ビットデータ抜取りの動作例＞
図１３は、図１０の画像処理回路における、ビットデータの抜取りを行った場合の主要ブロックのタイミングチャートである。

基準クロック（ＰＳ変換クロック）1051（図１３の（a）に示す）は、次の各クロックの基準となる信号である。すなわち、読み出しクロック（ＦＩＦＯ Ｒｅａｄクロック/ＲＡＭ Ｒｅａｄクロック）1054（図１３の（ｂ）に示す）、及び画像クロック（ＳＰ変換クロック）1055（図１３の（ｆ）に示す）の基準となる。この基準クロック1051は、画像クロックとなるＳＰ変換クロック1055の周波数に対し、１画素の濃度を複数の分割領域のビットで表わす画素分割変調の分解能に（分割数＝ビット数）比例した周波数となる。本実施形態においては、画素分割変調の分解能を１６ビットとした場合を示し、基準クロック1051の周波数はＳＰ変換クロック1055の１６倍に設定される。

ビットデータ挿入／抜取位置信号1052（図１３の（ｄ）に示す）がビットの挿入あるいは抜取りの画素位置を指定し、挿入／抜取選択信号1050（図１３に図示せず）が挿入あるいは抜取りが指定された画素位置における抜取りを指定する。

読み出しクロック（ＦＩＦＯ Ｒｅａｄクロック/ＲＡＭ Ｒｅａｄクロック）1054は、ＦＩＦＯ1002、パルスデータＬＵＴ1007から１画素単位で画素データを読み出すタイミングを指示するためのクロックである。ＦＩＦＯクロック発生回路1003は、挿入や抜取りが無い画素においては基準クロック1051を１６カウントして、１つの読み出しクロック1054を生成する。かかる読み出しクロック1054は、データ抜取り時には、データ抜取りが行われた画素の次の画素を読み出すときに、次の出力画素の先頭ビットが前画素の最終ビットに到達するよう、１ビット分のタイミングを早くする。図１３の（ｂ）ように、通常は破線のクロックを実線のクロックとする。以降、再度画素内でビット抜取りが行われるまでの間は、１６ビット分（１６カウント）の同一周期とする。しかしながら、図１３の例では、属性の異なる挿入の処理を説明するため、前述のように３画素連続で異なる属性情報の抜取りが行われる特殊な例が示されている。

上記のように読み出しクロック1054を１ビット分だけ早くすることにより、ビビット抜取りが行われる画素の最終ビットで、ＰＳ出力データ（シリアル画素信号）1072（図１３の（ｅ）に示す）が更新されるように制御する。

そして、ＰＳ変換/ビットデータ挿入・抜取回路1008では、パルスデータ1070（図１３の（ｃ）に示す）をパラレル／シリアル変換する時に、指定された画素のパルス位置に対応するビット位置でビット抜取りを実施する。このビット抜取りは、２ビットのパルス位置1071、ビットデータ挿入／抜取位置信号1052、及び挿入／抜取選択信号1050により制御される。

ＳＰ変換クロック1055（図１３の（ｆ）に示す）は、基準クロック1051の１／１６の周波数で、１画素区間を規定する画像クロックとして出力される。このＳＰ変換クロック1055により、ビットデータ抜取り済みのＰＳ出力データ（シリアル画素信号）1072は、１６ビットのＳＰ出力データ（パラレル画素信号）1073（図１３の（ｇ）に示す）に変換されて出力される。従って、ＳＰ出力データ（パラレル画素信号）1073は、抜き取られたビットの数だけ画素データのビットパターンが前の画素にシフトされることになる。

（パルス位置が中央の場合の抜取処理）
パルス位置が中央の場合、ＰＳ出力データ（シリアル画素信号）1072は、ビット抜取りが行われる画素の右端ビットが抜取られる。そして、ビット抜取りが行われる画素の最終ビットの時にパルスデータ1070が更新されるので、次ぎの出力画素の先頭ビットがビット抜取りが行われた画素の最終ビットにシフトされることになる。図１３の（ｃ）ように、パルスデータＬＵＴ1007から出力されたビット抜取位置の１６ビットの画素データを“0000001111000000”、次の画素データを“1111000000001111”とする。この場合に、ＳＰ変換回路1009から出力される画素データは、図１３の（ｇ）のように、ビット抜取位置の画素データは“0000001111000001”と“1”が次ぎの画素データからシフトされ、次の画素データは“11100000…”となる。

（パルス位置がスプリットの場合の抜取処理）
パルス位置がスプリットの場合、ＰＳ出力データ（シリアル画素信号）1072は、ビット挿入が行われる画素の中央ビットでビットが抜取られて出力される。この場合も、ビット抜取りが行われる画素の最終ビットの時にパルスデータ1070が更新されるので、次ぎの出力画素の先頭ビットがビット抜取りが行われた画素の最終ビットにシフトされることになる。図１３の（ｃ）ように、パルスデータＬＵＴ1007から出力されたビット抜取位置の１６ビットの画素データを“1111000000001111”、次の画素データを“0000000000001111”とする。この場合に、ＳＰ変換回路1009から出力される画素データは、図１３の（ｇ）のように、前の画素での抜取りも影響する。従って、抜取位置の画素データ“1110000000111100”と先頭ビット“1”が前の画素にシフトアウトされると共に、中央の“0”が抜取られ、右端部分に次の画素から“00”がシフトインされる。

（パルス位置が右寄せの場合の抜取処理）
パルス位置が右寄せの場合、ＰＳ出力データ（シリアル画素信号）1072は、ビット抜取りが行われる画素の左端ビットが抜取りされる。この場合も、ビット抜取りが行われる画素の最終ビットの時にパルスデータ1070が更新されるので、次ぎの出力画素の先頭ビットがビット抜取りが行われた画素の最終ビットにシフトされることになる。図１３の（ｃ）ように、パルスデータＬＵＴ1007から出力されたビット抜取位置の１６ビットの画素データを“0000000000001111”とする。この場合に、ＳＰ変換回路1009から出力される画素データは、図１３の（ｇ）のように、前の２つの画素での抜取りも考慮される。従って、抜取位置の画素データ“0000000001111xxx”と先頭の“00”が前の画素にシフトされると共に左端部分から“0”が抜取られ、右端部分に次ぎの画素データの“xxx”がシフトインされる。

以上のように、抜取りビットは常に“0”であるので出力画像の品質を落とさずに主走査方向の倍率補正が可能となる。

上記挿入／抜取りの例では、その組み合わせの例は示していないが、当業者には上記挿入／抜取りの例から自明である。

＜本実施形態の主走査倍率補正処理の具体例＞
次に、本実施形態における主走査倍率補正処理による具体例について説明する。

本実施形態においては、１画素を１６ビットのデータとし、１ラインの画素数を４９６０ドットとする（印字解像度６００ｄｐｉ、有効印字領域２１０ｍｍに相当する）。

（全体倍率拡大を行う場合）
例えば、主走査方向に約０．２インチ伸長する必要がある場合に１２４ドット分の画素で１ビットの挿入をするとする。１画素を１６ビットのデータとしているため、１９８４回（＝１２４×１６）のビットデータの挿入を行う必要がある。すなわち、４９６０ドットのうち１９８４ドットに対してビットデータ挿入を行えば良い。

ここで、主走査方向の４９６０ドットを１６個のセグメントに分割してセグメント毎に処理する場合を考える。この場合、１セグメントの幅は３１０ドット（＝４９６０／１６）となり、１セグメントでビットデータ挿入を行うドットの数は、１９８４／１６＝１２４ドットとなる。すなわち、１セグメント幅の３１０ドットのうち、１２４ドットに対してビットデータ挿入を行う。具体的な挿入位置については、３１０ドットに対してビットデータを平均的に挿入する場合には、３１０／１２４＝２．５なので、２ドットに１回の挿入と３ドットに１回の挿入とを交互に繰り返すことになる。

また、ライン内でのビットデータの挿入回数と挿入頻度は変えずに、ビットデータ挿入位置をライン毎にランダムに散らばらせる構成も考えられる（以下の実施形態５にも示す）。こうすることにより、４９６０ドットの行全体にわたって均一にビットデータが挿入されると共に、更に、挿入されたビットデータの配置がランダムになるので、規則的な変化による画質の劣化を防ぐこと可能になる。 表にすると、表１のようになる。

１セグメント幅の３１０ドットのうち、何ドットにたいしてビットデータの挿入を行うかを示している。＋はビットデータ挿入を示す。また、seg0（セグメント０）は紙の左端であり、seg15（セグメント１５）は紙の右端である。

（全体倍率縮小を行う場合）
例えば、主走査方向に約０．２インチ短縮する必要がある場合、１２４ドット分の画素で１ビットを抜取るとする。全体倍率拡大を行う場合と本質的に同じであり、１セグメント幅３１０ドットのうち、１２４ドットに対してビットデータの抜取りを行う。

補正量は、表２のように示される。

１セグメント幅の３１０ドットのうち、何ドットにたいしてビットデータの抜取りを行うかを示している。−はビットデータの抜取りを示す。また、seg0（セグメント０）は紙の左端であり、seg15（セグメント１５）は紙の右端である。

（部分倍率補正を行う場合）
例えば、ポリゴンミラー903の回転からあるいは感光ドラム14上の結像から、主走査倍率補正制御部908のずれ量記憶部（図示せず）に記憶された情報より、補正量演算部（図示せず）が部分倍率補正量を演算する。本実施形態では、複数のポイントで測定した実際の主走査線と、理想的な主走査線の主走査方向のずれ量を主走査線の歪みを示す情報としてずれ量記憶部に記憶する。ずれ量記憶部に記憶される情報は、本装置の製造工程において、上記ずれ量を測定して装置固有の情報として記憶する構成でも構わない。あるいは、本装置自体に上記ずれ量を検出する検出機構を準備して、各色の像担持体ごとにずれを測定するための所定のパターンを形成し、上記検出機構により検出したずれ量を記憶するような構成でも構わない。

主走査方向の４９６０ドットを１６個のセグメントに分割する場合、補正量演算部は、部分倍率補正量として、例えば以下の表３のような補正量情報を演算する。

１セグメント幅の３１０ドットのうち、何ドットにたいしてビットデータの挿入あるいは抜取りを行うかを示している。＋はビットデータの挿入、−はビットデータの抜取りを示す。また、seg0（セグメント０）は紙の左端であり、seg15（セグメント１５）は紙の右端である。本例で、表３にようにビットデータの挿入回数とビットデータの抜取り回数が等しい場合には、全体倍率補正は行われていないことになる。

（全体倍率拡大と部分倍率補正とを行う場合）
ビットデータの挿入による全体倍率拡大を行う場合、１セグメント幅３１０ドットのうち、１２４ドットに対してビットデータ挿入が必要であった。これに、表３に示した部分倍率補正を行う場合の補正量を加えた和が本例の補正量であり、表４のようになる。

１セグメント幅の３１０ドットのうち、何ドットにたいしてビットデータの挿入あるいは抜取りを行うかを示している。＋はビットデータの挿入、−はビットデータの抜取りを示す。また、seg0（セグメント０）は紙の左端であり、seg15（セグメント１５）は紙の右端である。本例のように、複数の傾向を峻別して重ね合わせることによって、より緻密な倍率補正が可能となる。

（全体倍率縮小と部分倍率補正とを行う場合）
全倍倍率拡大と部分倍率補正を行う場合と、本質的に同じである。全体倍率縮小の補正量と部分倍率補正の補正量との和が本例の補正量であり、表５のように示される。

１セグメント幅の３１０ドットのうち、何ドットにたいしてビットデータの挿入あるいは抜取りを行うかを示している。＋はビットデータの挿入、−はビットデータの抜取りを示す。また、seg0（セグメント０）は紙の左端であり、seg15（セグメント１５）は紙の右端である。本例のように、複数の傾向を峻別して重ね合わせることによって、より緻密な倍率補正が可能となる。

上記５つの例は、典型的な主走査方向の倍率補正の例を示したもので、これに限定されない。複数のずれ量の傾向に対応して３つ以上の補正量を加えることも考えられる。

［実施形態２］
（実施形態２の画像処理回路の構成例）
上記画像処理回路907は、図１４のように構成することも可能である。

図中、図１０と同じ番号で示されるものについての説明は省略する。

図１４では、４ビットの画素値から１６ビットのパルスデータを生成する際に、実施形態１で示したようにパルスデータＬＵＴ1007を参照する構成ではなく、パルスデータ生成回路1010を用いる構成となっている。

パルスデータ生成回路1010は、画素値1065とパルス位置1066とから、パルスデータ1070を生成する。生成したパルスデータ1070は、パルスデータ有効信号1069と同期して、パルス位置1071と共にＰＳ変換/ビットデータ挿抜回路1008に入力される。

［実施形態３］
（実施形態３の画像処理回路の構成例）
上記画像処理回路907は、更に図１５のように構成することも可能である。

図中、図１０と同じ番号で示されるものについての説明は省略する。

図１５の構成では、ＦＩＦＯ1002のデータビット幅が１８ビットである。ＦＩＦＯ1002に、外部画像生成部（図示せず）から入力される書き込み画素データ1057は、実施形態１ないし２で示したような６ビットの画素データ（うち２ビットはパルス位置、４ビットが画素値）ではない。本実施形態では、１８ビットの画素データ（うち２ビットはパルス位置、１６ビットがパルスデータ）である。

よって、画素値からパルスデータを生成するハードウェア（ＬＵＴアドレス生成回路1006や、パルスデータＬＵＴ1007、パルスデータ生成回路1010）が不要である。

［他の実施形態］
前記ＦＩＦＯクロック発生回路1003が、基準クロック1051の周期単位で、読み出しクロック1054を初期発生時に基準信号に対して所定時間遅延させることができる。これにより、基準クロック1051の周期単位でディレイ時間を発生させられるため、読み出しクロック1054の周期単位でディレイ時間を発生するディレイ時間発生回路1005と併用することにより、より高精細なライン開始位置調整を行うことが可能となる。

また、前記制御信号発生装置1001が、ビットデータ挿入／抜取位置信号を有効にするタイミングを、ライン毎にランダムに変更することができる。これにより、ライン内での補正回数と補正頻度は変えずに、補正画素位置をライン毎にランダムに変更することができる。よって、補正画素の配置がランダムになり、補正画素位置をライン毎に変更しない場合に起こる可能性のある、縦方向の縞模様の発生を防ぐことができる。

なお、本実施形態では、各回路はハードウエア回路で構成されたものとして説明したが、その全体あるいは一部はプログラムを実行するコンピュータによりソフトウエアで実現することも可能である。かかるコンピュータは、少なくとも演算制御用のＣＰＵ、ＣＰＵが実行するプログラムを格納するＲＯＭなどの不揮発性メモリ、ＣＰＵがプログラムを実行中にデータの一次記憶部として使用するＲＡＭなどから構成される。

また、本発明は、複数の機器（例えばホストコンピュータ、インターフェース機器、プリンタなど）から構成されるシステムあるいは統合装置に適用しても、ひとつの機器からなる装置に適用してもよい。

又、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体（または記録媒体）を、システムあるいは装置に供給する。そして、そのシステムあるいは装置のコンピュータ（またはu CPUやMPU）が記憶媒体に格納されたプログラムコードを読み出し実行することによっても、達成されることは言うまでもない。

この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。

又、コンピュータが読み出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけではない。そのプログラムコードの指示に基づき、コンピュータ上で稼働しているオペレーティングシステム（OS）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。

さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張カードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれる。その後、そのプログラムコードの指示に基づき、その機能拡張カードや機能拡張ユニットに備わるCPUなどが実際の処理の一部または全部を行う。このような処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。

本発明を上記記憶媒体に適用する場合、その記憶媒体には、先に説明したフローチャートに対応するプログラムコードが格納されることになる。

901 半導体レーザ
902 コリメータレンズ
903 ポリゴンミラー
904 ｆ−θレンズ
905 ビームディテクトセンサ
906 レーザ駆動部
907 画像処理回路
908 主走査倍率補正制御部
909 補正制御信号

Claims (11)

1. 感光体と、前記感光体を露光するためのレーザ光を出射するレーザ光源と、前記レーザ光が前記感光体上を走査するように前記レーザ光を偏向する偏向手段と、を備える画像形成装置であって、
   入力画像データに基づいて生成された、前記レーザ光源から前記レーザ光を出射させるための第１のビットデータおよび前記レーザ光を出射させないための第２のビットデータの少なくとも一方を含むビットパターンを生成するデータ生成手段であって、１画素に対応するデータとして前記第１のビットデータおよび、または前記第２のビットデータを含む複数のビットデータを生成するデータ生成手段と、
   前記データ生成手段によって生成された、前記ビットパターン内の前記第１のビットデータと前記第２のビットデータの両方を含む、１画素中における前記第１のビットデータの偏りを検出する検出手段と、
   前記レーザ光によって前記感光体上に形成される静電潜像の前記レーザ光の走査方向における幅を補正するために、前記検出手段によって検出された前記１画素中における前記第１のビットデータの偏りに応じて決定される位置に前記第２のビットデータを付加し、あるいは、前記レーザ光によって前記感光体上に形成される静電潜像の前記レーザ光の走査方向における幅を補正するために、前記検出手段によって検出された前記１画素中における前記第１のビットデータの偏りに応じて決定される位置から前記第２のビットデータを削除する補正手段と、
   画像クロックに同期して、前記付加又は削除したビットデータを含むビットパターンを、前記レーザ光源を駆動する駆動手段に出力する出力手段と、を備え、
   前記補正手段は、前記検出手段が検出する前記１画素中の前記第１のビットデータの偏りが生じている位置とは異なる位置に前記第２のビットデータを付加し、あるいは、前記検出手段が検出する前記１画素中の前記第１のビットデータの偏りが生じている位置とは異なる位置から前記第２のビットデータを削除することを特徴とする画像形成装置。
2. 前記検出手段が検出する前記第１のビットデータの偏りは、前記第１のビットデータが画素中の左端に偏った左寄せと、右端に偏った右寄せと、中央に偏った中央と、両端に偏ったスプリットとのいずれかであることを特徴とする請求項１に記載の画像形成装置。
3. 前記補正手段は、前記検出手段が検出する前記第１のビットデータの偏りが前記左寄せ又は前記中央の場合、画素の右端に前記第２のビットデータを付加し、あるいは、画素の右端の前記第２のビットデータを削除することを特徴とする請求項２に記載の画像形成装置。
4. 前記補正手段は、前記検出手段が検出する前記第１のビットデータの偏りが前記右寄せの場合、画素の左端に前記第２のビットデータを付加し、あるいは、画素の左端の前記第２ビットデータを削除することを特徴とする請求項２に記載の画像形成装置。
5. 前記補正手段は、前記検出手段が検出する前記第１のビットデータの偏り位置が前記スプリットの場合、画素の中央に前記第２のビットデータを付加し、あるいは、画素の中央の前記第２のビットデータを抜取ることを特徴とする請求項２に記載の画像形成装置。
6. 前記補正手段は、予め設定された前記走査方向の幅であるセグメント毎に、前記付加又は削除を行うことを特徴とする請求項１乃至５のいずれか１項に記載の画像形成装置。
7. 前記セグメントは、前記走査方向の１ラインの画素数と補正量とに対応して予め決められていることを特徴とする請求項６に記載の画像形成装置。
8. 前記セグメントは、前記走査方向のライン毎にランダムに選択できることを特徴とする請求項６に記載の画像形成装置。
9. 前記付加を行うと、次の画素に対応するビットパターンを読み出すクロックのタイミングを付加した前記第２のビットデータのビット分だけ遅延し、前記削除を行うと、次の画素に対応するビットパターンを読み出すクロックのタイミングを削除した前記第２のビットデータのビット分だけ早くするクロック発生手段をさらに備えることを特徴とする請求項１乃至８のいずれか１項に記載の画像形成装置。
10. 画像の書き出し基準信号を出力する手段を有し、
    前記入力画像データの出力を開始するタイミングを、前記画像の書き出し基準信号に対して所定時間遅延させることを特徴とする請求項１乃至９のいずれか１項に記載の画像形成装置。
11. 感光体と、前記感光体を露光するためのレーザ光を出射するレーザ光源と、前記レーザ光が前記感光体上を走査するように前記レーザ光を偏向する偏向手段と、を備える画像形成装置の主走査倍率補正方法であって、
    入力画像データに基づいて生成された、前記レーザ光源から前記レーザ光を出射させるための第１のビットデータおよび前記レーザ光を出射させないための第２のビットデータの少なくとも一方を含むビットパターンを生成するデータ生成工程であって、１画素に対応するデータとして前記第１のビットデータおよび、または前記第２のビットデータを含む複数のビットデータを生成するデータ生成工程と、
    前記データ生成工程で生成された、前記ビットパターン内の前記第１のビットデータと前記第２のビットデータの両方を含む１画素中における前記第１のビットデータの偏りを検出する検出工程と、
    前記レーザ光によって前記感光体上に形成される静電潜像の前記レーザ光の走査方向における幅を補正するために、前記検出工程で検出された前記１画素中における前記第１のビットデータの偏りに応じて決定される位置に前記第２のビットデータを付加し、あるいは、前記レーザ光によって前記感光体上に形成される静電潜像の前記レーザ光の走査方向における幅を補正するために、前記検出工程で検出された前記１画素中における前記第１のビットデータの偏りに応じて決定される位置から前記第２のビットデータを削除する補正工程と、
    画像クロックに同期して、前記付加又は削除したビットデータを含むビットパターンを、前記レーザ光源を駆動する駆動手段に出力する出力工程と、を有し、
    前記補正工程では、前記検出工程で検出する前記１画素中の前記第１のビットデータの偏りが生じている位置とは異なる位置に前記第２のビットデータを付加し、あるいは、前記検出工程で検出する前記１画素中の前記第１のビットデータの偏りが生じている位置とは異なる位置から前記第２のビットデータを削除することを特徴とする主走査倍率補正方法。

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