JP5523853B2 - 薄膜トランジスタの作製方法及び表示装置の作製方法 - Google Patents
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- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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Description
本実施の形態では、薄膜トランジスタの作製方法及び該薄膜トランジスタがマトリクス状に配置された表示装置の作製方法の一例について、図1乃至図29を参照して説明する。
本実施の形態では、薄膜トランジスタの作製方法及び表示装置の作製方法であって、実施の形態1とは異なるものについて説明する。具体的には、多階調マスクを用いて、実施の形態1と同様に薄膜トランジスタを作製する方法について図31乃至図36を参照して説明する。
本実施の形態では、薄膜トランジスタの作製方法及び表示装置の作製方法であって、実施の形態1及び実施の形態2とは異なるものについて説明する。具体的には、実施の形態1及び実施の形態2にて説明した第1のエッチングにより、第1の導電膜102をエッチングする態様について図37乃至図42を参照して説明する。
本実施の形態では、薄膜トランジスタと重畳して遮光層を設ける構成について説明する。
本実施の形態では、第2のエッチングの制御性が高い薄膜トランジスタの作製方法について説明する。
本実施の形態では、光リーク電流が小さい薄膜トランジスタの作製方法について説明する。本実施の形態にて説明する薄膜トランジスタの作製方法は、実施の形態4とは異なるものである。本実施の形態では、ゲート電極層と重畳していない部分の半導体層を可能な限りエッチングにより除去する。
本実施の形態は、実施の形態1にて説明したように作製した薄膜トランジスタの特徴を利用した表示装置の好ましい一態様について説明する。
本実施の形態は、力学的に安定な薄膜トランジスタについて説明する。
本実施の形態では、薄膜トランジスタ及び該薄膜トランジスタがマトリクス状に配置されたEL表示装置を作製する方法の一例について、図45乃至図55を参照して説明する。なお、本実施の形態では、ゲート電極層の下に下地膜を有する構成について説明する。
実施の形態9において説明したEL表示装置についても、実施の形態7と同様に、隣り合う画素間のEL層の塗り分けに薄膜トランジスタなどの形成により生じた高低差を利用することができる。
本実施の形態は、実施の形態1乃至実施の形態10にて説明した方法により作製した表示パネルまたは表示装置を表示部として組み込んだ電子機器について図56乃至図58を参照して説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラなどのカメラ、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍など)が挙げられる。それらの一例を図56に示す。
101 下地膜
102 第1の導電膜
104 絶縁膜
106 半導体膜
108 不純物半導体膜
110 第2の導電膜
112 第1のレジストマスク
114 薄膜積層体
115 エッチングされた第1の導電膜
116 ゲート電極層
116A ゲート電極層
116B ゲート電極層
116C ゲート電極層
116D ゲート電極層
118 第2のレジストマスク
120 ソース電極及びドレイン電極層
120A ソース電極及びドレイン電極層
120B ソース電極及びドレイン電極層
120C ソース電極及びドレイン電極層
120D ソース電極及びドレイン電極層
122 ソース領域及びドレイン領域
122A ソース領域及びドレイン領域
122B ソース領域及びドレイン領域
122C ソース領域及びドレイン領域
122D ソース領域及びドレイン領域
124 半導体層
126 第1の保護絶縁膜
128 第2の保護絶縁膜
128C 第2の保護絶縁膜
130 第1の開口部
131 第2の開口部
132 画素電極層
140 グレートーンマスク
141 基板
142 遮光部
143 回折格子部
145 ハーフトーンマスク
146 基板
147 半透光部
148 遮光部
151 角
160A 第3の開口部
160B 第3の開口部
161 第4の開口部
170 第1のレジストマスク
171 第2のレジストマスク
181 第1のトランジスタ
182 第2のトランジスタ
183 第3のトランジスタ
184 容量素子
185 発光素子
186 ゲート配線
187 第1の電源線
188 ソース配線
189 第2の電源線
190 共通電極
191 画素
200 基板
201 下地膜
202 第1の導電膜
204 絶縁膜
206 半導体膜
208 不純物半導体膜
210 第2の導電膜
212 第1のレジストマスク
213 エッチングされた第1の導電膜
214 薄膜積層体
215 エッチングされた絶縁膜
216 ゲート電極層
216A ゲート電極層
216B ゲート電極層
216C ゲート電極層
216D ゲート電極層
218 第2のレジストマスク
218A 第2のレジストマスク
218B 第2のレジストマスク
218C 第2のレジストマスク
218D 第2のレジストマスク
218E 第2のレジストマスク
218F 第2のレジストマスク
220 ソース電極及びドレイン電極層
220A ソース電極及びドレイン電極層
220B ソース電極及びドレイン電極層
220C ソース電極及びドレイン電極層
220D ソース電極及びドレイン電極層
220E ソース電極及びドレイン電極層
220F ソース電極及びドレイン電極層
222 ソース領域及びドレイン領域
222A ソース領域及びドレイン領域
222B ソース領域及びドレイン領域
222C ソース領域及びドレイン領域
222D ソース領域及びドレイン領域
224 半導体層
226 第1の保護絶縁膜
228 第2の保護絶縁膜
230 第1の開口部
230A 第1の開口部
230B 第1の開口部
230C 第1の開口部
230D 第1の開口部
231 第2の開口部
232 第1の画素電極層
232A 第1の画素電極層
232B 第1の画素電極層
232C 第1の画素電極層
235 第2の画素電極層
236 発光素子
300 携帯電話
301 筐体
302 筐体
303 表示部
304 スピーカ
305 マイクロフォン
306 操作キー
307 ポインティングデバイス
308 表面カメラ用レンズ
309 外部接続端子ジャック
310 イヤホン端子
311 キーボード
312 外部メモリスロット
313 裏面カメラ
314 ライト
321 筐体
322 表示用パネル
323 主画面
324 モデム
325 受信機
326 リモコン操作機
327 表示部
328 サブ画面
329 スピーカ部
331 本体
332 表示部
351 画素部
352 信号線駆動回路
353 走査線駆動回路
354 チューナ
355 映像信号増幅回路
356 映像信号処理回路
357 コントロール回路
358 信号分割回路
359 音声信号増幅回路
360 音声信号処理回路
361 制御回路
362 入力部
363 スピーカ
Claims (7)
- 第1の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第2の導電膜を順に積層して形成し、
前記第2の導電膜上に第1のレジストマスクを形成し、
前記第1のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第2の導電膜に第1のエッチングを行って前記第1の導電膜の少なくとも表面を露出させ、
酸化処理を行うことで、少なくともエッチングされた前記半導体膜の側壁を酸化させ、
前記第1の導電膜の一部にサイドエッチングを伴う第2のエッチングをドライエッチングにより行ってゲート電極層を形成し、
前記第2の導電膜上に第2のレジストマスクを形成し、
前記第2のレジストマスクを用いて前記第2の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第3のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。 - 第1の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第2の導電膜を順に積層して形成し、
前記第2の導電膜上に第1のレジストマスクを形成し、
前記第1のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第2の導電膜に第1のエッチングを行って前記第1の導電膜の少なくとも表面を露出させ、
酸化処理を行うことで、少なくともエッチングされた前記半導体膜の側壁を酸化させ、
前記第2の導電膜上に第2のレジストマスクを形成し、
前記第1の導電膜の一部にサイドエッチングを伴う第2のエッチングをドライエッチングにより行ってゲート電極層を形成し、
前記第2のレジストマスクを用いて前記第2の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第3のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。 - 第1の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第2の導電膜を順に積層して形成し、
前記第2の導電膜上に凹部を有する第1のレジストマスクを形成し、
前記第1のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第2の導電膜に第1のエッチングを行って前記第1の導電膜の少なくとも表面を露出させ、
酸化処理を行うことで、少なくともエッチングされた前記半導体膜の側壁を酸化させ、
前記第1の導電膜の一部にサイドエッチングを伴う第2のエッチングをドライエッチングにより行ってゲート電極層を形成し、
前記第1のレジストマスクを縮小させることで前記第1のレジストマスクの凹部と重畳する前記第2の導電膜を露出させつつ第2のレジストマスクを形成し、
前記第2のレジストマスクを用いて前記第2の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第3のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。 - 第1の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第2の導電膜を順に積層して形成し、
前記第2の導電膜上に凹部を有する第1のレジストマスクを形成し、
前記第1のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第2の導電膜に第1のエッチングを行って前記第1の導電膜の少なくとも表面を露出させ、
酸化処理を行うことで、少なくともエッチングされた前記半導体膜の側壁を酸化させ、
前記第1のレジストマスクを縮小させることで前記第1のレジストマスクの凹部と重畳する前記第2の導電膜を露出させつつ第2のレジストマスクを形成し、
前記第1の導電膜の一部にサイドエッチングを伴う第2のエッチングをドライエッチングにより行ってゲート電極層を形成し、
前記第2のレジストマスクを用いて前記第2の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第3のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。 - 請求項1乃至請求項4のいずれか一において、
前記第1の導電膜はタングステンにより形成し、
前記ドライエッチングはClF3ガスを用いて行うことを特徴とする薄膜トランジスタの作製方法。 - 請求項1乃至請求項5のいずれか一に記載の方法により薄膜トランジスタを作製し、
前記薄膜トランジスタを覆って保護絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出させるように前記保護絶縁膜に開口部を形成し、
前記開口部及び前記保護絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法。 - 請求項6において、
前記保護絶縁膜は、CVD法またはスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することを特徴とする表示装置の作製方法。
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