JP5516587B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特にフォトリソグラフィ工程を含む半導体装置の製造方法に関する。
半導体集積回路装置は、スケーリング則に従って微細化が進められ、ＭＯＳトランジスタ等の素子と共に、配線も微細化されている。アルミニウム配線に代わり、より低抵抗の銅配線が主流になっている。銅配線は高精度にパターニングすることが困難であり、絶縁膜中に配線を収容する凹部を形成し、凹部に配線を埋め込むダマシン配線が採用されている。
半導体集積回路装置は、例えば以下のような工程により製造される。シリコン基板に素子分離領域を形成して活性領域を画定し、活性領域にイオン注入を行なってｎ型ウェル、ｐ型ウェルを形成する。フォトリソグラフィを用いて、活性領域を横断するゲート電極を形成する。ゲート電極両側にウェルと逆導電型のイオン注入を浅く行なって接合深さの浅いエクステンション領域を形成する。ゲート電極側壁上に絶縁膜のサイドウォールを形成し、サイドウォール外側の活性領域にウェルと逆導電型のイオン注入を高濃度で深く行なって、低抵抗ソース／ドレイン領域を形成する。このようにして、ＭＯＳトランジスタの基本構造を形成した後、ＳｉＮ等のエッチストッパ層、シリケートガラス等の下部層間絶縁膜を形成する。フォトリソグラフィを用いて、下部層間絶縁膜にＭＯＳトランジスタに達するコンタクト孔を形成する。ＴｉＮ等のバリアメタル膜をスパッタし、Ｗ膜をスパッタやＣＶＤで形成した後、下部層間絶縁膜上に不要に堆積した金属膜は化学機械研磨（ＣＭＰ）で除去してコンタクト孔に導電性プラグを形成する。
導電性プラグを覆って下部層間絶縁膜上に、第１層間絶縁膜を形成する。例えば、必要に応じてＳｉＣ等のエッチストッパ膜を堆積し、酸化シリコンより誘電率の低い低誘電率絶縁膜等の絶縁膜を形成し、必要に応じてハードマスク膜ないし研磨ストッパ膜を形成する。低誘電率絶縁膜は、典型的にはＳｉとＣとＯとＨを含む材料であり、プラズマＣＶＤや塗布法で形成される。
ハードマスク膜ないし研磨ストッパ膜は、低誘電率絶縁膜加工のためのマスクとして、ないし化学機械研磨（ＣＭＰ）のストッパとして機能する。ハードマスク膜としては、ハードベークしたエッチング耐性のあるレジスト膜、ＳｉＣ膜、ＳｉとＯを含むシリコン酸化膜、ＳｉとＮを含むシリコン窒化膜、Ｔｉ，Ｔａ，Ｍｏ，Ｗ，Ｈｆ，Ｚｒ，Ａｌ，ＺｎのいずれかとＯを含む金属酸化膜、Ｔｉ，Ｔａ，Ｍｏ，Ｗ，Ｈｆ，Ｚｒ，Ａｌ，ＺｎのいずれかとＮを含む金属窒化膜、これらの積層等を用いることができる。
このようにして、第１層間絶縁膜を形成した後、フォトリソグラフィを用いて、第１銅配線用のトレンチを形成する。銅拡散防止機能を有するバリアメタル膜とメッキシード膜をスパッタリングで形成し、メッキシード膜上に銅膜をメッキしてトレンチを埋め込む。バリアメタル膜は、ＴｉＮ，Ｔａ等で形成される。メッキシード膜は、ＣｕないしＣｕ合金で形成される。第１層間絶縁膜上に不要に形成された金属層をＣＭＰで除去して、シングルダマシン構造の第１銅配線を形成する。
第１銅配線を覆って、第１層間絶縁膜上にＳｉＣ等の絶縁性銅拡散防止膜、低誘電率絶縁膜等を形成し、必要に応じてハードマスク膜ないし研磨ストッパ膜をさらに形成し、第２層間絶縁膜を形成する。低誘電率絶縁膜の下部と上部の間にＳｉＣ等のエッチストッパ膜を形成してもよい。フォトリソグラフィを用いて、第２層間絶縁膜に配線パターンのトレンチと、トレンチ底面から第１銅配線の接続領域に達するビア孔とを有するデュアルダマシン型凹部を形成する。銅拡散防止機能を有するバリアメタル膜とメッキシード膜をスパッタリングで形成し、メッキシード膜上に銅膜をメッキしてデュアルダマシン用凹部を埋め込む。第２層間絶縁膜上に不要に形成された金属層をＣＭＰで除去して、第２銅配線を形成する。同様の工程を繰り返し、銅配線の多層配線を形成する。
半導体素子の微細化と共に、配線も微細化し、配線ピッチも狭くなっている。微細パターン実現のため、露光技術も進歩しており、空気より屈折率の高い液体中で露光を行なう液浸露光技術も開発され、ルール（基本寸法）４５ｎｍ以下の銅配線パターンの露光には液浸ステッパ露光装置が用いられるようになっている。しかしながら、液浸ステッパ用のレチクル制作費は途方もなく高額となる。
デュアルダマシン用凹部は、配線パターンのトレンチとトレンチ底面から下側の配線パターンに到達するビア孔とを含み、少なくとも配線パターン用レチクルとビア孔用レチクルの２枚のレチクルが必要である。例えば６層のデュアルダマシン銅配線を形成するには、少なくとも１２枚のレチクルが必要となる。微細化により大規模の集積化が可能となり、システムを１チップ化することも可能となった。ところが、特にカスタムＬＳＩ等の多品種少量生産の半導体装置においては、大規模集積化により1チップ化して低コストを実現しようとしても、レチクルコストの増大により、その恩恵が限られたものとなりつつある。
特開平０１−２７０２４６号は、下部層間絶縁膜にあらかじめコンタクト孔を形成し、これらのコンタクト孔に下部層間絶縁膜と溶解性の異なる絶縁材料を充填したゲートアレイ用にマザーウエハ構造を提案する。顧客の要求に応じて、レジストパターンにより選択したコンタクト孔を露出し、コンタクト孔に充填した絶縁材料を除去することにより、必要なコンタクト孔を再生できる。再生したコンタクト孔に導電性プラグを埋め込む。
特開２００５−１７５３２８号は、下側から第１窒化シリコン膜、第１酸化シリコン膜、第２窒化シリコン膜、第２酸化シリコン膜の積層で下部層間絶縁膜を形成し、上側の第２酸化シリコン膜から第１酸化シリコン膜までを貫通し、第１窒化シリコン膜を残したコンタクト孔を形成したゲートアレイ用標準チップを提案する。顧客の要求に応じて、レジストパターンにより選択したコンタクト孔を露出し、コンタクト孔底部の第１窒化シリコン膜を除去することにより、必要なコンタクト孔底部にＭＯＳトランジスタの接続領域を露出できる。コンタクト孔に導電性プラグを埋め込む。底面に第１窒化シリコン膜が残っている不要コンタクト孔にも導電性プラグが埋め込まれるが、第１窒化シリコン膜が絶縁膜として機能し、電気的接続は形成されない。
特開平０１−２７０２４６号公報、 特開２００５−１７５３２８号公報。
実施例の１つの目的は、レチクル数を低減できる半導体装置の製造方法を提供することである。
実施例の他の目的は、共通パターンのビア孔用レチクルを用い、且つ所望のパターンのビア孔を選択的に作成できる半導体装置の製造方法を提供することである。
実施例の１観点によれば、
層間絶縁膜中に埋め込まれた、ビア導電体と配線とを有する半導体装置の製造方法であって、
ビア孔パターンのレチクルと配線パターンのレチクルとを準備する工程と、
半導体基板上にポジ型のフォトレジスト膜を形成する工程と、
前記ビア孔パターンのレチクルを用いて前記フォトレジスト膜を露光する第１の露光工程と、
前記配線パターンのレチクルを用いて前記フォトレジスト膜を露光する第２の露光工程と、
前記第１の露光工程および前記第２の露光工程の後に、前記フォトレジスト膜を現像することにより、前記ビア孔パターンのレチクルと前記配線パターンのレチクルとの重なり領域にビア孔用の開口を有するフォトレジストパターンを作成する工程と、
を有し、
前記第１の露光と前記第２の露光とが、それぞれ単独では前記フォトレジスト膜を解像できず、前記第１の露光と前記第２の露光の重ね露光により前記フォトレジスト膜を解像することを特徴とする半導体装置の製造方法
が提供される。
ビア孔パターンのレチクルを共用することが可能となる。
図１Ａ，図１Ｂは、対象配線の配線パターンとビア孔候補、および下側配線の配線パターンを上方から透視した状態を示す平面図、図１Ｃは加工対象層上にビア孔用フォトレジストパターンを形成した状態を示す断面図、図１ＤＡ〜図１ＤＣは第１の基本実施例によるビア孔用フォトレジストパターンの作成を示す平面図、図１ＥＡ〜図１ＥＣはその第１の例を示す平面図、図１ＦＡ〜図１ＦＣはその第２の例を示す平面図である。 図２ＡＡ〜図２ＡＣは第２の基本実施例によるビア孔用レジストパターンの作成を示す平面図、図２ＢＡ〜図２ＢＣはその第１の例を示す断面図、図２ＣＡ〜図２ＣＣはその第２の例を示す断面図、図２ＤＡ〜図２ＤＣはその第３の例を示す断面図である。 と、 図３Ａ〜図３Ｇは、第1の応用例による半導体装置の製造方法の主要工程を示す断面図及び平面図である。 図４Ａ〜図４Ｃは、第２の応用例による半導体装置の製造方法の主要工程を示す断面図である。 図５Ａ，図５Ｂは、スタンダードセル、モジュール、配線の関係を概略的に示す平面図、２つのＣＭＯＳインバータの接続の例を示す断面図である。 図６Ａ〜図６Ｄは、ビア孔候補をモジュールの外縁部に配置する例を示すダイアグラムである。 図７Ａ，図７Ｂは、ビア孔候補の配置例を示す平面図である。 図８Ａ，図８Ｂは、ＳＲＡＭに用いるビアパターンの２つの例を示す平面図である。
半導体集積回路装置における半導体素子の配置、配線の接続パターンは、作成しようとする回路に応じて変化する。例えば多くのシステムＬＳＩは、ＣＰＵコア、スタティックランダムアクセスメモリ（ＳＲＡＭ）で構成されるキャッシュ、論理回路ユニット、アナログ／高周波回路ユニット、不揮発性メモリユニット等を含む。各回路ユニットはそれぞれ特徴のある構成を有し、実現する機能に応じて各回路ユニットの平面配置が定められる。半導体素子に接続される導電性プラグは、半導体素子の配置に従ってその位置が決まる。導電性プラグに接続される第１銅配線から上の多層配線は、所望の接続パターンを実現できれば、その配置、形状は比較的自由に変更できる。
配線パターンを収容するトレンチのためのフォトレジストパターンと、別にビア導電体を収容するビア孔のためのフォトレジストパターンとを用いて、層間絶縁膜をエッチングするため、２枚のフォトレジストパターンが用いられる。これら２枚のフォトレジストパターンを露光するため、通常、配線パターン用レチクルと、ビア孔用レチクルが用いられる。ｎ層のデュアルダマシン配線を形成するために、ｎ枚の配線パターン用レチクルとｎ枚のビア孔用レチクルが用いられる。
本発明者は、ビア孔用レチクルを共用する可能性を検討した。多層配線の上下配線パターンを接続するビア孔を、例えば規則的に配置した、一定のビア孔候補から選択する。十分な数のビア孔候補を提供すれば、上下配線パターン間の接続は実現できる。ビア孔は上下配線パターンを接続する為、上下配線パターンの重なり部分に形成される。従って、ビア孔は必ず上下配線パターンと重なりを有する。ビア孔候補からビア孔を選択するために、上側配線パターンまたは下側配線パターンを利用できる。
ビア孔候補と配線パターンとの重ねあわせを用いてビア孔を作成することとすれば、各配線層のビア孔用レチクルに代え、ビア孔候補用レチクルを用いることができる。
図１Ａ，図１Ｂは、対象配線の配線パターンとビア孔候補、および下側配線の配線パターンを上方から透視した状態を示す平面図である。配線は基板表面内の水平方向、垂直方向に沿って配置されることが多い。図１Ａ，図１Ｂは、配線の延在方向が９０度異なる2つの場合を示す。破線で示すストライプ状の下側配線の配線パターンと、実線で示すストライプ状の対象配線の配線パターンの重なり領域に、クロスハッチした丸で示す、対象配線のビア導電体が配置される。配線パターンが存在しない領域にも、破線で示すビア孔候補が配置されている。ビア孔候補といずれかの配線パターンとの重なり領域がビア孔となる。
フォトレジスト膜を露光、現像してビア孔用開口を有するフォトレジストパターンを形成し、フォトレジストパターンをエッチングマスクとして層間絶縁膜をエッチすることを考察する。
図１Ｃに示すように、下側配線１を形成した下地２の上に層間絶縁膜等の加工対象膜３が形成され、その上にハードマスク膜４が形成されている。ハードマスク膜４の上にフォトレジスト膜を塗布し、十分な数のビア孔候補を提供するレチクルと、ビア孔候補を選択できる配線パターンのレチクルを用いた、２回の露光を行なって、所望のビア孔用開口７を有するフォトレジストパターン６を形成する。右方に開口を形成しなかったビア孔候補を示す。ビア孔用開口７をハードマスク膜４に転写し、加工対象膜２に転写して、ビア孔８を形成する。
図１ＤＡ〜図１ＤＣは、ビア孔パターンの作成を示す平面図である。
図１ＤＡは、ビア孔候補群のパターンを示す平面図である。ビア孔候補１２は、ビア孔となり得る候補であり、現実の開口は意味しない。
図１ＤＢは、配線パターンを示す平面図である。配線パターン１３は、ビア孔の上側又は下側に配置される配線パターンである。配線パターン１３も、現実の開口は意味しない。
図１ＤＣは、図１ＤＡに示すビア孔候補１２と図１ＤＢの配線パターン１３の重ね合わせにより、ビア孔用開口１４を合成した状態を示す。配線パターン１３により、ビア孔候補１２からビア孔用開口１４を選択する。
ビア孔候補からビア孔を選択する方法を採用することにより、ビア孔露光用レチクルとして共通のビア孔候補レチクルを用いることが可能になる。同一半導体装置の複数の配線に共通のビア孔候補レチクル、または製品群における複数の製品に共通のビア孔候補レチクルを可能にする。配線パターン露光用レチクルは、ビア孔の上側又は下側の配線パターンのレチクルを使用でき、レチクル数は増加しない。ビア孔候補レチクルの枚数を低減する事により、レチクル製作コストを低減できる。
まず、単層のフォトレジスト膜に２回の露光を行い、現像してビア孔用フォトレジストパターンを作成する第１の基本実施例を説明する。
フォトレジストには露光領域に開口が形成されるポジ型と非露光領域に開口が形成されるネガ型がある。ポジ型フォトレジストの場合、ビア孔候補の露光と配線パターンの露光により、重ね合わせ露光された領域にビア孔を形成することで、ビア孔候補から特定のビア孔を選択することができる。ネガ型フォトレジストの場合、ビア孔候補以外の領域と配線パターン以外の領域の露光を行なう。いずれの露光でも露光されなかった領域に開口を形成することにより、ビア孔候補から特定のビア孔を選択することができる。配線パターンはビア導電体の下側の配線パターンでも上側の配線パターンでもよい。
第１の例はポジ型フォトレジストを用いる。ポジ型フォトレジストは、開口を形成する位置を紫外線露光する。所定強度（ドーズ）以上の露光を受けた領域が、解像され、現像により開口を形成する。ビア孔候補と配線パターンをそれぞれ単独では解像しない強度でハーフ露光し、重ね（ＡＮＤ条件で）露光された領域のみで所定強度以上の露光とする。重ね露光領域のフォトレジスト膜を除去し、未露光および単独露光された位置のフォトレジスト膜は残す。
図１ＥＡに示すように、ポジ型フォトレジスト膜２１のビア孔候補２２の領域に紫外線をハーフ露光する。ビア孔候補２２以外の位置は紫外線露光されない。
図１ＥＢに示すように、ポジ型フォトレジスト膜２１の配線パターン２３の領域に紫外線をハーフ露光する。配線パターン２３以外の領域は紫外線露光されない。ここで、図１ＥＡのビア孔候補の露光と図１ＥＢの配線パターンの露光は、どちらを先にしてもよい。露光手順としては、ビア孔候補の露光を先に行う時は、後に行なう配線パターンの露光は上側の配線パターンの露光とし、配線パターンの露光を先に行なう場合は、配線パターンの露光は下側配線の配線パターンの露光とする方が、レチクル交換回数を少なくでき、便宜であろう。
図１ＥＣに示すように、現像すると、ビア孔候補２２としてハーフ露光され、且つ配線パターン２３としてハーフ露光された、重ね露光されたビア孔候補のみにビア孔用開口２４が形成される。
第２の例はネガ型フォトレジストを用いる。ネガ型フォトレジストは、開口を形成する位置以外を紫外線露光する。ビア孔候補を除く領域と配線パターンを除く領域をそれぞれ露光し、共に露光されなかった位置のみのフォトレジスト膜を除去し、重ね露光および単独露光された位置のフォトレジスト膜は残す。
図１ＦＡに示すように、ネガ型フォトレジスト膜３１のビア孔候補３２以外の領域に紫外線を露光する。ビア孔候補３２は紫外線露光されない。
図１ＦＢに示すように、ネガ型フォトレジスト膜３１の配線パターン３３以外の領域に紫外線を露光する。配線パターン３３は紫外線露光されない。ここで、第１の例同様、図１ＦＡのビア孔候補以外の露光と図１ＦＢの配線パターン以外の露光は、どちらを先にしてもよい。
図１ＦＣに示すように、現像すると、ビア孔候補３２以外の露光も受けず、且つ配線パターン３３以外の露光も受けなかった、選択されたビア孔候補のみにビア孔用開口３４が形成される。
第１の基本実施例においては、１枚のフォトレジスト膜に２回の露光を行なって、ビア孔候補と配線パターンの重複位置に開口を形成した。第２の基本実施例においては、ビア孔候補の開口を有するレジストパターンと、配線パターンの開口を有するレジストパターンを重ねる。両パターンの開口が重なった領域が現実の開口となる。
図２ＡＡ〜図２ＡＣは、第２の基本実施例によるビア孔用レジストパターンの作成を示す平面図である。
図２ＡＡは、ビア孔候補の開口パターン１５を有する第１のフォトレジスト膜１６を示す。第１のフォトレジスト膜１６に複数のビア孔候補の開口１５を形成する。
図２ＡＢは、第１のフォトレジスト膜１６と積層配置される第２のフォトレジスト膜１７を示す。第２のフォトレジスト膜１７を第１のフォトレジスト膜１６の上に形成する場合を示すが、下に形成してもよい。
図２ＡＣに示すように、第２のフォトレジスト膜１７に配線パターンの開口１８を形成する。第２のフォトレジスト膜１７の配線パターン１８と第１のフォトレジスト膜１６のビア孔候補１５が重ね配置された領域にビア孔用開口が形成される。
図２ＢＡ〜図２ＢＣは、第１の例を示す。
図２ＢＡに示すように、下地２の上に層間絶縁膜等の加工対象膜３が形成され、その上にハードマスク膜４が形成されている。ハードマスク膜４の上に第１のフォトレジスト膜１６を塗布し、ビア孔候補の露光、現像を行なって、ビア孔候補の開口１５を形成する。
図２ＢＢに示すように、第１のフォトレジスト膜１６上に、第２のフォトレジストに対し選択的溶解性を有する材料の第２のフォトレジスト膜１７を塗布する。第１のフォトレジスト膜１６に形成したビア孔候補の開口１５は埋め戻される。
図２ＢＣに示すように、第２のフォトレジスト膜１７に配線パターンの露光を行い、第２のフォトレジスト膜１７用の現像を行なって配線パターンの開口１８を形成する。第１のフォトレジスト膜１６に形成したビア孔候補の開口１５の一部が再生される。配線パターンの開口１８内に、ビア孔候補の開口１５が露出し、加工対象膜３上のハードマスク膜４が露出する。
なお、第１のフォトレジスト膜の上に第２のフォトレジスト膜を形成する場合を説明したが、第２のフォトレジスト膜の上に第１のフォトレジスト膜を形成してもよい。この場合は、上になる第１のフォトレジスト膜の溶解性を選択する。
図２ＣＡに示すように、ハードマスク膜４の上に第２のフォトレジスト膜１７を塗布し、配線パターンの露光、現像を行なって、配線パターンの開口１８を形成する。
図２ＣＢに示すように、第２のフォトレジスト膜１７上に、第１のフォトレジスト膜１６を塗布する。第２のフォトレジスト膜１７に形成した配線パターンの開口１８は埋め戻される。
図２ＣＣに示すように、第１のフォトレジスト膜１６にビア孔候補の露光を行い、第１のフォトレジスト膜１６用の現像を行なってビア孔候補の開口１５を形成する。ビア孔候補の開口１５と、配線パターンの開口１８が重なる領域に貫通孔が形成され、加工対象膜３上のハードマスク膜４が露出する。
図２ＤＡ〜図２ＤＣは、第２の例を示す。
図２ＤＡに示すように、ハードマスク膜４上に下層レジスト膜１９を塗布する。なお、本例においては、下層レジスト膜はフォトレジスト膜でもよく、感光性のないレジスト樹脂膜でもよい。上方にビア孔候補用開口のナノインプリント用鋳型（乃至スタンパ）２５を配置し、下層レジスト膜１９に押し当て、引き上げることにより、下層レジスト膜１９にビア孔候補の凹部１５ｐを形成する。なお、凹部１５ｐの底には、下層レジスト膜の残膜が残る。
図２ＤＢに示すように、第１の例同様、下層レジスト膜１９上に、下層フォトレジストに対し選択的溶解性を有する材料の第２のフォトレジスト膜１７を塗布する。下層レジスト膜１９に形成したビア孔候補の凹部１５ｐは埋め戻される。
図２ＤＣ示すように、第２のフォトレジスト膜１７に配線パターンの露光を行い、第２のフォトレジスト膜１７用の現像を行なって配線パターン１８の開口を形成する。下層レジスト膜１９のビア孔候補の凹部１５ｐの一部が再生される。配線パターンの開口１８内に、ビア孔候補の凹部１５ｐが露出する。その後、下層レジスト膜に対するエッチングを行えば、ビア孔候補の凹部１５ｐ底の残膜は除去され、加工対象膜３上のハードマスク膜４が露出する。下層レジスト膜に対するエッチングは、選択性のないアッシングでもよい。積層フォトレジスト膜の開口パターンをハードマスク膜４に転写し、加工対象層をエッチングする。
以上、ビア孔候補と配線パターンに基づき、ビア孔用開口を形成する基本実施例を説明した。以下、半導体装置においてどの様にビア孔用開口を形成するかを説明する具体的実施例を説明する。
図３Ａ〜３Ｇは、第１の具体的実施例を示す断面図及び平面図である。
図３Ａに示すように、シリコン基板５１にＳＴＩ型の素子分離領域５２を形成し、活性領域を画定する。ＮＭＯＳトランジスタを形成する活性領域にｐ型不純物をイオン注入し、ｐ型ウェル５３を形成する。なお、ＰＭＯＳトランジスタを形成する活性領域においては、導電型を反転した処理が行なわれる。活性領域上に熱酸化膜等のゲート絶縁膜５４、ポリシリコン膜等のゲート電極膜５５を形成し、パターニングしてゲート電極を形成する。
ゲート電極５５，５４をマスクとしてｎ型不純物をイオン注入し、ｎ型エクステンション領域５６を形成する。酸化シリコン膜、窒化シリコン膜等の絶縁膜を堆積し、リアクティブイオンエッチング（ＲＩＥ）で異方性エッチングすることにより、ゲート電極側壁上にサイドウォールスペーサ５７を残す。ゲート電極、サイドウォールスペーサをマスクにｎ型不純物を深く高濃度にイオン注入し、低抵抗ソース／ドレイン領域５８を形成する。なお、不純物イオンはゲート電極５５にも注入される。ＭＯＳトランジスタ構造が形成される。
ゲート電極を覆って、シリコン基板上にＳｉＮ等のエッチストッパ膜６１を堆積し、その上にホスホシリケートガラス（ＰＳＧ）等の絶縁膜６２を堆積して下部層間絶縁膜を形成する。下部層間絶縁膜を貫通し、ＭＯＳトランジスタに達するコンタクト孔６３をエッチングする。コンタクト孔６３内にＴｉＮ等のバリアメタル膜をスパッタリングし、さらにＷ膜をＣＶＤで堆積してコンタクト孔を埋め込む。下部層間絶縁膜上に不要に堆積した金属層をＣＭＰで除去し、コンタクト孔内に導電性プラグ６４を形成する。導電性プラグ６４を覆って下部層間絶縁膜上にＳｉＣ等のエッチストッパ膜６６、低誘電率絶縁膜６７、ＳｉＣ等のハードマスク膜６８を堆積し、第１層間絶縁膜を形成する。第１層間絶縁膜を貫通する配線トレンチを形成し、第１銅配線６９を埋め込む。
図３Ｂに示すように、第１銅配線６９は、低抵抗ソース／ドレイン領域およびゲート電極に達する導電性プラグ６４から所定のビア孔候補（破線で示す）まで延在する形状を有する。上に形成する絶縁層において、ビア孔候補にビア孔を形成し、配線を形成すればビア導電体となる。
図３Ｃは、所定のビア孔候補群の配置例を示す。図の配置においては、水平方向に並んだ一対のビア孔候補が、水平方向、垂直方向に一定のピッチで周期的に配置されている。図３Ｂの構成においては、ハッチングを付した３つのビア孔候補が選択されることになる。
図３Ｄに示すように、第１銅配線６９を覆って、第１層間絶縁膜上に、ＳｉＣ等の絶縁性銅拡散防止膜７１、ビア導電体用低誘電率絶縁膜７２、エッチストッパ膜７３、配線パターン用低誘電率絶縁膜７４、ＳｉＣ等の研磨ストッパ膜７５をＣＶＤ等で堆積し、第２層間絶縁膜を形成する。ビア導電体用の低誘電率絶縁膜７２と配線パターン用の低誘電率絶縁膜７４の間にエッチストッパ膜７３を挿入した積層構造を示すが、エッチストッパ膜７３は省略することもできる。以下、ポジレジストを用い、先ビア方式によりデュアルダマシン用凹部をエッチングする場合を例にとって説明する。
第２層間絶縁膜上にフォトレジスト膜を塗布し、図３Ｂに示す第１銅配線６９の配線トレンチ用レチクルを用いて、下側配線パターンをハーフ露光する。次に、図３Ｃに示すようなビア孔候補群の開口を有するビア孔用レチクルを用いて、ビア孔候補群をハーフ露光する。図３Ｃにおいてハッチングを付したビア孔候補が重ね露光され、解像レベルに達する。フォトレジスト膜を現像することにより、ビア孔の開口７８を有するフォトレジストパターン７７が形成される。フォトレジストパターン７７をエッチングマスクとし、研磨ストッパ膜７５、低誘電率絶縁膜７４、エッチストッパ膜７３、低誘電率絶縁膜７２、絶縁性銅拡散防止膜７１をエッチングする。ビア孔が形成され、第１銅配線６９が露出する。フォトレジスト膜７７を除去する。
図３Ｅに示すように、ビア孔内にレジスト系材料の詰め物８０を形成し、第２層間絶縁膜上にフォトレジスト膜を塗布し、上側配線トレンチ用レチクルを用いて上側配線パターンを露光し、現像してフォトレジストパターン８１を形成する。フォトレジストパターン８１をエッチングマスクとして、研磨ストッパ膜７５、低誘電率絶縁膜７４をエッチングし、エッチストッパ膜７３で一旦エッチングを停止させる。エッチングガスを変更して、エッチストッパ膜７３をエッチングする。
図３Ｆに示すように、ビア孔７９に連続する配線トレンチ８２が形成される。その後、残っている場合は、詰め物８０、フォトレジストパターン８１は除去する。このようにして、デュアルダマシン用凹部を形成する。
図３Ｇに示すように、デュアルダマシン用凹部に第２銅配線を埋め込む。例えば、バリアメタル膜、メッキシード膜をスパッタリングし、銅層をメッキする。第２層間絶縁膜上に不要に形成された金属層を、研磨ストッパ膜７５をストッパとして研磨し、除去する。このようにして、デュアルダマシンの第２銅配線８４を形成する。以下、同様の手順で、所望層数のデュアルダマシン型銅配線を形成する。
なお、ネガ型レジストを用いる場合は、レチクルパターンが反転パターンとなり、１度でも露光された領域は残存することになる。結果として得られるレジストパターンは同一である。
先ビア方式でデュアルダマシン用凹部を形成する場合を説明したが、配線用トレンチを先に形成し、ビア孔を後に形成する、後ビア方式を採用してもよい。この場合は配線パターン用レチクルを既にセットしているので、配線パターン用レチクルを用いたハーフ露光を先に行い、ビア孔用レチクルを用いたハーフ露光を後で行うのが便宜であろう。
各配線のビア孔はビア孔候補の開口を有する共通のビア孔用レチクルと下層配線パターン又は当該配線パターンを有するレチクルとを用いて行なうのが好ましい。但し、共通のビア孔用レチクルは、１つに制限しなくてもよい。１つの多層配線を形成するのに２つ以上の共通ビア孔用レチクルを用いてもよい。また、製品群に対して共通のビア孔用レチクルを準備することもできる。いずれにせよ、共通のビア孔用レチクルを複数の異なる露光に用いることにより、必要なビア孔用レチクルの数を低減することが可能となる。
図４Ａ〜図４Ｃは、積層レジスト膜を用いる、第１の具体的実施例を示す断面図である。図３Ａに示す構造を形成し、図３Ｄに示す第２層間絶縁膜７１〜７５を形成する。
図４Ａに示すように、研磨ストッパ膜７５の上に、第１フォトレジスト膜８３を塗布し、ビア孔候補用レチクルを用いて露光現像し、ビア孔候補群の開口８４を形成する。又は、ビア孔候補群の凸部を有する鋳型（スタンパ）を用いてビア孔候補群の凹部８４ｘを形成する。
図４Ｂに示すように、第１フォトレジスト膜８３の上に、溶解性の異なる第２フォトレジスト膜８５を塗布する。第２のフォトレジスト膜８５に下側配線パターン又は当該配線の配線パターンを露光し、現像して、配線パターン領域に開口を形成する。第１フォトレジスト膜８３の開口と第２フォトレジスト膜８５の開口とが重なる領域が、合成したビア孔用開口となる。フォトレジスト膜８３，８５をエッチングマスクとして、研磨ストッパ膜７５、低誘電率絶縁膜７４、エッチストッパ膜７３、低誘電率絶縁膜７２、絶縁性銅拡散防止膜７１をエッチングする。ビア孔が形成され、第１銅配線６９が露出する。フォトレジスト膜８５，８３を除去する。
図４Ｃに示すように、ビア孔内にレジスト系材料の詰め物８０を形成し、第２層間絶縁膜上にフォトレジスト膜を塗布し、配線トレンチ用レチクルを用いて配線パターンを露光し、現像してフォトレジストパターン８１を形成する。この工程以下は、第１の具体的実施例の図３Ｅ以下の工程と同様である。
システムＬＳＩ等において、例えば、ＭＯＳトランジスタ等の半導体素子の組み合わせでスタンダードセルが構成されている。スタンダードセルの集まりでマクロが規定される。半導体素子とコンタクトする導電性プラグとその上の第１銅配線と第２銅配線によりスタンダードセル内およびマクロ内の配線をほぼ設定し、モジュールを形成する。例えば、第３銅配線から上の配線で主にモジュール間の配線を行なう。モジュール間の配線を配置しやすくするため、モジュールの外縁部にビア導電体を配置するのが好ましい。第２銅配線は、例えば第１銅配線を所定位置の上配線のビア導電体に接続する形状とする。この場合、第３銅配線より上の配線のビア孔に対して共通ビア孔用レチクルを用いることがより容易になる。
図５Ａは、スタンダードセル、モジュール、配線の関係を概略的に示す平面図である。実線で示した矩形領域ＳＣ１１〜ＳＣ５１，ＳＣ２１〜ＳＣ５２はスタンダードセル領域を示す。上下のスタンダードセル領域ＳＣ間の矩形領域ＣＨ１〜ＣＨ４は配線用の（ルーティング）チャンネル領域を示す。スタンダードセル領域内のみに形成される配線は、図示していない。スタンダードセル領域内からチャネル領域に配線が引き出され、○で示すビア導電体を解して他の配線に接続される。一定の回路機能を有するモジュールＭを破線で囲んで示す。
図５Ｂは、２つのＣＭＯＳインバータの接続の例を示す断面図である。例えば、シリコン基板に２組のＣＭＯＳトランジスタが形成されている。各ＣＭＯＳトランジスタがスタンダードセルを構成する。導電性プラグＣＰ、第１銅配線Ｃｕ１によってＣＭＯＳトランジスタが直列接続され、インバータＩＶ１，ＩＶ２を構成している。インバータがモジュールを構成する。第２銅配線Ｃｕ２は、第１銅配線の接続領域を上方に引き上げると共に、所望の位置まで延在し、第３銅配線Ｃｕ３が、インバータＩＶ１の出力をインバータＩＶ２の入力に接続している。第２銅配線から上、特に第３銅配線から上の銅配線層のビア孔を共通ビア孔レチクルを用いて形成することが好ましい。
図６Ａ〜図６Ｄは、ビア孔候補をモジュールの外縁部に配置する例を示す。
図６Ａに示すように、３×３に配置した９個のビア孔候補群ＶＣを、水平方向、垂直方向に周期的に配置し、モジュールＭの外縁がビア孔候補群ＶＣで画定されるようにする。
図６Ｂは、ビア孔候補群ＶＣとビア孔下側の配線パターンＬＷとの配置例を示す。配線の両端がビア孔に終端することを判りやすく示すように、各下側の配線の両端がビア孔（ビア導電体）で終端する場合を示している。実際は、一方の端部は下側配線のビア導電体に接続されることも多い。
図６Ｃは、上側配線パターンＵＷとビア孔候補群ＶＣの配置例を示す。
図６Ｄは、下側配線パターンＬＷ，ビア孔候補群ＶＣ，上側配線パターンＵＷをまとめて示す。上側配線パターンと下側配線パターンとが重なる位置のビア孔候補が実際のビア孔となり、ビア導電体が上下配線パターンを接続する。配線パターンと重なりを有さないビア孔候補は、レジストパターンとならず、ビア孔は形成されない。
共通ビア孔用レチクルを用いると、共通ビア孔候補の周辺に配線が集中し、使いにくい場合がある。共通ビア孔用レチクルを用いつつ、その位置をずらすこともできる。
図７Ａは、ｎ層目の配線のビア孔を共通ビア孔候補群ＶＣｎを用いて作成し、次のｎ＋１層の配線のビア孔候補群ＶＣｎ＋１を水平方向、垂直方向に１／２ピッチずらして配置する場合を示す。水平方向、垂直方向に１／２ピッチずらして配置するためのマーカを形成しておく。ｎ層目の配線のビア孔を格子点に配置したビア孔候補群ＶＣｎを用いて作成し、その上のｎ＋１層の配線のビア孔は格子間位置にビア孔候補群ＶＣｎ＋１を配置して形成する。ビア孔密度、配線密度の集中が緩和できる。
配線は、主として縦（垂直）方向、横（水平）方向に配置される。上下の配線は９０度の角度を形成する場合が多い。配線が全体的に延在する方向と、ビア孔候補群の配置を考察する。
図７Ｂは、菱形の頂点に４つのビア孔候補を配置した例を示す。菱形の辺は、配線が全体的に延在する縦（垂直）方向、横（水平）方向に対して、例えば約４５度、傾いた方向である。いずれのビア孔候補を用いる場合も、他のビア孔候補に邪魔されずにほぼ９０度で交差する上下配線を配置することが可能である。
スタティックランダムアクセスメモリ（ＳＲＡＭ）は、メモリセルが行列状に配列されてメモリセルアレイを構成し、ビット線、ワード線が行方向、列方向に配列され、メモリセルアレイ外のセンスアンプ、デコーダに接続される。メモリセルを制御する論理回路も設けて、ＳＲＡＭ回路が構成される。メモリ容量を大容量化するほど、チップ面積を必要とする。そこで、ＳＲＡＭは、できるだけ狭いピッチで配列されることが多い。ダイナミックランダムアクセスメモリ（ＤＲＡＭ），リードオンリメモリ（ＲＯＭ）等の他のメモリも同様である。
ＳＲＡＭを含むシステムＬＳＩにおいては、ＳＲＡＭをベースとして共通ビアをパターニングすることが好ましいであろう。図８Ａ，図８Ｂは、ＳＲＡＭに用いるビアパターンの２つの例を示す。
図８Ａは３×３＝９個のビア孔候補群が縦方向、横方向に対して約４５度傾いた辺で画定される菱形領域に配置される例を示す。図中左上部と右下部にビア孔候補群ＶＣが配置される。９個のビア孔候補群の内、３個がビット線の配線パターンと重なり（内１個は電源配線の配線パターンとも重なり）、３個がワード線の配線パターンと重なり、１個は電源配線の配線パターンのみと重なり、残り２個は配線パターンとは重ならない。従って、実現されるビア孔は７個である。
図８Ｂは２×２＝４個のビア孔候補群が縦方向、横方向に対して約４５度傾いた辺で画定される菱形領域に配置される例を示す。図中左上部と右下部にビア孔候補群ＶＣが配置される。４個のビア孔候補群の内、２個がビット線の配線パターンと重なり、２個がワード線の配線パターンと重なる。４個のビア孔候補が全てビア孔となる。
以上実施例に沿って本発明を説明した。本発明はこれらに限定されない。例えば、種々の変更、置換、改良、組み合わせ等が可能なことは当業者に自明であろう。
１ 下側配線、
２ 下地、
３ 加工対象層、
４ ハードマスク膜、
６ フォトレジスト膜、
７ ビア孔用開口、
８ ビア孔、
１２ ビア孔候補、
１３ 配線パターン、
１４ ビア孔用開口、
１５ ビア孔候補の開口パターン、
１６ 第１のフォトレジスト膜、
１７ 第２のフォトレジスト膜、
１８ 配線パターンの開口、
１９ 下層レジスト膜、
２１ ポジ型フォトレジスト膜、
２２ ビア孔候補、
２３ 配線パターン、
２４ ビア孔用開口、
２５ 鋳型（スタンパ）、
３１ ネガ型フォトレジスト膜、
３２ ビア孔候補、
３３ 配線パターン、
３４ ビア孔用開口、
ＳＣ スタンダードセル、
ＣＨ チャネル領域、
ＶＣ ビア孔候補群、
ＩＶ インバータ、
Ｍ モジュール、
ＵＷ 上側配線パターン、
ＬＷ 下側配線パターン。

Claims (5)

  1. 層間絶縁膜中に埋め込まれた、ビア導電体と配線とを有する半導体装置の製造方法であって、
    ビア孔パターンのレチクルと配線パターンのレチクルとを準備する工程と、
    半導体基板上にポジ型のフォトレジスト膜を形成する工程と、
    前記ビア孔パターンのレチクルを用いて前記フォトレジスト膜を露光する第１の露光工程と、
    前記配線パターンのレチクルを用いて前記フォトレジスト膜を露光する第２の露光工程と、
    前記第１の露光工程および前記第２の露光工程の後に、前記フォトレジスト膜を現像することにより、前記ビア孔パターンのレチクルと前記配線パターンのレチクルとの重なり領域にビア孔用の開口を有するフォトレジストパターンを作成する工程と、
    を有し、
    前記第１の露光と前記第２の露光とが、それぞれ単独では前記フォトレジスト膜を解像できず、前記第１の露光と前記第２の露光の重ね露光により前記フォトレジスト膜を解像することを特徴とする半導体装置の製造方法。
  2. 前記第１の露光工程は、前記第２の露光工程の前に行われ、前記配線パターンは前記ビア孔の上に配置される配線のパターンであることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第１の露光工程は、前記第２の露光工程の後に行われ、前記配線パターンは前記ビア孔の下に配置される配線のパターンであることを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記ビア孔パターンは半導体チップ表面の交差する２方向に沿って周期的に配置されていることを特徴とする請求項１〜３のいずれか１項記載の半導体装置の製造方法。
  5. 前記配線は半導体チップ表面の交差する２方向に沿って全体的に配置され、前記ビア孔パターンは配線の延在方向に対して傾いた辺で画定される菱形領域内に配置されることを特徴とする請求項１〜４のいずれか１項記載の半導体装置の製造方法。
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