WO2011018822A1 - 半導体装置の製造方法 - Google Patents

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WO2011018822A1
WO2011018822A1 PCT/JP2009/003862 JP2009003862W WO2011018822A1 WO 2011018822 A1 WO2011018822 A1 WO 2011018822A1 JP 2009003862 W JP2009003862 W JP 2009003862W WO 2011018822 A1 WO2011018822 A1 WO 2011018822A1
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reticle
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wiring
wiring pattern
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PCT/JP2009/003862
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Inventor
石川健治
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富士通セミコンダクター株式会社
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    • H01L2221/1021—Pre-forming the dual damascene structure in a resist layer

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a photolithography process.
  • Semiconductor integrated circuit devices are being miniaturized in accordance with scaling rules, and wiring is also miniaturized together with elements such as MOS transistors. Instead of aluminum wiring, copper wiring with lower resistance has become mainstream. It is difficult to pattern copper wiring with high accuracy, and a damascene wiring is employed in which a recess for accommodating the wiring is formed in the insulating film and the wiring is embedded in the recess.
  • a semiconductor integrated circuit device is manufactured by the following processes, for example.
  • An element isolation region is formed in a silicon substrate to define an active region, and ions are implanted into the active region to form an n-type well and a p-type well.
  • Photolithography is used to form a gate electrode that traverses the active region.
  • An extension region having a shallow junction depth is formed on both sides of the gate electrode by shallowly implanting ions of a conductivity type opposite to that of the well.
  • a sidewall of the insulating film is formed on the side wall of the gate electrode, and ion implantation having a conductivity type opposite to that of the well is deeply performed at a high concentration in the active region outside the sidewall to form a low resistance source / drain region.
  • an etch stopper layer such as SiN and a lower interlayer insulating film such as silicate glass are formed.
  • a contact hole reaching the MOS transistor is formed in the lower interlayer insulating film using photolithography.
  • a barrier metal film such as TiN and forming a W film by sputtering or CVD
  • the metal film unnecessarily deposited on the lower interlayer insulating film is removed by chemical mechanical polishing (CMP) and a conductive plug is formed in the contact hole.
  • CMP chemical mechanical polishing
  • a first interlayer insulating film is formed on the lower interlayer insulating film so as to cover the conductive plug.
  • an etch stopper film such as SiC is deposited to form an insulating film such as a low dielectric constant insulating film having a dielectric constant lower than that of silicon oxide, and a hard mask film or a polishing stopper film is formed as necessary.
  • the low dielectric constant insulating film is typically a material containing Si, C, O, and H, and is formed by plasma CVD or a coating method.
  • the hard mask film or polishing stopper film functions as a mask for processing a low dielectric constant insulating film or as a stopper for chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • a hard mask film a hard-baked etching resistant resist film, a SiC film, a silicon oxide film containing Si and O, a silicon nitride film containing Si and N, Ti, Ta, Mo, W, Hf, Zr, and Al , Zn and a metal oxide film containing O, Ti, Ta, Mo, W, Hf, Zr, Al, a metal nitride film containing N and Zn, a laminate thereof, or the like can be used.
  • a trench for the first copper wiring is formed using photolithography.
  • a barrier metal film having a copper diffusion preventing function and a plating seed film are formed by sputtering, and a copper film is plated on the plating seed film to embed a trench.
  • the barrier metal film is formed of TiN, Ta or the like.
  • the plating seed film is formed of Cu or a Cu alloy.
  • a metal layer formed unnecessarily on the first interlayer insulating film is removed by CMP to form a first copper wiring having a single damascene structure.
  • An insulating copper diffusion prevention film such as SiC, a low dielectric constant insulating film, etc. are formed on the first interlayer insulating film so as to cover the first copper wiring, and a hard mask film or a polishing stopper film is further formed as necessary. Then, a second interlayer insulating film is formed. An etch stopper film such as SiC may be formed between the lower and upper portions of the low dielectric constant insulating film. Using photolithography, a dual damascene recess having a trench of a wiring pattern and a via hole reaching the connection region of the first copper wiring from the bottom of the trench is formed in the second interlayer insulating film.
  • a barrier metal film having a copper diffusion preventing function and a plating seed film are formed by sputtering, and a copper film is plated on the plating seed film to embed a recess for dual damascene.
  • a metal layer formed unnecessarily on the second interlayer insulating film is removed by CMP to form a second copper wiring. The same process is repeated to form a copper wiring multilayer wiring.
  • the wiring is also miniaturized and the wiring pitch is narrowed.
  • Exposure technology has also advanced to realize fine patterns, and immersion exposure technology has been developed in which exposure is performed in a liquid having a higher refractive index than air.
  • An immersion stepper exposure apparatus is used for exposure of copper wiring patterns with a rule (basic dimension) of 45 nm or less.
  • reticle production costs for immersion steppers are tremendously high.
  • the recess for dual damascene includes a trench of the wiring pattern and a via hole reaching the lower wiring pattern from the bottom of the trench, and at least two reticles of the wiring pattern reticle and the via hole reticle are required. For example, in order to form a 6-layer dual damascene copper wiring, at least 12 reticles are required.
  • Miniaturization has enabled large-scale integration, and the system can be integrated into a single chip. However, especially in high-mix, low-volume production semiconductor devices such as custom LSIs, even if one chip is realized by large-scale integration to achieve low cost, the benefits are becoming limited due to the increase in reticle cost. .
  • Japanese Laid-Open Patent Application No. 01-270246 proposes a mother wafer structure for a gate array in which contact holes are previously formed in a lower interlayer insulating film, and these contact holes are filled with an insulating material having a solubility different from that of the lower interlayer insulating film. According to customer requirements, the contact holes selected by the resist pattern are exposed, and the necessary contact holes can be regenerated by removing the insulating material filled in the contact holes. A conductive plug is embedded in the regenerated contact hole.
  • a lower interlayer insulating film is formed from a lower layer by stacking a first silicon nitride film, a first silicon oxide film, a second silicon nitride film, and a second silicon oxide film, and an upper second oxide film
  • a standard chip for a gate array is proposed in which a contact hole that penetrates from the silicon film to the first silicon oxide film and leaves the first silicon nitride film is formed.
  • the contact hole selected by the resist pattern is exposed, and the first silicon nitride film at the bottom of the contact hole is removed, so that the connection region of the MOS transistor can be exposed at the necessary bottom of the contact hole.
  • a conductive plug is embedded in the contact hole.
  • a conductive plug is embedded in the unnecessary contact hole in which the first silicon nitride film remains on the bottom surface, but the first silicon nitride film functions as an insulating film and no electrical connection is formed.
  • One object of the embodiment is to provide a semiconductor device manufacturing method capable of reducing the number of reticles.
  • Another object of the embodiment is to provide a method of manufacturing a semiconductor device using a common pattern via hole reticle and capable of selectively creating a via hole having a desired pattern.
  • ⁇ ⁇ Via hole pattern reticle can be shared.
  • FIGS. 1A and 1B are plan views showing a state where a wiring pattern of a target wiring, a via hole candidate, and a wiring pattern of a lower wiring are seen through from above, and FIG. 1C shows a photoresist pattern for via holes on a processing target layer.
  • FIG. 1DA to FIG. 1DC are plan views showing the creation of via hole photoresist patterns according to the first basic embodiment
  • FIGS. 1EA to 1EC are plan views showing the first example.
  • 1FA to FIG. 1FC are plan views showing a second example.
  • FIGS. 2AA to 2AC are plan views showing the creation of a via hole resist pattern according to the second basic embodiment
  • FIGS. 2BA to 2BC are sectional views showing the first example
  • FIGS. 2CA to 2CC are second views.
  • 2DA to FIG. 2DC are sectional views showing a third example.
  • 3A to 3G are a cross-sectional view and a plan view showing main steps of the semiconductor device manufacturing method according to the first application example.
  • 4A to 4C are cross-sectional views showing main steps of a semiconductor device manufacturing method according to a second application example.
  • 5A and 5B are plan views schematically showing the relationship between standard cells, modules, and wiring, and cross-sectional views showing examples of connection of two CMOS inverters.
  • 6A to 6D are diagrams showing examples of arranging via hole candidates at the outer edge of the module.
  • 7A and 7B are plan views showing examples of arrangement of via hole candidates.
  • 8A and 8B are plan views showing two examples of via patterns used for the SRAM.
  • the arrangement of semiconductor elements and the connection pattern of wiring in a semiconductor integrated circuit device vary depending on the circuit to be created.
  • many system LSIs include a CPU core, a cache composed of a static random access memory (SRAM), a logic circuit unit, an analog / high frequency circuit unit, a nonvolatile memory unit, and the like.
  • SRAM static random access memory
  • Each circuit unit has a characteristic configuration, and the planar arrangement of each circuit unit is determined according to the function to be realized.
  • the position of the conductive plug connected to the semiconductor element is determined according to the arrangement of the semiconductor element.
  • the arrangement and shape of the multilayer wiring above the first copper wiring connected to the conductive plug can be changed relatively freely if a desired connection pattern can be realized.
  • Two photoresist patterns are used to etch the interlayer insulating film using the photoresist pattern for the trench that accommodates the wiring pattern and the photoresist pattern for the via hole that separately accommodates the via conductor. It is done.
  • a wiring pattern reticle and a via hole reticle are generally used.
  • n wiring pattern reticles and n via hole reticles are used.
  • the present inventor examined the possibility of sharing a via hole reticle.
  • Via holes that connect the upper and lower wiring patterns of the multilayer wiring are selected from, for example, certain via hole candidates that are regularly arranged. If a sufficient number of via hole candidates are provided, connection between the upper and lower wiring patterns can be realized.
  • the via hole is formed in an overlapping portion of the upper and lower wiring patterns in order to connect the upper and lower wiring patterns. Therefore, the via hole always has an overlap with the upper and lower wiring patterns.
  • the upper wiring pattern or the lower wiring pattern can be used.
  • a via hole candidate reticle can be used instead of the via hole reticle of each wiring layer.
  • FIG. 1A and FIG. 1B are plan views showing a state where a wiring pattern of a target wiring, a via hole candidate, and a wiring pattern of a lower wiring are seen through from above.
  • the wiring is often arranged along the horizontal direction and the vertical direction in the substrate surface.
  • 1A and 1B show two cases where the extending directions of the wirings are different by 90 degrees.
  • a via conductor of the target wiring which is indicated by a cross-hatched circle, is disposed in an overlapping region of the wiring pattern of the stripe-like lower wiring indicated by the broken line and the wiring pattern of the stripe-like target wiring indicated by the solid line.
  • Via hole candidates indicated by broken lines are also arranged in regions where there is no wiring pattern.
  • An overlapping region between a via hole candidate and one of the wiring patterns is a via hole.
  • the photoresist film is exposed and developed to form a photoresist pattern having openings for via holes, and the interlayer insulating film is etched using the photoresist pattern as an etching mask.
  • a processing target film 3 such as an interlayer insulating film is formed on a base 2 on which a lower wiring 1 is formed, and a hard mask film 4 is formed thereon.
  • a photoresist film is applied on the hard mask film 4, and exposure is performed twice using a reticle that provides a sufficient number of via hole candidates and a wiring pattern reticle that allows selection of via hole candidates.
  • a photoresist pattern 6 having a via hole opening 7 is formed.
  • a via hole candidate in which no opening is formed on the right side is shown. The via hole opening 7 is transferred to the hard mask film 4 and transferred to the processing target film 2 to form a via hole 8.
  • 1DA to 1DC are plan views showing the creation of via hole patterns.
  • FIG. 1DA is a plan view showing a pattern of via hole candidate groups.
  • the via hole candidate 12 is a candidate that can be a via hole, and does not mean an actual opening.
  • FIG. 1DB is a plan view showing a wiring pattern.
  • the wiring pattern 13 is a wiring pattern arranged above or below the via hole.
  • the wiring pattern 13 does not mean an actual opening.
  • FIG. 1DC shows a state in which the via hole opening 14 is synthesized by superimposing the via hole candidate 12 shown in FIG. 1DA and the wiring pattern 13 shown in FIG. 1DB.
  • the via hole opening 14 is selected from the via hole candidates 12 by the wiring pattern 13.
  • a common via hole candidate reticle can be used as a via hole exposure reticle.
  • a via hole candidate reticle common to a plurality of wirings of the same semiconductor device or a via hole candidate reticle common to a plurality of products in a product group is enabled.
  • the reticle for wiring pattern exposure the reticle of the wiring pattern above or below the via hole can be used, and the number of reticles does not increase. Reducing reticle manufacturing costs can be achieved by reducing the number of via hole candidate reticles.
  • photoresist There are two types of photoresist: a positive type in which an opening is formed in an exposed region and a negative type in which an opening is formed in a non-exposed region.
  • a positive photoresist a specific via hole can be selected from the via hole candidates by forming a via hole in a region exposed by overlapping by exposing a via hole candidate and exposing a wiring pattern.
  • a negative photoresist exposure is performed in a region other than the via hole candidates and a region other than the wiring pattern.
  • a specific via hole can be selected from the via hole candidates by forming an opening in a region not exposed by any exposure.
  • the wiring pattern may be a lower wiring pattern or an upper wiring pattern of the via conductor.
  • the first example uses a positive photoresist.
  • the positive type photoresist exposes the position where the opening is formed with ultraviolet light.
  • a region that has been exposed to a predetermined intensity (dose) or higher is resolved and an opening is formed by development.
  • the via hole candidate and the wiring pattern are half-exposed at an intensity that is not resolved independently, and exposure is performed at a predetermined intensity or higher only in the overlapping (AND condition) exposed area.
  • the photoresist film in the overexposed region is removed, leaving the photoresist film at the unexposed and single exposed positions.
  • the region of the via hole candidate 22 in the positive photoresist film 21 is half-exposed with ultraviolet rays.
  • the positions other than the via hole candidates 22 are not exposed to ultraviolet rays.
  • the region of the wiring pattern 23 of the positive photoresist film 21 is half-exposed with ultraviolet rays. Regions other than the wiring pattern 23 are not exposed to ultraviolet rays.
  • either the via hole candidate exposure in FIG. 1EA or the wiring pattern exposure in FIG. 1EB may be performed first.
  • the exposure procedure when the exposure of the via hole candidate is performed first, the exposure of the wiring pattern to be performed later is the exposure of the upper wiring pattern, and when the exposure of the wiring pattern is performed first, the exposure of the wiring pattern is the lower side. It is convenient to expose the wiring pattern of the wiring because the number of reticle replacements can be reduced.
  • a via hole opening 24 is formed only in the over-exposed via hole candidate that is half-exposed as the via-hole candidate 22 and half-exposed as the wiring pattern 23.
  • the second example uses negative photoresist.
  • the negative type photoresist is exposed to ultraviolet rays except for the position where the opening is formed.
  • the region excluding the via hole candidate and the region excluding the wiring pattern are respectively exposed, the photoresist film only at the position not exposed to both is removed, and the photoresist film at the position subjected to the overlap exposure and the single exposure is left.
  • ultraviolet light is exposed to a region other than the via hole candidate 32 of the negative photoresist film 31.
  • the via hole candidate 32 is not exposed to ultraviolet light.
  • an area other than the wiring pattern 33 of the negative photoresist film 31 is exposed to ultraviolet rays.
  • the wiring pattern 33 is not exposed to ultraviolet rays.
  • either the exposure other than the via hole candidate in FIG. 1FA or the exposure other than the wiring pattern in FIG. 1FB may be performed first.
  • via hole openings 34 are formed only in selected via hole candidates that have not received exposure other than via hole candidates 32 and received exposure other than wiring pattern 33. .
  • a single photoresist film was exposed twice to form openings at positions where via hole candidates and wiring patterns overlapped.
  • a resist pattern having openings for via hole candidates and a resist pattern having openings for wiring patterns are overlapped. The area where the openings of both patterns overlap is the actual opening.
  • FIGS. 2AA to 2AC are plan views showing the creation of a via hole resist pattern according to the second basic embodiment.
  • FIG. 2AA shows a first photoresist film 16 having an opening pattern 15 of via hole candidates. A plurality of via hole candidate openings 15 are formed in the first photoresist film 16.
  • FIG. 2AB shows a second photoresist film 17 laminated with the first photoresist film 16. Although the case where the second photoresist film 17 is formed on the first photoresist film 16 is shown, it may be formed below.
  • wiring pattern openings 18 are formed in the second photoresist film 17.
  • a via hole opening is formed in a region where the wiring pattern 18 of the second photoresist film 17 and the via hole candidate 15 of the first photoresist film 16 are arranged to overlap.
  • FIG. 2BA to FIG. 2BC show a first example.
  • a processing target film 3 such as an interlayer insulating film is formed on the base 2, and a hard mask film 4 is formed thereon.
  • a first photoresist film 16 is applied on the hard mask film 4, and via hole candidate exposure and development are performed to form via hole candidate openings 15.
  • a second photoresist film 17 made of a material having selective solubility with respect to the second photoresist is applied on the first photoresist film 16. Via hole candidate openings 15 formed in the first photoresist film 16 are backfilled.
  • the wiring pattern is exposed to the second photoresist film 17, and the development for the second photoresist film 17 is performed to form the opening 18 of the wiring pattern.
  • a part of the opening 15 of the via hole candidate formed in the first photoresist film 16 is regenerated.
  • a via hole candidate opening 15 is exposed in the opening 18 of the wiring pattern, and the hard mask film 4 on the processing target film 3 is exposed.
  • the first photoresist film may be formed on the second photoresist film.
  • the solubility of the first photoresist film on the top is selected.
  • a second photoresist film 17 is applied on the hard mask film 4, and the wiring pattern is exposed and developed to form an opening 18 in the wiring pattern.
  • a first photoresist film 16 is applied on the second photoresist film 17.
  • the opening 18 of the wiring pattern formed in the second photoresist film 17 is backfilled.
  • via hole candidate exposure is performed on the first photoresist film 16 and development for the first photoresist film 16 is performed to form via hole candidate openings 15.
  • a through hole is formed in a region where the via hole candidate opening 15 and the wiring pattern opening 18 overlap, and the hard mask film 4 on the processing target film 3 is exposed.
  • 2DA to 2DC show a second example.
  • a lower resist film 19 is applied on the hard mask film 4.
  • the lower resist film may be a photoresist film or a non-photosensitive resist resin film.
  • a nanoimprint template (or stamper) 25 having an opening for a via hole candidate is disposed above, pressed against the lower resist film 19, and pulled up to form a recess 15p for a via hole candidate in the lower resist film 19. Note that the remaining film of the lower resist film remains at the bottom of the recess 15p.
  • a second photoresist film 17 made of a material having selective solubility with respect to the lower layer photoresist is applied on the lower layer resist film 19.
  • the via hole candidate recess 15p formed in the lower resist film 19 is backfilled.
  • the second photoresist film 17 is exposed to a wiring pattern, and development for the second photoresist film 17 is performed to form an opening of the wiring pattern 18.
  • a part of the recess 15p of the via hole candidate in the lower resist film 19 is regenerated.
  • a via hole candidate recess 15p is exposed in the opening 18 of the wiring pattern.
  • the etching for the lower resist film may be ashing without selectivity.
  • the opening pattern of the laminated photoresist film is transferred to the hard mask film 4 and the processing target layer is etched.
  • 3A to 3G are a cross-sectional view and a plan view showing a first specific embodiment.
  • an STI type element isolation region 52 is formed on a silicon substrate 51 to define an active region.
  • a p-type well 53 is formed by ion-implanting a p-type impurity into the active region where the NMOS transistor is formed.
  • a process of inverting the conductivity type is performed in the active region where the PMOS transistor is formed.
  • a gate insulating film 54 such as a thermal oxide film and a gate electrode film 55 such as a polysilicon film are formed on the active region and patterned to form a gate electrode.
  • n-type impurities are ion-implanted to form an n-type extension region 56.
  • An insulating film such as a silicon oxide film or a silicon nitride film is deposited and anisotropically etched by reactive ion etching (RIE), thereby leaving the sidewall spacer 57 on the side wall of the gate electrode.
  • RIE reactive ion etching
  • a low resistance source / drain region 58 is formed by deeply ion-implanting n-type impurities at a high concentration using the gate electrode and sidewall spacer as a mask. Impurity ions are also implanted into the gate electrode 55.
  • a MOS transistor structure is formed.
  • an etch stopper film 61 such as SiN is deposited on the silicon substrate, and an insulating film 62 such as phosphosilicate glass (PSG) is deposited thereon to form a lower interlayer insulating film.
  • the contact hole 63 that penetrates the lower interlayer insulating film and reaches the MOS transistor is etched.
  • a barrier metal film such as TiN is sputtered into the contact hole 63, and a W film is further deposited by CVD to fill the contact hole.
  • a metal layer deposited unnecessarily on the lower interlayer insulating film is removed by CMP to form a conductive plug 64 in the contact hole.
  • An etch stopper film 66 such as SiC, a low dielectric constant insulating film 67, and a hard mask film 68 such as SiC are deposited on the lower interlayer insulating film so as to cover the conductive plug 64, thereby forming a first interlayer insulating film.
  • a wiring trench penetrating the first interlayer insulating film is formed, and the first copper wiring 69 is embedded.
  • the first copper wiring 69 has a shape extending from the conductive plug 64 reaching the low resistance source / drain region and the gate electrode to a predetermined via hole candidate (indicated by a broken line).
  • a via conductor is formed by forming a via hole in a via hole candidate and forming a wiring.
  • FIG. 3C shows an arrangement example of a predetermined group of via hole candidates.
  • a pair of via hole candidates arranged in the horizontal direction are periodically arranged at a constant pitch in the horizontal direction and the vertical direction.
  • three via hole candidates with hatching are selected.
  • an insulating copper diffusion prevention film 71 such as SiC
  • a low dielectric constant insulating film 72 for via conductors an etch stopper film 73 is formed on the first interlayer insulating film so as to cover the first copper wiring 69.
  • a low dielectric constant insulating film 74 for wiring pattern and a polishing stopper film 75 such as SiC are deposited by CVD or the like to form a second interlayer insulating film.
  • a stacked structure is shown in which an etch stopper film 73 is inserted between a low dielectric constant insulating film 72 for via conductors and a low dielectric constant insulating film 74 for wiring patterns, the etch stopper film 73 may be omitted.
  • a dual damascene recess is etched by a first via method using a positive resist will be described as an example.
  • a photoresist film is applied on the second interlayer insulating film, and the lower wiring pattern is half-exposed using a wiring trench reticle of the first copper wiring 69 shown in FIG. 3B.
  • the via hole candidate group is half-exposed using a via hole reticle having an opening of the via hole candidate group as shown in FIG. 3C.
  • the hatched via hole candidates are overexposed and reach the resolution level.
  • the polishing stopper film 75, the low dielectric constant insulating film 74, the etch stopper film 73, the low dielectric constant insulating film 72, and the insulating copper diffusion prevention film 71 are etched using the photoresist pattern 77 as an etching mask. A via hole is formed and the first copper wiring 69 is exposed. The photoresist film 77 is removed.
  • a filling 80 of a resist material is formed in the via hole, a photoresist film is applied on the second interlayer insulating film, and the upper wiring pattern is exposed using a reticle for the upper wiring trench, Development is performed to form a photoresist pattern 81.
  • the polishing stopper film 75 and the low dielectric constant insulating film 74 are etched using the photoresist pattern 81 as an etching mask, and the etching is temporarily stopped by the etch stopper film 73.
  • the etching stopper film 73 is etched by changing the etching gas.
  • a wiring trench 82 continuous with the via hole 79 is formed. Thereafter, if it remains, the filling 80 and the photoresist pattern 81 are removed. In this way, a dual damascene recess is formed.
  • the second copper wiring is embedded in the recess for dual damascene.
  • a barrier metal film and a plating seed film are sputtered and a copper layer is plated.
  • the metal layer formed unnecessarily on the second interlayer insulating film is polished and removed using the polishing stopper film 75 as a stopper.
  • a dual damascene second copper wiring 84 is formed.
  • a dual damascene copper wiring having a desired number of layers is formed in the same procedure.
  • the reticle pattern becomes a reverse pattern, and the exposed area remains even once.
  • the resulting resist pattern is the same.
  • the concave portion for dual damascene is formed by the first via method
  • a rear via method in which the wiring trench is formed first and the via hole is formed later may be adopted.
  • the wiring pattern reticle since the wiring pattern reticle has already been set, it may be convenient to perform the half exposure using the wiring pattern reticle first and the half exposure using the via hole reticle later.
  • the via hole of each wiring is preferably performed using a common via hole reticle having an opening of a via hole candidate and a lower layer wiring pattern or a reticle having the wiring pattern.
  • the number of common via hole reticles is not limited to one. Two or more common via hole reticles may be used to form one multilayer wiring. Further, a common via hole reticle can be prepared for the product group. In any case, the number of necessary via hole reticles can be reduced by using a common via hole reticle for a plurality of different exposures.
  • FIG. 3A to 4C are cross-sectional views showing a first specific example using a laminated resist film.
  • the structure shown in FIG. 3A is formed, and second interlayer insulating films 71 to 75 shown in FIG. 3D are formed.
  • a first photoresist film 83 is applied on the polishing stopper film 75, and exposed and developed using a via hole candidate reticle to form an opening 84 of a via hole candidate group.
  • the concave portion 84x of the via hole candidate group is formed using a mold (stamper) having a convex portion of the via hole candidate group.
  • a second photoresist film 85 having different solubility is applied on the first photoresist film 83.
  • the second photoresist film 85 is exposed to the lower wiring pattern or the wiring pattern of the wiring, and developed to form an opening in the wiring pattern region.
  • a region where the opening of the first photoresist film 83 and the opening of the second photoresist film 85 overlap is a synthesized via hole opening.
  • the polishing stopper film 75, the low dielectric constant insulating film 74, the etch stopper film 73, the low dielectric constant insulating film 72, and the insulating copper diffusion preventing film 71 are etched.
  • a via hole is formed and the first copper wiring 69 is exposed.
  • the photoresist films 85 and 83 are removed.
  • a filling 80 of a resist material is formed in the via hole, a photoresist film is applied on the second interlayer insulating film, and a wiring pattern is exposed and developed using a reticle for wiring trenches.
  • a photoresist pattern 81 is formed.
  • the steps after this step are the same as the steps after FIG. 3E of the first specific embodiment.
  • a standard cell is configured by a combination of semiconductor elements such as MOS transistors.
  • a macro is defined by a collection of standard cells. Wiring in the standard cell and in the macro is almost set by the conductive plug in contact with the semiconductor element and the first copper wiring and the second copper wiring thereon, thereby forming a module.
  • wiring between modules is mainly performed from the third copper wiring to the upper wiring.
  • via conductors it is preferable to arrange via conductors at the outer edge of the module.
  • the second copper wiring has a shape in which the first copper wiring is connected to the via conductor of the upper wiring at a predetermined position. In this case, it becomes easier to use the common via hole reticle for the via hole of the wiring above the third copper wiring.
  • FIG. 5A is a plan view schematically showing the relationship between standard cells, modules, and wiring.
  • Rectangular areas SC11 to SC51, SC21 to SC52 indicated by solid lines indicate standard cell areas.
  • Rectangular areas CH1 to CH4 between the upper and lower standard cell areas SC indicate wiring (routing) channel areas. Wiring formed only in the standard cell region is not shown. Wiring is drawn out from the standard cell region to the channel region, and is connected to other wiring through the via conductor indicated by ⁇ .
  • a module M having a certain circuit function is surrounded by a broken line.
  • FIG. 5B is a cross-sectional view showing an example of connection of two CMOS inverters.
  • two sets of CMOS transistors are formed on a silicon substrate.
  • Each CMOS transistor constitutes a standard cell.
  • CMOS transistors are connected in series by the conductive plug CP and the first copper wiring Cu1 to constitute inverters IV1 and IV2.
  • An inverter constitutes a module.
  • the second copper wiring Cu2 raises the connection region of the first copper wiring upward and extends to a desired position
  • the third copper wiring Cu3 connects the output of the inverter IV1 to the input of the inverter IV2. It is preferable to form the via hole of the copper wiring layer above the second copper wiring, particularly above the third copper wiring, using a common via hole reticle.
  • 6A to 6D show examples of arranging via hole candidates at the outer edge of the module.
  • nine via hole candidate groups VC arranged in 3 ⁇ 3 are periodically arranged in the horizontal and vertical directions so that the outer edge of the module M is defined by the via hole candidate group VC. To.
  • FIG. 6B shows an arrangement example of the via hole candidate group VC and the wiring pattern LW below the via hole.
  • both ends of the wiring terminate in the via hole the case where both ends of each lower wiring terminate in the via hole (via conductor) is shown. In practice, one end is often connected to the via conductor of the lower wiring.
  • FIG. 6C shows an arrangement example of the upper wiring pattern UW and the via hole candidate group VC.
  • FIG. 6D collectively shows the lower wiring pattern LW, the via hole candidate group VC, and the upper wiring pattern UW.
  • a via hole candidate at a position where the upper wiring pattern and the lower wiring pattern overlap becomes an actual via hole, and the via conductor connects the upper and lower wiring patterns.
  • a via hole candidate that does not overlap with the wiring pattern is not a resist pattern, and no via hole is formed.
  • wiring may be concentrated around the common via hole candidates, making it difficult to use.
  • the position can be shifted while using the common via hole reticle.
  • via holes for the nth layer wiring are created using the common via hole candidate group VCn, and the via hole candidate group VCn + 1 for the next n + 1 layer wiring is shifted by 1/2 pitch in the horizontal and vertical directions.
  • Markers are formed to be arranged with a 1 ⁇ 2 pitch shift in the horizontal and vertical directions.
  • a via hole candidate group VCn in which the via holes of the nth layer wiring are arranged at the lattice points is created, and the via holes of the n + 1 layer wiring thereon are formed by arranging the via hole candidate group VCn + 1 at the position between the lattices. To do. Concentration of via hole density and wiring density can be relaxed.
  • Wiring is mainly arranged in the vertical (vertical) direction and horizontal (horizontal) direction. In many cases, the upper and lower wirings form an angle of 90 degrees. The direction in which the wiring extends as a whole and the arrangement of the via hole candidate group will be considered.
  • FIG. 7B shows an example in which four via hole candidates are arranged at the apexes of the rhombus.
  • the side of the rhombus is a direction inclined by, for example, about 45 degrees with respect to the vertical (vertical) direction and the horizontal (horizontal) direction in which the wiring extends as a whole.
  • SRAM static random access memory
  • memory cells are arranged in a matrix to form a memory cell array, bit lines and word lines are arranged in a row direction and a column direction, and are connected to sense amplifiers and decoders outside the memory cell array.
  • the A logic circuit for controlling the memory cell is also provided to form an SRAM circuit.
  • DRAM dynamic random access memory
  • ROM read only memory
  • Via hole candidate groups VC are arranged at the upper left and lower right in the figure.
  • All four via hole candidates are via holes.

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Abstract

【課題】　ビア孔用レチクル製造コストを抑制する。 【解決手段】　半導体装置の製造方法において、ビア孔パターンのレチクルと配線パターンのレチクルとを準備する工程と、半導体基板上にフォトレジスト膜を形成する工程と、ビア孔パターンのレチクルを用いてフォトレジスト膜を露光する工程と、配線パターンのレチクルを用いてフォトレジスト膜を露光する工程と、フォトレジスト膜を現像することにより、ビア孔パターンのレチクルと配線パターンのレチクルとの重なり領域に開口を有するフォトレジストパターンを作成する工程と、を有し、層間絶縁膜中に埋め込まれ、ビア導電体と配線パターンとを備えた配線を形成する。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関し、特にフォトリソグラフィ工程を含む半導体装置の製造方法に関する。
　半導体集積回路装置は、スケーリング則に従って微細化が進められ、ＭＯＳトランジスタ等の素子と共に、配線も微細化されている。アルミニウム配線に代わり、より低抵抗の銅配線が主流になっている。銅配線は高精度にパターニングすることが困難であり、絶縁膜中に配線を収容する凹部を形成し、凹部に配線を埋め込むダマシン配線が採用されている。
　半導体集積回路装置は、例えば以下のような工程により製造される。シリコン基板に素子分離領域を形成して活性領域を画定し、活性領域にイオン注入を行なってｎ型ウェル、ｐ型ウェルを形成する。フォトリソグラフィを用いて、活性領域を横断するゲート電極を形成する。ゲート電極両側にウェルと逆導電型のイオン注入を浅く行なって接合深さの浅いエクステンション領域を形成する。ゲート電極側壁上に絶縁膜のサイドウォールを形成し、サイドウォール外側の活性領域にウェルと逆導電型のイオン注入を高濃度で深く行なって、低抵抗ソース／ドレイン領域を形成する。このようにして、ＭＯＳトランジスタの基本構造を形成した後、ＳｉＮ等のエッチストッパ層、シリケートガラス等の下部層間絶縁膜を形成する。フォトリソグラフィを用いて、下部層間絶縁膜にＭＯＳトランジスタに達するコンタクト孔を形成する。ＴｉＮ等のバリアメタル膜をスパッタし、Ｗ膜をスパッタやＣＶＤで形成した後、下部層間絶縁膜上に不要に堆積した金属膜は化学機械研磨（ＣＭＰ）で除去してコンタクト孔に導電性プラグを形成する。
　導電性プラグを覆って下部層間絶縁膜上に、第１層間絶縁膜を形成する。例えば、必要に応じてＳｉＣ等のエッチストッパ膜を堆積し、酸化シリコンより誘電率の低い低誘電率絶縁膜等の絶縁膜を形成し、必要に応じてハードマスク膜ないし研磨ストッパ膜を形成する。低誘電率絶縁膜は、典型的にはＳｉとＣとＯとＨを含む材料であり、プラズマＣＶＤや塗布法で形成される。
　ハードマスク膜ないし研磨ストッパ膜は、低誘電率絶縁膜加工のためのマスクとして、ないし化学機械研磨（ＣＭＰ）のストッパとして機能する。ハードマスク膜としては、ハードベークしたエッチング耐性のあるレジスト膜、ＳｉＣ膜、ＳｉとＯを含むシリコン酸化膜、ＳｉとＮを含むシリコン窒化膜、Ｔｉ，Ｔａ，Ｍｏ，Ｗ，Ｈｆ，Ｚｒ，Ａｌ，ＺｎのいずれかとＯを含む金属酸化膜、Ｔｉ，Ｔａ，Ｍｏ，Ｗ，Ｈｆ，Ｚｒ，Ａｌ，ＺｎのいずれかとＮを含む金属窒化膜、これらの積層等を用いることができる。
　このようにして、第１層間絶縁膜を形成した後、フォトリソグラフィを用いて、第１銅配線用のトレンチを形成する。銅拡散防止機能を有するバリアメタル膜とメッキシード膜をスパッタリングで形成し、メッキシード膜上に銅膜をメッキしてトレンチを埋め込む。バリアメタル膜は、ＴｉＮ，Ｔａ等で形成される。メッキシード膜は、ＣｕないしＣｕ合金で形成される。第１層間絶縁膜上に不要に形成された金属層をＣＭＰで除去して、シングルダマシン構造の第１銅配線を形成する。
　第１銅配線を覆って、第１層間絶縁膜上にＳｉＣ等の絶縁性銅拡散防止膜、低誘電率絶縁膜等を形成し、必要に応じてハードマスク膜ないし研磨ストッパ膜をさらに形成し、第２層間絶縁膜を形成する。低誘電率絶縁膜の下部と上部の間にＳｉＣ等のエッチストッパ膜を形成してもよい。フォトリソグラフィを用いて、第２層間絶縁膜に配線パターンのトレンチと、トレンチ底面から第１銅配線の接続領域に達するビア孔とを有するデュアルダマシン型凹部を形成する。銅拡散防止機能を有するバリアメタル膜とメッキシード膜をスパッタリングで形成し、メッキシード膜上に銅膜をメッキしてデュアルダマシン用凹部を埋め込む。第２層間絶縁膜上に不要に形成された金属層をＣＭＰで除去して、第２銅配線を形成する。同様の工程を繰り返し、銅配線の多層配線を形成する。
　半導体素子の微細化と共に、配線も微細化し、配線ピッチも狭くなっている。微細パターン実現のため、露光技術も進歩しており、空気より屈折率の高い液体中で露光を行なう液浸露光技術も開発され、ルール（基本寸法）４５ｎｍ以下の銅配線パターンの露光には液浸ステッパ露光装置が用いられるようになっている。しかしながら、液浸ステッパ用のレチクル制作費は途方もなく高額となる。
　デュアルダマシン用凹部は、配線パターンのトレンチとトレンチ底面から下側の配線パターンに到達するビア孔とを含み、少なくとも配線パターン用レチクルとビア孔用レチクルの２枚のレチクルが必要である。例えば６層のデュアルダマシン銅配線を形成するには、少なくとも１２枚のレチクルが必要となる。微細化により大規模の集積化が可能となり、システムを１チップ化することも可能となった。ところが、特にカスタムＬＳＩ等の多品種少量生産の半導体装置においては、大規模集積化により1チップ化して低コストを実現しようとしても、レチクルコストの増大により、その恩恵が限られたものとなりつつある。
　特開平０１－２７０２４６号は、下部層間絶縁膜にあらかじめコンタクト孔を形成し、これらのコンタクト孔に下部層間絶縁膜と溶解性の異なる絶縁材料を充填したゲートアレイ用にマザーウエハ構造を提案する。顧客の要求に応じて、レジストパターンにより選択したコンタクト孔を露出し、コンタクト孔に充填した絶縁材料を除去することにより、必要なコンタクト孔を再生できる。再生したコンタクト孔に導電性プラグを埋め込む。
　特開２００５－１７５３２８号は、下側から第１窒化シリコン膜、第１酸化シリコン膜、第２窒化シリコン膜、第２酸化シリコン膜の積層で下部層間絶縁膜を形成し、上側の第２酸化シリコン膜から第１酸化シリコン膜までを貫通し、第１窒化シリコン膜を残したコンタクト孔を形成したゲートアレイ用標準チップを提案する。顧客の要求に応じて、レジストパターンにより選択したコンタクト孔を露出し、コンタクト孔底部の第１窒化シリコン膜を除去することにより、必要なコンタクト孔底部にＭＯＳトランジスタの接続領域を露出できる。コンタクト孔に導電性プラグを埋め込む。底面に第１窒化シリコン膜が残っている不要コンタクト孔にも導電性プラグが埋め込まれるが、第１窒化シリコン膜が絶縁膜として機能し、電気的接続は形成されない。
特開平０１－２７０２４６号公報、 特開２００５－１７５３２８号公報。
　実施例の１つの目的は、レチクル数を低減できる半導体装置の製造方法を提供することである。
　実施例の他の目的は、共通パターンのビア孔用レチクルを用い、且つ所望のパターンのビア孔を選択的に作成できる半導体装置の製造方法を提供することである。
　実施例の１観点によれば、
　層間絶縁膜中に埋め込まれ、ビア導電体と配線パターンとを備えた配線を有する半導体装置の製造方法であって、
　ビア孔パターンのレチクルと配線パターンのレチクルとを準備する工程と、
　半導体基板上にフォトレジスト膜を形成する工程と、
　前記ビア孔パターンのレチクルを用いて前記フォトレジスト膜を露光する工程と、
　前記配線パターンのレチクルを用いて前記フォトレジスト膜を露光する工程と、
　前記フォトレジスト膜を現像することにより、前記ビア孔パターンのレチクルと前記配線パターンのレチクルとの重なり領域に開口を有するフォトレジストパターンを作成する工程と、
を有する半導体装置の製造方法
が提供される。
　ビア孔パターンのレチクルを共用することが可能となる。
図１Ａ，図１Ｂは、対象配線の配線パターンとビア孔候補、および下側配線の配線パターンを上方から透視した状態を示す平面図、図１Ｃは加工対象層上にビア孔用フォトレジストパターンを形成した状態を示す断面図、図１ＤＡ～図１ＤＣは第１の基本実施例によるビア孔用フォトレジストパターンの作成を示す平面図、図１ＥＡ～図１ＥＣはその第１の例を示す平面図、図１ＦＡ～図１ＦＣはその第２の例を示す平面図である。 図２ＡＡ～図２ＡＣは第２の基本実施例によるビア孔用レジストパターンの作成を示す平面図、図２ＢＡ～図２ＢＣはその第１の例を示す断面図、図２ＣＡ～図２ＣＣはその第２の例を示す断面図、図２ＤＡ～図２ＤＣはその第３の例を示す断面図である。 と、 図３Ａ～図３Ｇは、第1の応用例による半導体装置の製造方法の主要工程を示す断面図及び平面図である。 図４Ａ～図４Ｃは、第２の応用例による半導体装置の製造方法の主要工程を示す断面図である。 図５Ａ，図５Ｂは、スタンダードセル、モジュール、配線の関係を概略的に示す平面図、２つのＣＭＯＳインバータの接続の例を示す断面図である。 図６Ａ～図６Ｄは、ビア孔候補をモジュールの外縁部に配置する例を示すダイアグラムである。 図７Ａ，図７Ｂは、ビア孔候補の配置例を示す平面図である。 図８Ａ，図８Ｂは、ＳＲＡＭに用いるビアパターンの２つの例を示す平面図である。
　半導体集積回路装置における半導体素子の配置、配線の接続パターンは、作成しようとする回路に応じて変化する。例えば多くのシステムＬＳＩは、ＣＰＵコア、スタティックランダムアクセスメモリ（ＳＲＡＭ）で構成されるキャッシュ、論理回路ユニット、アナログ／高周波回路ユニット、不揮発性メモリユニット等を含む。各回路ユニットはそれぞれ特徴のある構成を有し、実現する機能に応じて各回路ユニットの平面配置が定められる。半導体素子に接続される導電性プラグは、半導体素子の配置に従ってその位置が決まる。導電性プラグに接続される第１銅配線から上の多層配線は、所望の接続パターンを実現できれば、その配置、形状は比較的自由に変更できる。
　配線パターンを収容するトレンチのためのフォトレジストパターンと、別にビア導電体を収容するビア孔のためのフォトレジストパターンとを用いて、層間絶縁膜をエッチングするため、２枚のフォトレジストパターンが用いられる。これら２枚のフォトレジストパターンを露光するため、通常、配線パターン用レチクルと、ビア孔用レチクルが用いられる。ｎ層のデュアルダマシン配線を形成するために、ｎ枚の配線パターン用レチクルとｎ枚のビア孔用レチクルが用いられる。
　本発明者は、ビア孔用レチクルを共用する可能性を検討した。多層配線の上下配線パターンを接続するビア孔を、例えば規則的に配置した、一定のビア孔候補から選択する。十分な数のビア孔候補を提供すれば、上下配線パターン間の接続は実現できる。ビア孔は上下配線パターンを接続する為、上下配線パターンの重なり部分に形成される。従って、ビア孔は必ず上下配線パターンと重なりを有する。ビア孔候補からビア孔を選択するために、上側配線パターンまたは下側配線パターンを利用できる。
　ビア孔候補と配線パターンとの重ねあわせを用いてビア孔を作成することとすれば、各配線層のビア孔用レチクルに代え、ビア孔候補用レチクルを用いることができる。
　図１Ａ，図１Ｂは、対象配線の配線パターンとビア孔候補、および下側配線の配線パターンを上方から透視した状態を示す平面図である。配線は基板表面内の水平方向、垂直方向に沿って配置されることが多い。図１Ａ，図１Ｂは、配線の延在方向が９０度異なる2つの場合を示す。破線で示すストライプ状の下側配線の配線パターンと、実線で示すストライプ状の対象配線の配線パターンの重なり領域に、クロスハッチした丸で示す、対象配線のビア導電体が配置される。配線パターンが存在しない領域にも、破線で示すビア孔候補が配置されている。ビア孔候補といずれかの配線パターンとの重なり領域がビア孔となる。
　フォトレジスト膜を露光、現像してビア孔用開口を有するフォトレジストパターンを形成し、フォトレジストパターンをエッチングマスクとして層間絶縁膜をエッチすることを考察する。
　図１Ｃに示すように、下側配線１を形成した下地２の上に層間絶縁膜等の加工対象膜３が形成され、その上にハードマスク膜４が形成されている。ハードマスク膜４の上にフォトレジスト膜を塗布し、十分な数のビア孔候補を提供するレチクルと、ビア孔候補を選択できる配線パターンのレチクルを用いた、２回の露光を行なって、所望のビア孔用開口７を有するフォトレジストパターン６を形成する。右方に開口を形成しなかったビア孔候補を示す。ビア孔用開口７をハードマスク膜４に転写し、加工対象膜２に転写して、ビア孔８を形成する。
　図１ＤＡ～図１ＤＣは、ビア孔パターンの作成を示す平面図である。
　図１ＤＡは、ビア孔候補群のパターンを示す平面図である。ビア孔候補１２は、ビア孔となり得る候補であり、現実の開口は意味しない。
　図１ＤＢは、配線パターンを示す平面図である。配線パターン１３は、ビア孔の上側又は下側に配置される配線パターンである。配線パターン１３も、現実の開口は意味しない。
　図１ＤＣは、図１ＤＡに示すビア孔候補１２と図１ＤＢの配線パターン１３の重ね合わせにより、ビア孔用開口１４を合成した状態を示す。配線パターン１３により、ビア孔候補１２からビア孔用開口１４を選択する。
　ビア孔候補からビア孔を選択する方法を採用することにより、ビア孔露光用レチクルとして共通のビア孔候補レチクルを用いることが可能になる。同一半導体装置の複数の配線に共通のビア孔候補レチクル、または製品群における複数の製品に共通のビア孔候補レチクルを可能にする。配線パターン露光用レチクルは、ビア孔の上側又は下側の配線パターンのレチクルを使用でき、レチクル数は増加しない。ビア孔候補レチクルの枚数を低減する事により、レチクル製作コストを低減できる。
　まず、単層のフォトレジスト膜に２回の露光を行い、現像してビア孔用フォトレジストパターンを作成する第１の基本実施例を説明する。
　フォトレジストには露光領域に開口が形成されるポジ型と非露光領域に開口が形成されるネガ型がある。ポジ型フォトレジストの場合、ビア孔候補の露光と配線パターンの露光により、重ね合わせ露光された領域にビア孔を形成することで、ビア孔候補から特定のビア孔を選択することができる。ネガ型フォトレジストの場合、ビア孔候補以外の領域と配線パターン以外の領域の露光を行なう。いずれの露光でも露光されなかった領域に開口を形成することにより、ビア孔候補から特定のビア孔を選択することができる。配線パターンはビア導電体の下側の配線パターンでも上側の配線パターンでもよい。
　第１の例はポジ型フォトレジストを用いる。ポジ型フォトレジストは、開口を形成する位置を紫外線露光する。所定強度（ドーズ）以上の露光を受けた領域が、解像され、現像により開口を形成する。ビア孔候補と配線パターンをそれぞれ単独では解像しない強度でハーフ露光し、重ね（ＡＮＤ条件で）露光された領域のみで所定強度以上の露光とする。重ね露光領域のフォトレジスト膜を除去し、未露光および単独露光された位置のフォトレジスト膜は残す。
　図１ＥＡに示すように、ポジ型フォトレジスト膜２１のビア孔候補２２の領域に紫外線をハーフ露光する。ビア孔候補２２以外の位置は紫外線露光されない。
　図１ＥＢに示すように、ポジ型フォトレジスト膜２１の配線パターン２３の領域に紫外線をハーフ露光する。配線パターン２３以外の領域は紫外線露光されない。ここで、図１ＥＡのビア孔候補の露光と図１ＥＢの配線パターンの露光は、どちらを先にしてもよい。露光手順としては、ビア孔候補の露光を先に行う時は、後に行なう配線パターンの露光は上側の配線パターンの露光とし、配線パターンの露光を先に行なう場合は、配線パターンの露光は下側配線の配線パターンの露光とする方が、レチクル交換回数を少なくでき、便宜であろう。
　図１ＥＣに示すように、現像すると、ビア孔候補２２としてハーフ露光され、且つ配線パターン２３としてハーフ露光された、重ね露光されたビア孔候補のみにビア孔用開口２４が形成される。
　第２の例はネガ型フォトレジストを用いる。ネガ型フォトレジストは、開口を形成する位置以外を紫外線露光する。ビア孔候補を除く領域と配線パターンを除く領域をそれぞれ露光し、共に露光されなかった位置のみのフォトレジスト膜を除去し、重ね露光および単独露光された位置のフォトレジスト膜は残す。
　図１ＦＡに示すように、ネガ型フォトレジスト膜３１のビア孔候補３２以外の領域に紫外線を露光する。ビア孔候補３２は紫外線露光されない。
　図１ＦＢに示すように、ネガ型フォトレジスト膜３１の配線パターン３３以外の領域に紫外線を露光する。配線パターン３３は紫外線露光されない。ここで、第１の例同様、図１ＦＡのビア孔候補以外の露光と図１ＦＢの配線パターン以外の露光は、どちらを先にしてもよい。
　図１ＦＣに示すように、現像すると、ビア孔候補３２以外の露光も受けず、且つ配線パターン３３以外の露光も受けなかった、選択されたビア孔候補のみにビア孔用開口３４が形成される。
　第１の基本実施例においては、１枚のフォトレジスト膜に２回の露光を行なって、ビア孔候補と配線パターンの重複位置に開口を形成した。第２の基本実施例においては、ビア孔候補の開口を有するレジストパターンと、配線パターンの開口を有するレジストパターンを重ねる。両パターンの開口が重なった領域が現実の開口となる。
　図２ＡＡ～図２ＡＣは、第２の基本実施例によるビア孔用レジストパターンの作成を示す平面図である。
　図２ＡＡは、ビア孔候補の開口パターン１５を有する第１のフォトレジスト膜１６を示す。第１のフォトレジスト膜１６に複数のビア孔候補の開口１５を形成する。
　図２ＡＢは、第１のフォトレジスト膜１６と積層配置される第２のフォトレジスト膜１７を示す。第２のフォトレジスト膜１７を第１のフォトレジスト膜１６の上に形成する場合を示すが、下に形成してもよい。
　図２ＡＣに示すように、第２のフォトレジスト膜１７に配線パターンの開口１８を形成する。第２のフォトレジスト膜１７の配線パターン１８と第１のフォトレジスト膜１６のビア孔候補１５が重ね配置された領域にビア孔用開口が形成される。
　図２ＢＡ～図２ＢＣは、第１の例を示す。
　図２ＢＡに示すように、下地２の上に層間絶縁膜等の加工対象膜３が形成され、その上にハードマスク膜４が形成されている。ハードマスク膜４の上に第１のフォトレジスト膜１６を塗布し、ビア孔候補の露光、現像を行なって、ビア孔候補の開口１５を形成する。
　図２ＢＢに示すように、第１のフォトレジスト膜１６上に、第２のフォトレジストに対し選択的溶解性を有する材料の第２のフォトレジスト膜１７を塗布する。第１のフォトレジスト膜１６に形成したビア孔候補の開口１５は埋め戻される。
　図２ＢＣに示すように、第２のフォトレジスト膜１７に配線パターンの露光を行い、第２のフォトレジスト膜１７用の現像を行なって配線パターンの開口１８を形成する。第１のフォトレジスト膜１６に形成したビア孔候補の開口１５の一部が再生される。配線パターンの開口１８内に、ビア孔候補の開口１５が露出し、加工対象膜３上のハードマスク膜４が露出する。
　なお、第１のフォトレジスト膜の上に第２のフォトレジスト膜を形成する場合を説明したが、第２のフォトレジスト膜の上に第１のフォトレジスト膜を形成してもよい。この場合は、上になる第１のフォトレジスト膜の溶解性を選択する。
　図２ＣＡに示すように、ハードマスク膜４の上に第２のフォトレジスト膜１７を塗布し、配線パターンの露光、現像を行なって、配線パターンの開口１８を形成する。
　図２ＣＢに示すように、第２のフォトレジスト膜１７上に、第１のフォトレジスト膜１６を塗布する。第２のフォトレジスト膜１７に形成した配線パターンの開口１８は埋め戻される。
　図２ＣＣに示すように、第１のフォトレジスト膜１６にビア孔候補の露光を行い、第１のフォトレジスト膜１６用の現像を行なってビア孔候補の開口１５を形成する。ビア孔候補の開口１５と、配線パターンの開口１８が重なる領域に貫通孔が形成され、加工対象膜３上のハードマスク膜４が露出する。
　図２ＤＡ～図２ＤＣは、第２の例を示す。
　図２ＤＡに示すように、ハードマスク膜４上に下層レジスト膜１９を塗布する。なお、本例においては、下層レジスト膜はフォトレジスト膜でもよく、感光性のないレジスト樹脂膜でもよい。上方にビア孔候補用開口のナノインプリント用鋳型（乃至スタンパ）２５を配置し、下層レジスト膜１９に押し当て、引き上げることにより、下層レジスト膜１９にビア孔候補の凹部１５ｐを形成する。なお、凹部１５ｐの底には、下層レジスト膜の残膜が残る。
　図２ＤＢに示すように、第１の例同様、下層レジスト膜１９上に、下層フォトレジストに対し選択的溶解性を有する材料の第２のフォトレジスト膜１７を塗布する。下層レジスト膜１９に形成したビア孔候補の凹部１５ｐは埋め戻される。
　図２ＤＣ示すように、第２のフォトレジスト膜１７に配線パターンの露光を行い、第２のフォトレジスト膜１７用の現像を行なって配線パターン１８の開口を形成する。下層レジスト膜１９のビア孔候補の凹部１５ｐの一部が再生される。配線パターンの開口１８内に、ビア孔候補の凹部１５ｐが露出する。その後、下層レジスト膜に対するエッチングを行えば、ビア孔候補の凹部１５ｐ底の残膜は除去され、加工対象膜３上のハードマスク膜４が露出する。下層レジスト膜に対するエッチングは、選択性のないアッシングでもよい。積層フォトレジスト膜の開口パターンをハードマスク膜４に転写し、加工対象層をエッチングする。
　以上、ビア孔候補と配線パターンに基づき、ビア孔用開口を形成する基本実施例を説明した。以下、半導体装置においてどの様にビア孔用開口を形成するかを説明する具体的実施例を説明する。
　図３Ａ～３Ｇは、第１の具体的実施例を示す断面図及び平面図である。
　図３Ａに示すように、シリコン基板５１にＳＴＩ型の素子分離領域５２を形成し、活性領域を画定する。ＮＭＯＳトランジスタを形成する活性領域にｐ型不純物をイオン注入し、ｐ型ウェル５３を形成する。なお、ＰＭＯＳトランジスタを形成する活性領域においては、導電型を反転した処理が行なわれる。活性領域上に熱酸化膜等のゲート絶縁膜５４、ポリシリコン膜等のゲート電極膜５５を形成し、パターニングしてゲート電極を形成する。
　ゲート電極５５，５４をマスクとしてｎ型不純物をイオン注入し、ｎ型エクステンション領域５６を形成する。酸化シリコン膜、窒化シリコン膜等の絶縁膜を堆積し、リアクティブイオンエッチング（ＲＩＥ）で異方性エッチングすることにより、ゲート電極側壁上にサイドウォールスペーサ５７を残す。ゲート電極、サイドウォールスペーサをマスクにｎ型不純物を深く高濃度にイオン注入し、低抵抗ソース／ドレイン領域５８を形成する。なお、不純物イオンはゲート電極５５にも注入される。ＭＯＳトランジスタ構造が形成される。
　ゲート電極を覆って、シリコン基板上にＳｉＮ等のエッチストッパ膜６１を堆積し、その上にホスホシリケートガラス（ＰＳＧ）等の絶縁膜６２を堆積して下部層間絶縁膜を形成する。下部層間絶縁膜を貫通し、ＭＯＳトランジスタに達するコンタクト孔６３をエッチングする。コンタクト孔６３内にＴｉＮ等のバリアメタル膜をスパッタリングし、さらにＷ膜をＣＶＤで堆積してコンタクト孔を埋め込む。下部層間絶縁膜上に不要に堆積した金属層をＣＭＰで除去し、コンタクト孔内に導電性プラグ６４を形成する。導電性プラグ６４を覆って下部層間絶縁膜上にＳｉＣ等のエッチストッパ膜６６、低誘電率絶縁膜６７、ＳｉＣ等のハードマスク膜６８を堆積し、第１層間絶縁膜を形成する。第１層間絶縁膜を貫通する配線トレンチを形成し、第１銅配線６９を埋め込む。
　図３Ｂに示すように、第１銅配線６９は、低抵抗ソース／ドレイン領域およびゲート電極に達する導電性プラグ６４から所定のビア孔候補（破線で示す）まで延在する形状を有する。上に形成する絶縁層において、ビア孔候補にビア孔を形成し、配線を形成すればビア導電体となる。
　図３Ｃは、所定のビア孔候補群の配置例を示す。図の配置においては、水平方向に並んだ一対のビア孔候補が、水平方向、垂直方向に一定のピッチで周期的に配置されている。図３Ｂの構成においては、ハッチングを付した３つのビア孔候補が選択されることになる。
　図３Ｄに示すように、第１銅配線６９を覆って、第１層間絶縁膜上に、ＳｉＣ等の絶縁性銅拡散防止膜７１、ビア導電体用低誘電率絶縁膜７２、エッチストッパ膜７３、配線パターン用低誘電率絶縁膜７４、ＳｉＣ等の研磨ストッパ膜７５をＣＶＤ等で堆積し、第２層間絶縁膜を形成する。ビア導電体用の低誘電率絶縁膜７２と配線パターン用の低誘電率絶縁膜７４の間にエッチストッパ膜７３を挿入した積層構造を示すが、エッチストッパ膜７３は省略することもできる。以下、ポジレジストを用い、先ビア方式によりデュアルダマシン用凹部をエッチングする場合を例にとって説明する。
　第２層間絶縁膜上にフォトレジスト膜を塗布し、図３Ｂに示す第１銅配線６９の配線トレンチ用レチクルを用いて、下側配線パターンをハーフ露光する。次に、図３Ｃに示すようなビア孔候補群の開口を有するビア孔用レチクルを用いて、ビア孔候補群をハーフ露光する。図３Ｃにおいてハッチングを付したビア孔候補が重ね露光され、解像レベルに達する。フォトレジスト膜を現像することにより、ビア孔の開口７８を有するフォトレジストパターン７７が形成される。フォトレジストパターン７７をエッチングマスクとし、研磨ストッパ膜７５、低誘電率絶縁膜７４、エッチストッパ膜７３、低誘電率絶縁膜７２、絶縁性銅拡散防止膜７１をエッチングする。ビア孔が形成され、第１銅配線６９が露出する。フォトレジスト膜７７を除去する。
　図３Ｅに示すように、ビア孔内にレジスト系材料の詰め物８０を形成し、第２層間絶縁膜上にフォトレジスト膜を塗布し、上側配線トレンチ用レチクルを用いて上側配線パターンを露光し、現像してフォトレジストパターン８１を形成する。フォトレジストパターン８１をエッチングマスクとして、研磨ストッパ膜７５、低誘電率絶縁膜７４をエッチングし、エッチストッパ膜７３で一旦エッチングを停止させる。エッチングガスを変更して、エッチストッパ膜７３をエッチングする。
　図３Ｆに示すように、ビア孔７９に連続する配線トレンチ８２が形成される。その後、残っている場合は、詰め物８０、フォトレジストパターン８１は除去する。このようにして、デュアルダマシン用凹部を形成する。
　図３Ｇに示すように、デュアルダマシン用凹部に第２銅配線を埋め込む。例えば、バリアメタル膜、メッキシード膜をスパッタリングし、銅層をメッキする。第２層間絶縁膜上に不要に形成された金属層を、研磨ストッパ膜７５をストッパとして研磨し、除去する。このようにして、デュアルダマシンの第２銅配線８４を形成する。以下、同様の手順で、所望層数のデュアルダマシン型銅配線を形成する。
　なお、ネガ型レジストを用いる場合は、レチクルパターンが反転パターンとなり、１度でも露光された領域は残存することになる。結果として得られるレジストパターンは同一である。
　先ビア方式でデュアルダマシン用凹部を形成する場合を説明したが、配線用トレンチを先に形成し、ビア孔を後に形成する、後ビア方式を採用してもよい。この場合は配線パターン用レチクルを既にセットしているので、配線パターン用レチクルを用いたハーフ露光を先に行い、ビア孔用レチクルを用いたハーフ露光を後で行うのが便宜であろう。
　各配線のビア孔はビア孔候補の開口を有する共通のビア孔用レチクルと下層配線パターン又は当該配線パターンを有するレチクルとを用いて行なうのが好ましい。但し、共通のビア孔用レチクルは、１つに制限しなくてもよい。１つの多層配線を形成するのに２つ以上の共通ビア孔用レチクルを用いてもよい。また、製品群に対して共通のビア孔用レチクルを準備することもできる。いずれにせよ、共通のビア孔用レチクルを複数の異なる露光に用いることにより、必要なビア孔用レチクルの数を低減することが可能となる。
　図４Ａ～図４Ｃは、積層レジスト膜を用いる、第１の具体的実施例を示す断面図である。図３Ａに示す構造を形成し、図３Ｄに示す第２層間絶縁膜７１～７５を形成する。
　図４Ａに示すように、研磨ストッパ膜７５の上に、第１フォトレジスト膜８３を塗布し、ビア孔候補用レチクルを用いて露光現像し、ビア孔候補群の開口８４を形成する。又は、ビア孔候補群の凸部を有する鋳型（スタンパ）を用いてビア孔候補群の凹部８４ｘを形成する。
　図４Ｂに示すように、第１フォトレジスト膜８３の上に、溶解性の異なる第２フォトレジスト膜８５を塗布する。第２のフォトレジスト膜８５に下側配線パターン又は当該配線の配線パターンを露光し、現像して、配線パターン領域に開口を形成する。第１フォトレジスト膜８３の開口と第２フォトレジスト膜８５の開口とが重なる領域が、合成したビア孔用開口となる。フォトレジスト膜８３，８５をエッチングマスクとして、研磨ストッパ膜７５、低誘電率絶縁膜７４、エッチストッパ膜７３、低誘電率絶縁膜７２、絶縁性銅拡散防止膜７１をエッチングする。ビア孔が形成され、第１銅配線６９が露出する。フォトレジスト膜８５，８３を除去する。
　図４Ｃに示すように、ビア孔内にレジスト系材料の詰め物８０を形成し、第２層間絶縁膜上にフォトレジスト膜を塗布し、配線トレンチ用レチクルを用いて配線パターンを露光し、現像してフォトレジストパターン８１を形成する。この工程以下は、第１の具体的実施例の図３Ｅ以下の工程と同様である。
　システムＬＳＩ等において、例えば、ＭＯＳトランジスタ等の半導体素子の組み合わせでスタンダードセルが構成されている。スタンダードセルの集まりでマクロが規定される。半導体素子とコンタクトする導電性プラグとその上の第１銅配線と第２銅配線によりスタンダードセル内およびマクロ内の配線をほぼ設定し、モジュールを形成する。例えば、第３銅配線から上の配線で主にモジュール間の配線を行なう。モジュール間の配線を配置しやすくするため、モジュールの外縁部にビア導電体を配置するのが好ましい。第２銅配線は、例えば第１銅配線を所定位置の上配線のビア導電体に接続する形状とする。この場合、第３銅配線より上の配線のビア孔に対して共通ビア孔用レチクルを用いることがより容易になる。
　図５Ａは、スタンダードセル、モジュール、配線の関係を概略的に示す平面図である。実線で示した矩形領域ＳＣ１１～ＳＣ５１，ＳＣ２１～ＳＣ５２はスタンダードセル領域を示す。上下のスタンダードセル領域ＳＣ間の矩形領域ＣＨ１～ＣＨ４は配線用の（ルーティング）チャンネル領域を示す。スタンダードセル領域内のみに形成される配線は、図示していない。スタンダードセル領域内からチャネル領域に配線が引き出され、○で示すビア導電体を解して他の配線に接続される。一定の回路機能を有するモジュールＭを破線で囲んで示す。
　図５Ｂは、２つのＣＭＯＳインバータの接続の例を示す断面図である。例えば、シリコン基板に２組のＣＭＯＳトランジスタが形成されている。各ＣＭＯＳトランジスタがスタンダードセルを構成する。導電性プラグＣＰ、第１銅配線Ｃｕ１によってＣＭＯＳトランジスタが直列接続され、インバータＩＶ１，ＩＶ２を構成している。インバータがモジュールを構成する。第２銅配線Ｃｕ２は、第１銅配線の接続領域を上方に引き上げると共に、所望の位置まで延在し、第３銅配線Ｃｕ３が、インバータＩＶ１の出力をインバータＩＶ２の入力に接続している。第２銅配線から上、特に第３銅配線から上の銅配線層のビア孔を共通ビア孔レチクルを用いて形成することが好ましい。
　図６Ａ～図６Ｄは、ビア孔候補をモジュールの外縁部に配置する例を示す。
　図６Ａに示すように、３×３に配置した９個のビア孔候補群ＶＣを、水平方向、垂直方向に周期的に配置し、モジュールＭの外縁がビア孔候補群ＶＣで画定されるようにする。
　図６Ｂは、ビア孔候補群ＶＣとビア孔下側の配線パターンＬＷとの配置例を示す。配線の両端がビア孔に終端することを判りやすく示すように、各下側の配線の両端がビア孔（ビア導電体）で終端する場合を示している。実際は、一方の端部は下側配線のビア導電体に接続されることも多い。
　図６Ｃは、上側配線パターンＵＷとビア孔候補群ＶＣの配置例を示す。
　図６Ｄは、下側配線パターンＬＷ，ビア孔候補群ＶＣ，上側配線パターンＵＷをまとめて示す。上側配線パターンと下側配線パターンとが重なる位置のビア孔候補が実際のビア孔となり、ビア導電体が上下配線パターンを接続する。配線パターンと重なりを有さないビア孔候補は、レジストパターンとならず、ビア孔は形成されない。
　共通ビア孔用レチクルを用いると、共通ビア孔候補の周辺に配線が集中し、使いにくい場合がある。共通ビア孔用レチクルを用いつつ、その位置をずらすこともできる。
　図７Ａは、ｎ層目の配線のビア孔を共通ビア孔候補群ＶＣｎを用いて作成し、次のｎ＋１層の配線のビア孔候補群ＶＣｎ＋１を水平方向、垂直方向に１／２ピッチずらして配置する場合を示す。水平方向、垂直方向に１／２ピッチずらして配置するためのマーカを形成しておく。ｎ層目の配線のビア孔を格子点に配置したビア孔候補群ＶＣｎを用いて作成し、その上のｎ＋１層の配線のビア孔は格子間位置にビア孔候補群ＶＣｎ＋１を配置して形成する。ビア孔密度、配線密度の集中が緩和できる。
　配線は、主として縦（垂直）方向、横（水平）方向に配置される。上下の配線は９０度の角度を形成する場合が多い。配線が全体的に延在する方向と、ビア孔候補群の配置を考察する。
　図７Ｂは、菱形の頂点に４つのビア孔候補を配置した例を示す。菱形の辺は、配線が全体的に延在する縦（垂直）方向、横（水平）方向に対して、例えば約４５度、傾いた方向である。いずれのビア孔候補を用いる場合も、他のビア孔候補に邪魔されずにほぼ９０度で交差する上下配線を配置することが可能である。
　スタティックランダムアクセスメモリ（ＳＲＡＭ）は、メモリセルが行列状に配列されてメモリセルアレイを構成し、ビット線、ワード線が行方向、列方向に配列され、メモリセルアレイ外のセンスアンプ、デコーダに接続される。メモリセルを制御する論理回路も設けて、ＳＲＡＭ回路が構成される。メモリ容量を大容量化するほど、チップ面積を必要とする。そこで、ＳＲＡＭは、できるだけ狭いピッチで配列されることが多い。ダイナミックランダムアクセスメモリ（ＤＲＡＭ），リードオンリメモリ（ＲＯＭ）等の他のメモリも同様である。
　ＳＲＡＭを含むシステムＬＳＩにおいては、ＳＲＡＭをベースとして共通ビアをパターニングすることが好ましいであろう。図８Ａ，図８Ｂは、ＳＲＡＭに用いるビアパターンの２つの例を示す。
　図８Ａは３×３＝９個のビア孔候補群が縦方向、横方向に対して約４５度傾いた辺で画定される菱形領域に配置される例を示す。図中左上部と右下部にビア孔候補群ＶＣが配置される。９個のビア孔候補群の内、３個がビット線の配線パターンと重なり（内１個は電源配線の配線パターンとも重なり）、３個がワード線の配線パターンと重なり、１個は電源配線の配線パターンのみと重なり、残り２個は配線パターンとは重ならない。従って、実現されるビア孔は７個である。
　図８Ｂは２×２＝４個のビア孔候補群が縦方向、横方向に対して約４５度傾いた辺で画定される菱形領域に配置される例を示す。図中左上部と右下部にビア孔候補群ＶＣが配置される。４個のビア孔候補群の内、２個がビット線の配線パターンと重なり、２個がワード線の配線パターンと重なる。４個のビア孔候補が全てビア孔となる。
　以上実施例に沿って本発明を説明した。本発明はこれらに限定されない。例えば、種々の変更、置換、改良、組み合わせ等が可能なことは当業者に自明であろう。
　　　　１　　下側配線、
　　　　２　　下地、
　　　　３　　加工対象層、
　　　　４　　ハードマスク膜、
　　　　６　　フォトレジスト膜、
　　　　７　　ビア孔用開口、
　　　　８　　ビア孔、
　　　１２　　ビア孔候補、
　　　１３　　配線パターン、
　　　１４　　ビア孔用開口、
　　　１５　　ビア孔候補の開口パターン、
　　　１６　　第１のフォトレジスト膜、
　　　１７　　第２のフォトレジスト膜、
　　　１８　　配線パターンの開口、
　　　１９　　下層レジスト膜、
　　　２１　　ポジ型フォトレジスト膜、
　　　２２　　ビア孔候補、
　　　２３　　配線パターン、
　　　２４　　ビア孔用開口、
　　　２５　　鋳型（スタンパ）、
　　　３１　　ネガ型フォトレジスト膜、
　　　３２　　ビア孔候補、
　　　３３　　配線パターン、
　　　３４　　ビア孔用開口、
　　　ＳＣ　　スタンダードセル、
　　　ＣＨ　　チャネル領域、
　　　ＶＣ　　ビア孔候補群、
　　　ＩＶ　　インバータ、
　　　　Ｍ　　モジュール、
　　　ＵＷ　　上側配線パターン、
　　　ＬＷ　　下側配線パターン。

 

Claims (10)

  1. 　層間絶縁膜中に埋め込まれ、ビア導電体と配線パターンとを備えた配線を有する半導体装置の製造方法であって、
    　ビア孔パターンのレチクルと配線パターンのレチクルとを準備する工程と、
    　半導体基板上にフォトレジスト膜を形成する工程と、
    　前記ビア孔パターンのレチクルを用いて前記フォトレジスト膜を露光する工程と、
    　前記配線パターンのレチクルを用いて前記フォトレジスト膜を露光する工程と、
    　前記フォトレジスト膜を現像することにより、前記ビア孔パターンのレチクルと前記配線パターンのレチクルとの重なり領域に開口を有するフォトレジストパターンを作成する工程と、
    を有する半導体装置の製造方法。
  2. 　前記フォトレジスト膜がポジ型フォトレジスト膜であり、前記ビア孔パターンのレチクルを用いて行なう露光と前記配線パターンのレチクルを用いて行なう露光とが、それぞれ単独では前記ポジ型レジストを解像できず、重ね露光により解像する露光である請求項１記載の半導体装置の製造方法。
  3. 　前記フォトレジスト膜がネガ型フォトレジスト膜であり、前記ビア孔パターンのレチクルを用いて行なう露光と前記配線パターンのレチクルを用いて行なう露光とが、前記ビア孔以外の領域を露光する工程と前記配線パターン以外の領域を露光する工程である請求項１記載の半導体装置の製造方法。
  4. 　前記フォトレジスト膜が溶解性の異なる、第１のフォトレジスト膜と第２のフォトレジスト膜とを含み、
    　前記ビア孔パターンのレチクルを用いて行なう露光と前記配線パターンのレチクルを用いて行なう露光とが、前記第１のフォトレジスト膜に前記ビア孔パターンのレチクルを用いて露光する工程と、前記第２のフォトレジスト膜に前記配線パターンのレチクルを用いて露光する工程と、を含み、
    　前記フォトレジストパターンを作成する工程が、前記第１のフォトレジスト膜を現像して前記ビア孔の開口を形成する工程と、前記第２のフォトレジスト膜を現像して前記配線パターンの開口を形成する工程とを含み、
    　前記ビア孔パターンの開口と前記配線パターンの開口の重なり部分により前記開口が規定される請求項１記載の半導体装置の製造方法。
  5. 　前記ビア孔パターンのレチクルを用いて行なう露光と前記配線パターンのレチクルを用いて行なう露光とが、前記ビア孔パターンのレチクルを用いて露光する工程と、その後に、前記配線パターンのレチクルを用いて露光する工程と、を含み、前記配線パターンは前記ビア孔の上に配置される配線パターンである請求項１～４のいずれか１項記載の半導体装置の製造方法。
  6. 　前記ビア孔パターンのレチクルを用いて行なう露光と前記配線パターンのレチクルを用いて行なう露光とが、前記配線パターンのレチクルを用いて露光する工程と、その後に、前記ビア孔パターンのレチクルを用いて露光する工程と、を含み、前記配線パターンは前記開口の下に配置される配線パターンである請求項１～４のいずれか１項記載の半導体装置の製造方法。
  7. 　層間絶縁膜中に埋め込まれ、ビア導電体と配線パターンとを備えた配線を有する半導体装置の製造方法であって、
    　ビア孔パターンの開口を有する第１のレジストパターンを形成する工程と、
    　前記第１のレジストパターンに積層配置される第２のレジスト膜に配線パターンの開口を形成する工程と、
    を有する半導体装置の製造方法。
  8. 　前記第１のレジストパターンを形成する工程は第１のレジスト膜に、前記ビア孔パターンの開口に対応する凸部を有する鋳型をインプリントする工程であり、
    前記第２のレジスト膜はフォトレジスト膜であり、前記第２のレジスト膜に配線パターンの開口を形成する工程は、前記第２のレジスト膜に前記配線パターンを露光し、現像する工程を含む請求項７記載の半導体装置の製造方法。
  9. 　前記ビア孔パターンは半導体チップ表面の交差する２方向に沿って周期的に配置されている請求項１～８のいずれか１項記載の半導体装置の製造方法。
  10. 　前記配線は半導体チップ表面の交差する２方向に沿って全体的に配置され、前記ビア孔パターンは配線の延在方向に対して傾いた辺で画定される菱形領域内に配置される請求項１～９のいずれか１項記載の半導体装置の製造方法。
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