JP5472123B2 - Fft演算装置と電力演算方法 - Google Patents
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Description
本発明は、日本国特許出願:特願2009−025309号(2009年2月5日出願)の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、FFT演算回路と方法に関し、特にOFDM方式のディジタルベースバンド処理に用いて好適なFFT演算回路と方法に関する。
(a)FFT演算処理前の受信信号に対して電力計算を行う、
(b)FFT演算処理後のサブキャリア信号に対して電力計算を行う、
の2通りの手法がある。
(A)a0とa1を入力し複素加算結果a0+a1を出力する複素加算器301と、
(B)a0とa1を入力し複素減算結果a0−a1を出力する複素減算器302と、
(C)バタフライ演算に複素乗算器が使用されていないタイミングであることを検知する演算器切り替えタイミング検知ブロック304と、
(D)演算器切り替えタイミング検知ブロック304からの制御信号(演算器切り替え信号)に基づき、FFTの複素乗算と電力演算の切り替えを行う複素乗算・電力演算器303と、
(E)演算器切り替えタイミング検知ブロック304からの制御信号(演算器切り替え信号)に基づき、複素加算器301の出力と回転子データを選択し複素乗算・電力演算器303の入力データの切り替えを行うセレクタ305と、
(F)演算器切り替えタイミング検知ブロック304からの制御信号(演算器切り替え信号)に基づき、複素減算器302の出力と複素乗算・電力演算器303の出力の切り替えを行う出力データ切り替え用セレクタ306と、
を備えている。
b0=a0+a1、
b1=(a0−a1)×Wk
というバタフライ演算が行われる。
b0=a0+a1、
b1=a0−a1
という演算が行われる。
102 回転子テーブル
103 メモリ
201 複素加算器
202 複素減算器
203 複素乗算器
301 複素加算器
302 複素減算器
303 複素乗算・電力演算器
304 演算器切り替えタイミング検知ブロック
305、306 セレクタ
401、402、403、404 乗算器
405 減算器
406 加算器
407、408 ビット抽出演算器
409 ビット連接演算器
501、502、503、504 乗算器
505 加算・減算器
506 加算器
507、508 ビット抽出演算器
509 ビット連接演算器
510、511、512、513 セレクタ
601 複素加算器
602 複素減算器
603 複素乗算・電力演算器
604 演算器切り替えタイミング検知ブロック
605、606 セレクタ
607 電力加算対象サブキャリア選択ブロック
608 AND回路
609 多入力加算器
610 レジスタ
701 FFT演算器
702 電力演算回路またはDSP
Claims (9)
- 受信信号を入力するFFT(Fast Fourier Transform)演算を行うFFT演算装置であって、
前記FFTのバタフライ演算に複素乗算器が使用されていないタイミングであることを検知する演算器切り替え検知部と、
前記演算器切り替え検知部での検知結果に基づき、前記FFT演算のバタフライ演算の複素乗算と、前記受信信号の電力演算とに演算を切り替える複素乗算・電力演算器と、
を備え、
前記演算器切り替え検知部で検知される、FFT演算のバタフライ演算に複素乗算器が使用されていないタイミングは、前記FFT演算の最終ステージであり、前記複素乗算・電力演算器は、前記FFT演算の最終ステージで前記受信信号の電力演算を行う、FFT演算装置。 - 前記受信信号に対してバタフライ演算を行った結果であるサブキャリアのうち電力加算対象とするサブキャリアを選択する手段と、
前記電力加算対象となるサブキャリアの受信電力を累算する、加算器及びレジスタを備え、
前記累算したサブキャリアの受信電力の合計を出力する、請求項1記載のFFT演算装置。 - 前記バタフライ演算を行うバタフライ演算器が、
第1、第2の複素信号を入力し前記第1、第2の複素信号の加算結果を出力する複素加算器と、
前記第1、第2の複素信号を入力し前記第1の複素信号から前記第2の複素信号を減算した結果を出力する複素減算器と、
前記複素加算器の出力と回転子データを入力し、前記演算器切り替え検知部からの検知結果である制御信号に応じて一方を選択出力する第1のセレクタと、
前記複素減算器の出力と前記第1のセレクタの出力を入力し、前記演算器切り替え検知部からの前記制御信号に応じて、
前記複素減算器からの出力に前記回転子データを乗算した値を出力する複素乗算器、又は、
前記複素加算器の出力と前記複素減算器の出力からそれぞれの電力を演算する電力演算器の
いずれかの演算器で演算動作を行う複素乗算・電力演算器と、
前記複素減算器の出力と前記複素乗算・電力演算器の出力とを入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第2のセレクタと、
を備えた請求項1記載のFFT演算装置。 - 加算器と、
前記加算器の出力を保持するレジスタと、
をさらに備え、
前記加算器は前記複素乗算・電力演算器から出力と前記レジスタの値を加算し加算結果を前記レジスタに保持することで、受信電力を累積加算する請求項3記載のFFT演算装置。 - 選択されたサブキャリアの電力を累積加算するように、前記複素乗算・電力演算器から出力と前記加算器の入力を制御する請求項4記載のFFT演算装置。
- 前記複素減算器の出力を入力し第1の実数部と第1の虚数部に分離する第1のビット抽出演算器と、
前記第1のセレクタの出力を入力し第2の実数部と第2の虚数部に分離する第2のビット抽出演算器と、
前記第1の実数部と前記第2の実数部を第1、第2の入力に入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第3のセレクタと、
前記第2の虚数部と前記第1の虚数部を第1、第2の入力に入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第4のセレクタと、
前記第1の実数部と前記第2の虚数部を第1、第2の入力に入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第5のセレクタと、
前記第1の虚数部と前記第2の実数部を第1、第2の入力に入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第6のセレクタと、
前記第1の実数部と前記第3のセレクタの出力を第1、第2の入力に入力し該第1、第2の入力の乗算結果を出力する第1の乗算器と、
前記第1の虚数部と前記第4のセレクタの出力を第1、第2の入力に入力し該第1、第2の入力の乗算結果を出力する第2の乗算器と、
前記第5のセレクタの出力と前記第2の虚数部を第1、第2の入力に入力し該第1、第2の入力の乗算結果を出力する第3の乗算器と、
前記第6のセレクタの出力と前記第2の実数部を第1、第2の入力に入力し該第1、第2の入力の乗算結果を出力する第4の乗算器と、
前記第1、第2の乗算器の出力を第1、第2の入力し前記演算器切り替え検知部からの前記制御信号に応じて該第1、第2の入力の加算結果又は該第1、第2の入力の減算結果を出力する加算・減算器と、
前記第3、第4の乗算器の出力を第1、第2の入力し該第1、第2の入力の加算結果を出力する加算器と、
前記加算・減算器の出力と前記加算器の出力を第1、第2の入力し出力データを生成するビット連接演算器と、
を備えた請求項3記載のFFT演算装置。 - 請求項1乃至6のいずれか一項記載のFFT演算装置を備えた通信装置。
- 受信信号を入力するFFT(Fast Fourier Transform)演算装置による前記受信信号の電力を演算する電力演算方法であって、
前記FFT演算のバタフライ演算に複素乗算器が使用されないタイミングを検出し、
前記FFT演算のバタフライ演算に前記複素乗算器が使用されないタイミングに、前記複素乗算器を、電力演算器に切り替え、
前記FFT演算のバタフライ演算に複素乗算器が使用されないタイミングは、前記FFT演算の最終ステージであり、前記FFT演算の最終ステージにおいて、前記受信信号の電力演算を行う、電力演算方法。 - 前記受信信号に対してバタフライ演算を行った結果であるサブキャリアのうち電力加算対象とするサブキャリアを選択し、
前記電力加算対象となるサブキャリアの受信電力を累算し、
前記累算したサブキャリアの受信電力の合計を出力する、請求項8記載の電力演算方法。
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