KR100929393B1

KR100929393B1 - 4×4 다중입출력 직교주파수분할다중화 무선랜 시스템을위한 고속푸리에변환 방법 및 그 장치

Info

Publication number: KR100929393B1
Application number: KR1020070074930A
Authority: KR
Inventors: 김재석; 이상민; 정윤호
Original assignee: 연세대학교 산학협력단
Priority date: 2007-07-26
Filing date: 2007-07-26
Publication date: 2009-12-02
Also published as: KR20090011398A; WO2009014291A1

Abstract

본 발명은 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 방법 및 그 장치에 관한 것이다. 보다 상세하게는 다중 데이터 패스를 지원할 수 있도록 다채널 MDC(Multi-path Delay Commutator)구조를 가짐으로써 4×4 MIMO(Multiple Input Multiful Output)-OFDM(Orthogonal Frequency Division Multiplexing) 무선랜 시스템에서 필요한 4개의 고속푸리에변환 연산을 하나의 프로세서로 처리할 수 있으며, 혼합 기수(Mixed Radix) 기법을 통한 효율적인 기수 분해를 이용하여 기존의 4채널 Radix-4 MDC FFT 프로세서에 비해 비단순 승산의 수를 감소시킴으로써 하드웨어의 복잡도를 감소시킨 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 방법 및 그 장치에 관한 것이다.

MIMO, OFDM, 고속푸리에변환, FFT, 비단순 승산, 복잡도

Description

4×4 다중입출력 직교주파수분할다중화 무선랜 시스템을 위한 고속푸리에변환 방법 및 그 장치{Fast Fourier Transforming method and processor for 4×4 MIMO-OFDM WLAN system}

본 발명은 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 방법 및 그 장치에 관한 것이다. 보다 상세하게는 다중 데이터 패스를 지원할 수 있도록 다채널 MDC(Multi-path Delay Commutator)구조를 가짐으로써 4×4 MIMO(Multiple Input Multiful Output)-OFDM(Orthogonal Frequency Division Multiplexing) 무선랜 시스템에서 필요한 4개의 고속푸리에변환(이하, "FFT") 연산을 하나의 프로세서로 처리할 수 있으며, 혼합 기수(Mixed Radix) 기법을 통한 효율적인 기수 분해를 이용하여 기존의 4채널 Radix-4 MDC FFT 프로세서에 비해 비단순 승산의 수를 감소시킴으로써 하드웨어의 복잡도를 감소시킨 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 방법 및 그 장치에 관한 것이다.

일반적으로 디지털 데이터통신 시스템에서는 데이터의 송신 및 수신시에 각각 변조와 복조를 통해 데이터의 전송이 이루어진다. 변조와 복조는 모뎀에서 수행되며, 상기 모뎀의 장치는 변조 방식에 따라 서로 다른 구성을 가지게 된다. 데이 터 통신에서 사용되는 변조 방식과 다중화 방식에는 다양한 것들이 있으며, 이 중 직교주파수분할다중화(이하, "OFDM") 방식은 무선통신 시스템에서 다중 경로 채널을 통해 고속 데이터 전송을 위해 제안되었다.

한편, 최근 무선랜을 이용한 HDTV와 같은 멀티미디어 서비스에 이용되기 위해 높은 채널 용량과 고속 데이터 전송이 가능한 차세대 무선랜 시스템에 대한 요구가 증가하고 있다. 이를 위하여 송수신 안테나의 개수를 늘려 다이버시티 이득(diversity gain)을 얻는 MIMO 기법이 제안되었다. MIMO 기법은 OFDM과 함께 사용될 때 주파수의 선택적 페이딩(fading) 환경의 영향을 효과적으로 극복할 수 있으므로, 특히 OFDM과 함께 사용되도록 연구되고 있다. MIMO-OFDM 기법은 궁극적으로 같은 대역에서 전송량 증가 혹은 성능의 증가로 인해 수율(throughput)을 향상시킨다.

현재 진행 중인 IEEE 802.11n 표준안은 초고속 무선랜 시스템을 지향하고 있으며, 최대 4×4 MIMO 시스템을 지원하여 최고 300/600 Mbps의 전송속도를 지원하도록 표준화 작업이 진행중이다. 그러나, MIMO-OFDM 시스템은 높은 수율을 얻는 대신, 시스템의 복잡도가 높아지는 단점이 있다. 4×4 MIMO 시스템에서 데이터 패스(data path)마다 독립적인 블록을 사용하게 되면 병렬 동작하는 4개의 OFDM 기저대역 프로세서가 필요하고, 이는 하드웨어적으로 4배의 복잡도 증가를 가져오게 된다.

도 1은 IEEE 802.11n 표준 진행안 중 4×4 MIMO 시스템의 블록도이다. 도 1에서 볼 수 있듯이 OFDM 시스템에 MIMO 기술을 적용하여 확장하게 되면 다중 데이 터 패스를 갖게 되어 하드웨어의 복잡도가 증가하게 된다.

따라서, MIMO 기술을 적용함으로써 하드웨어의 복잡도가 증가하는 것을 방지하기 위하여 다중 데이터 패스를 처리할 수 있는 효율적인 시스템 블록 개발을 필요로 하게 된다. 특히, 무선랜 시스템에서 FFT 프로세서는 전체 시스템의 하드웨어 복잡도에서 약 30%를 점유하기 때문에 MIMO-OFDM 무선랜 시스템의 하드웨어 복잡도를 줄이기 위해서는 FFT 프로세서의 복잡도를 줄이는 것이 바람직하다고 할 수 있다.

또한, FFT 프로세서는 비단순 승산기가 큰 부분을 차지하고 있다. 기존의 FFT 프로세서는 Radix-2 알고리즘과 Radix-4 알고리즘을 주로 사용하고 있다. Radix-2 알고리즘은 SISO(Single Input Single Output)-OFDM에 효율적인 것으로, MIMO-OFDM에는 적합하지 않으며, Radix-4 알고리즘은 많은 수의 비단순 승산기가 요구되기 때문에 하드웨어 복잡도를 더욱 증가시키게 되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 특히 다중 데이터 패스를 지원할 수 있도록 다채널 MDC(Multi-path Delay Commutator)구조를 가짐으로써 4×4 MIMO-OFDM 무선랜 시스템에서 필요한 4개의 고속푸리에변환 연산을 하나의 프로세서로 처리할 수 있으며, 혼합 기수(Mixed Radix) 기법을 통한 효율적인 기수 분해를 이용하여 기존의 4채널 Radix-4 MDC FFT 프로세서에 비해 비단순 승산의 수를 감소시킴으로써 하드웨어의 복잡도를 감소시킨 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 방법 및 그 장치를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위해 안출된 본 발명에 따른 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 방법은 (a) 4채널 데이터가 입력되면 고속푸리에변환(FFT) 또는 역고속푸리에변환(IFFT)의 동작 모드를 선택하는 단계; (b) 상기 (a)단계에서 선택된 동작 모드에서 상기 4채널 데이터를 순차적으로 배분하여 지연 교환(delay commutation)을 수행하는 단계; (c) 기수(Radix)-4 버터플라이 연산을 통해 상기 (b)단계를 통해 지연 교환된 상기 4채널 데이터의 가산 또는 감산을 수행하는 단계; (d) 상기 (c)단계를 통하여 가산 또는 감산이 수행된 데이터에 대하여 각 데이터 패스별로 독립적으로 존재하는 W₈ 승산을 처리하는 단순 승산(trivial multiplication) 단계; (e) 기수(Radix)-2 버터플라이 연산을 통해 상기 (d)단계를 통하여 단순 승산이 수행된 데이터의 가산 또는 감산을 수행하는 단계; 및 (f) 상기 (e)단계를 통하여 가산 또는 감산이 수행된 데이터에 대하여 각 데이터 패스별로 독립적으로 존재하는 W₆₄ 승산을 처리하는 비단순 승산(non-trivial multiplication) 단계를 포함하는 것을 특징으로 한다.

또한, 본 발명에 따른 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 장치는 4채널 데이터가 입력되면 고속푸리에변환(FFT) 또는 역고속푸리에변환(IFFT)의 동작 모드를 선택하는 동작모드 선택기; 상기 4채널 데이터를 순차적으로 배분하여 차례대로 연산이 이루어지도록 하되, 두 번째 패스, 세 번째 패스, 네 번째 패스에 각각 16 지연 심볼, 32 지연 심볼, 48 지연 심볼을 가지고 스위칭한 후 다시 첫 번째 패스, 두 번째 패스, 세 번째 패스에 각각 48 지연 심볼, 32 지연 심볼, 16 지연 심볼을 갖는 제1 지연 교환기(delay commutator); 상기 제1 지연 교환기를 거친 데이터의 가산 또는 감산을 수행하는 기수(Radix)-4 버터플라이 연산기; 상기 기수(Radix)-4 버터플라이 연산이 수행된 데이터의 각 데이터 패스별로 독립적으로 존재하는 W₈의 승산을 처리하는 단순 승산부; 상기 단순 승산부를 거친 데이터의 가산 또는 감산을 수행하는 기수(Radix)-2 버터플라이 연산기; 상기 기수(Radix)-2 버터플라이 연산기가 요구하는 데이터 거리에 맞추어 상기 단순 승산부를 거친 데이터의 순서를 정렬하되, 두 번째 패스와 네 번째 패스에 각각 8 지연 심볼을 가지고 스위칭한 후 다시 첫 번째 패스와 세 번째 패스에 각각 8 지연 심볼 을 갖는 제2 지연 교환기(delay commutator); 및 상기 제2 지연 교환기를 거친 데이터의 각 데이터 패스별로 독립적으로 존재하는 W₆₄의 승산을 처리하는 비단순 승산부를 포함하는 것을 특징으로 한다.

본 발명에 의하면 낮은 점유율을 이용하여 약간의 복잡도를 갖는 추가적인 교환기만으로 다채널 데이터를 하나의 FFT 프로세서로 처리할 수 있는 효과가 있다.

또한, 본 발명에 의하면 4채널 R4MDC 방식 및 4개의 1채널 R2³SDF 방식의 FFT 프로세서에 비해 각각 25%, 64%의 면적 감소의 효과가 있다.

또한, 본 발명에 의하면 효과적인 Radix 분해를 통해 FFT 프로세서의 복잡도 측면에서 가장 큰 비중을 차지하는 비단순 승산의 수를 줄임으로써 하드웨어의 복잡도를 감소시킬 수 있는 효과가 있다.

또한, 본 발명에 의하면 IEEE 802.16e Mobile WiMax, 4G 등 최근 정의되고 있는 많은 차세대 통신 시스템이 MIMO-0FDM을 기반으로 하고 있으므로, 이러한 다양한 시스템에 효과적으로 응용될 수 있는 효과가 있다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가 지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 바람직한 실시예를 설명할 것이나, 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있음은 물론이다.

먼저, 본 발명에 따른 Radix-4와 Radix-2의 혼합 기수(Mixed Radix, 이하 "MR") 알고리즘에 대해 설명한다.

N 포인트를 갖는 이산푸리에변환(DFT)의 식은 아래 수학식 1과 같다.

Radix-4와 Radix-2의 혼용 형태로 표현하기 위해 3차원 분해법을 위한 n, k를 대입하여 식을 정리하면,

수학식 2에서 BF₄는 다음과 같이 정리된다.

으로, Radix-4 버터플라이 연산에 해당된다. DFT의 계수인 트위들 팩터를 다시 정리하면,

이를 수학식 2에 대입하면,

여기서 H는

으로, H(n₃, k₁, k₂)는 Radix-2 버터플라이 연산을 의미한다. W₈은 단순 승산이므로 결과적으로 연산량이 감소된다. 남은 N/8 포인트에 상기와 같은 분해과정을 계속하여 적용하면 Radix-4를 기반으로 Radix-2가 혼용된 MR 알고리즘의 최종식을 얻을 수 있다.

본 발명에서는 상술한 MR 알고리즘을 MDC(Multi-path Delay Commutator)에 적용하여 MRMDC구조를 구현함으로써, 비단순 승산의 수를 감소시켜 하드웨어 복잡도를 감소시킨다. 64 포인트 FFT 프로세서에서 Radix-4 MDC(이하, "R4MDC")와 MRMDC의 연산을 아래 표에서 비교하였다.

	R4MDC	MRMDC
Radix-4 버터플라이 연산부 수	3	2
Radix-2 버터플라이 연산부 수	0	2
비단순 승산부 수	2	1
단순 승산부 수	0	2

MRMDC 방식의 FFT 프로세서는 4단 버터플라이 구성을 하고 있으며, 2번의 단순 승산과 1번의 비단순 승산을 수행한다. 반면, R4MDC는 3단 버터플라이 구성을 하고 있으며, 2번의 비단순 승산을 수행한다. R4MDC가 단수가 적지만, 실제로 Radix-4 버터플라이는 Radix-2 버터플라이 4개와 등가이므로 단수에 따른 차이는 없다. 오히려, 버터플라이 연산기에 비해 복잡도 면에서 훨씬 큰 비단순 승산부가 많은 R4MDC 방식이 하드웨어 복잡도가 더 크게 된다.

도 2는 본 발명의 바람직한 실시예에 따른 MR 알고리즘을 이용한 FFT 신호흐름도(Signal Flow Graph)이다.

본 발명의 바람직한 실시예에 따른 FFT 방법 및 장치는 IEEE 802.11n 표준 진행과 관련하여 64 포인트의 구조를 갖는다. 64 포인트는 Radix-4 및 Radix-2 방식 모두에 잘 적용되므로, 4×4 MIMO-OFDM 시스템에 잘 적용될 수 있다.

도 2에서 64 포인트 MR FFT 알고리즘은 제1 스테이지(S1), 제2 스테이지(S2), 제3 스테이지(S3), 및 제4 스테이지(S4)의 4단계로 구성된다. 또한, 제1 스테이지(S1)에는 제1 단순 승산(M1), 제2 스테이지(S2)에는 비단순 승산(M2), 제3 스테이지(S3)에는 제2 단순 승산(M3) 단계가 각각 포함된다.

제1 스테이지(S1)는 Radix-4 버터플라이 연산이 이루어지는 부분으로, 도 3의 Radix-4 버터플라이 연산기1(300)와 제1 단순 승산부(400)가 이를 수행하게 된다. 제1 단순 승산(M1)에서는 버터플라이 연산이 수행된 데이터에 W₈ ¹, W₈ ², W₈ ³을 곱하여 단순 승산을 수행한다. 제1 스테이지(S1)를 수행한 결과, 데이터의 길이는 N/4 = 16으로 짧아진다.

제2 스테이지(S2)는 Radix-2 버터플라이 연산이 이루어지는 부분으로, 도 3의 Radix-2 버터플라이 연산기1(600)와 비단순 승산부(700)가 이를 수행하게 된다. 비단순 승산(M2)에서는 버터플라이 연산이 수행된 데이터에 W₆₄ ⁱ를 곱하여 비단순 승산을 수행한다. 제2 스테이지(S2)를 수행한 결과, 데이터의 길이는 N/8 = 8로 짧아진다.

제3 스테이지(S3)는 제1 스테이지(S1)와 마찬가지로 Radix-4 버터플라이 연산이 이루어지는 부분으로, 도 3의 Radix-4 버터플라이 연산기2(900)와 제2 단순 승산부(1000)가 이를 수행하게 된다. 제3 스테이지(S3)를 수행한 결과, 데이터의 길이는 N/32 = 2로 짧아진다.

마지막으로, 제4 스테이지(S4)는 제2 스테이지(S2)와 마찬가지로 Radix-2 버터플라이 연산이 이루어지는 부분으로, 도 3의 Radix-2 버터플라이 연산기2(1200)가 이를 수행하게 된다. 제4 스테이지(S4)를 수행한 결과, 데이터의 길이는 최종적으로 N/64 = 1로 짧아진다.

다음으로, 상술한 MR 알고리즘이 적용된 본 발명의 바람직한 실시예에 따른 고속푸리에변환(이하, "FFT") 장치에 대해 설명한다.

도 3은 본 발명의 바람직한 실시예에 따른 FFT 장치의 블록도이다.

본 발명의 바람직한 실시예에 따른 FFT 장치는 OFDM 시스템에 사용되기 위한 것이므로 파이프 라인 구조를 갖는다. OFDM 시스템은 특성상 데이터가 순차적으로 처리되기 때문에 파이프 라인 구조로 구현되는 것이 바람직하다. 반면, 싱글 버터플라이 구조는 하드웨어 복잡도는 가장 작으나, 하나의 연산기로 모든 연산을 수행하므로 데이터 처리 시간이 길며, 병렬 구조는 빠른 처리 시간을 갖지만 하드웨어 복잡도가 매우 크다.

또한, 본 발명의 바람직한 실시예에 따른 FFT 장치는 MIMO-OFDM 시스템에 사용되기 위한 것이므로 파이프 라인 구조 중에서 MDC 구조를 갖는다. MDC 방식은 입력 데이터 흐름을 병렬적인 데이터 흐름으로 나누어 순차적으로 계속 데이터를 처리하는 방식이다. 따라서, 데이터 처리량이 증가하지만, 점유율(utilization)(연산기가 사용되는 시간)이 절반으로 줄게 된다. 반면, SDF(Single-path Delay Feedback) 구조는 연산량과 메모리 사용량 측면에서 SISO-OFDM에 적합한 구조이고, SDC(single-path Delay Commutator) 구조는 컨트롤이 복잡하다.

본 발명의 바람직한 실시예에 따른 FFT 장치는, 도 3을 참조하면, 제1 동작모드 선택기(100), 제1 지연 교환기(200), Radix-4 버터플라이 연산기1(300)(이하, "R4BF연산기1"), 제1 단순 승산부(400), 제2 지연 교환기(500), Radix-2 버터플라이 연산기1(600)(이하, "R2BF연산기1"), 비단순 승산부(700), 제3 지연 교환기(800), Radix-4 버터플라이 연산기2(900)(이하, "R4BF연산기2"), 제2 단순 승산부(1000), 제4 지연 교환기(1100), Radix-2 버터플라이 연산기2(1200)(이하, "R2BF연산기2"), 및 제2 동작모드 선택기(1300)를 포함하여 형성된다. 상기 FFT 장치는 먼저 FFT/IFFT의 동작을 선택하는 제1 동작모드 선택기(100)와 제2 동작모드 선택기(1300)가 입력단의 처음과 출력단의 마지막에 각각 구비되고, 다음으로 입출력단 각각에 4채널 데이터를 분배하기 위한 제1 지연 교환기(200)와 제4 지연 교환기(1100)가 구비된다. 또한, 각 단계마다 버터플라이 연산을 수행하기 위한 R4BF연산기(300, 900)와 R2BF연산기(600, 1200)가 구비된다. 버터플라이 연산을 수행한 다음에는 승산기가 구비되며, 승산기는 단순 승산부(400, 1000)와 비단순 승산부(700)로 구분된다.

도 4는 동작모드 선택기의 블록도이다. 도 4를 비롯한 이하의 도면에서 IN_real, IN_imag은 각각 입력 데이터의 실수부와 허수부를, OUT_real, OUT_imag은 각각 출력 데이터의 실수부와 허수부를 나타내는 것으로 한다.

제1 동작모드 선택기(100)와 제2 동작모드 선택기(1300)는 각각 입력단의 처음과 출력단의 마지막에 구비되어, FFT/IFFT 연산 여부를 선택한다. IFFT연산은 아래 수학식과 같이 FFT연산으로 표현될 수 있으므로, FFT 장치는 하나의 하드웨어로 FFT/IFFT 연산을 모두 수행할 수 있다.

따라서, IFFT(X(K)) = (1/N)FFT(X^*(K))^*가 된다. FFT 연산을 이용하여 IFFT 연산을 처리하고자 하는 경우, 1/N 성분만 제외하면 IFFT 연산에서의 입력값 X(k)의 공액 복소수인 X^*(k)를 FFT 연산의 입력값으로 하고, IFFT 연산에서의 출력값 IFFT(X(k))은 FFT 연산의 출력값인 FFT(X^*(k))의 공액 복소수인 FFT(X^*(k))^*를 취하면 된다.

더욱이 OFDM 시스템에서의 송신 방식에는 1/N 성분이 사용되지 않으므로, FFT 프로세서의 데이터 입력에서 허수부를 부호천이하고 데이터 출력시 허수부를 부호천이하는 것으로 처리함으로써, OFDM 시스템용 IFFT 프로세서를 별도로 구현하지 않아도 된다. 따라서, FFT 프로세서의 시작과 끝 부분에 각각 제1 동작모드 선택기(100)와 제2 동작모드 선택기(1300)를 두어 FFT/IFFT 동작여부에 따라 부호천 이기(complement)(110)를 통해 데이터의 허수부 부호천이 여부만 선택하는 것으로 하여 FFT와 IFFT를 하나의 프로세서로 구현할 수 있다.

즉, FFT 연산일 경우 제1 동작모드 선택기(100)와 제2 동작모드 선택기(1300)는 부호천이기(110)를 동작하지 않고 입력 데이터의 허수부(IN_imag)를 그대로 출력한다(OUT_imag). 반면, IFFT 연산일 경우 제1 동작모드 선택기(100)에서는 부호천이기(110)를 동작시켜 입력값 X(k)의 허수부 부호를 천이하여 X^*(k)가 FFT 장치에 입력되도록 한다. 또한, 제2 동작모드 선택기(1300)에서는 부호천이기(110)를 동작시켜 출력값 FFT(X^*(k))의 허수부 부호를 천이하여 FFT(X^*(k))^*가 출력되도록 한다.

도 5a는 제1 지연 교환기의 블록도이고, 도 5b는 제1 지연 교환기의 데이터 정렬 패턴을 도시한 개념도이다.

제1 지연 교환기(200)는 4채널 데이터를 순차적으로 배분하여 차례대로 연산이 이루어질 수 있도록 정렬한다. 4채널로 64 포인트의 연산을 수행하기 위해 필요한 데이터간 거리는 64/4 = 16이 되므로, 지연심볼(z^-1)의 개수는 16의 배수로 정해진다. 즉, 스위치부(210)를 중심으로 입력단의 두 번째 패스에 16 지연심볼, 세 번째 패스에 32 지연심볼, 네 번째 패스에 48 지연심볼을 갖게 된다. 이들이 스위치부(210)에서 스위칭된 후 다시 데이터간 위치를 조정하기 위해 출력단의 첫 번째 패스에 48 지연심볼, 두 번째 패스에 32 지연심볼, 세 번째 패스에 16 지연심볼을 갖게 된다.

도 5b를 참조하면, 각 채널별로 64 포인트 길이의 데이터가 동시에 입력되면(INPUT), 스위치부(210)의 입력단에서 지연심볼을 부가하여 데이터간 거리가 16이 되도록 순차적으로 정렬한다(DELAY). 그 후, 스위치부(210)에서 다양한 패턴으로 스위칭이 이루어지며, 이후 R4BF 연산기1(300)에서의 버터플라이 연산을 위해 한 채널에서 각 패스마다의 데이터 거리는 R4BF 연산이 요구하는 거리로 맞추어지는 것이 바람직하다. 그 결과 각 채널별로 데이터 거리가 64/4 = 16으로 조정된다. 스위치부(210)의 출력단에서는 입력단과 반대로 지연심볼을 부가함으로써 데이터 위치를 정렬한다. 따라서, 스위치부(210)의 입력단에서 하나의 패스당 64의 데이터 거리를 갖도록 직렬로 배열된 데이터들은 스위치부(210)의 출력단에서 4개의 패스에 각각 16의 데이터 거리를 갖도록 병렬로 배분되어, 패스1에는 0~15, 패스2에는 16~31, 패스3에는 32~47, 패스4에는 48~63로 정렬된다.

도 6a는 제2 지연 교환기의 블록도이고, 도 6b는 제2 지연 교환기의 데이터 정렬 패턴을 도시한 개념도이다.

제2 지연 교환기(500)는 R4BF연산기1(300)을 거친 데이터를 받아 R2BF연산기1(600)로 입력되기 전에 R2 버터플라이 연산이 요구하는 데이터 거리에 맞추어 재정렬한다. 도 2를 참조하면 R2BF 연산은 2개의 패스간에 16/2 = 8만큼의 차이를 요구하게 된다. 데이터 간에 8만큼의 거리차를 두기 위해 2개의 입력 패스에 각각 8만큼의 지연기가 필요하게 된다. 즉, 스위치부(510)를 중심으로 입력단의 두 번째 패스에 8 지연심볼, 네 번째 패스에 8 지연심볼을 갖게 된다. 이들이 스위치 부(510)에서 스위칭된 후 다시 데이터간 위치를 조정하기 위해 출력단의 첫 번째 패스에 8 지연심볼, 세 번째 패스에 8 지연심볼을 갖게 된다.

도 6b를 참조하면, 데이터 정렬 패턴은 입력 데이터를 그대로 출력하거나 혹은 인접한 2패스간의 데이터를 교환하는 2가지로 구성된다. 각 채널별로 16 포인트 길이의 데이터가 동시에 입력되면(INPUT), 스위치부(510)의 입력단에서 지연심볼을 부가하여 데이터간 거리가 8이 되도록 정렬한다(DELAY). 그 후, 스위치부(510)에서 다양한 패턴으로 스위칭이 이루어지며, 이후 R2BF 연산기1(600)에서의 버터플라이 연산을 위해 한 채널에서 각 패스마다의 데이터 거리는 R2BF 연산이 요구하는 거리로 맞추어지는 것이 바람직하다. 그 결과 각 채널별로 데이터 거리가 8로 조정된다. 스위치부(510)의 출력단에서는 입력단과 반대로 지연심볼을 부가함으로써 데이터 위치를 정렬한다. 따라서, 스위치부(510)의 출력단에서 4개의 패스에 각각 8의 데이터 거리를 갖도록 병렬로 배분되어, 패스1에는 0~7/16~23, 패스2에는 8~15/24~31, 패스3에는 32~39/48~55, 패스4에는 40~47/56~63으로 정렬된다.

도 7a는 제3 지연 교환기의 블록도이고, 도 7b는 제3 지연 교환기의 데이터 정렬 패턴을 도시한 개념도이다.

제3 지연 교환기(800)는 R2BF연산기1(600)을 거친 데이터를 받아 R4BF연산기2(900)로 입력되기 전에 R4 버터플라이 연산이 요구하는 데이터 거리에 맞추어 재정렬한다. 도 2를 참조하면 R4BF 연산은 패스간에 8/4 = 2만큼의 차이를 요구하게 된다. 4채널 데이터를 순차적으로 배치하기 위해 3개의 입력패스에 각각 2, 4, 6 만큼의 지연기가 필요하게 된다. 즉, 스위치부(810)를 중심으로 입력단의 두 번째 패스에 2 지연심볼, 세 번째 패스에 4 지연심볼, 네 번째 패스에 6 지연심볼을 갖게 되며, 이들이 스위치부(810)에서 스위칭된 후 다시 데이터간 위치를 조정하기 위해 출력단의 첫 번째 패스에 6 지연심볼, 두 번째 패스에 4 지연심볼, 세 번째 패스에 2 지연심볼을 갖게 된다.

제3 지연 교환기(800)의 데이터 정렬 패턴은 제1 지연 교환기(200)의 데이터 정렬 패턴과 그 원리가 동일하므로, 도 7b에 대한 설명은 생략하기로 한다.

도 8a는 제4 지연 교환기의 블록도이고, 도 8b는 제4 지연 교환기의 데이터 정렬 패턴을 도시한 개념도이다.

제4 지연 교환기(1100)는 R4BF연산기2(900)을 거친 데이터를 받아 마지막 단계에 존재하는 R2BF연산기2(1200)로 입력되기 전에 R2 버터플라이 연산이 요구하는 데이터 거리에 맞추어 재정렬한다. 도 2를 참조하면, R2BF 연산은 패스간에 2/2 = 1만큼의 차이를 요구하게 된다. 데이터 간에 1만큼의 거리차를 두기 위해 2개의 입력 패스에 각각 1만큼의 지연기가 필요하게 된다. 즉, 스위치부(1210)를 중심으로 입력단의 두 번째 패스에 1 지연심볼, 네 번째 패스에 1 지연심볼을 갖게 된다. 이들이 스위치부(1210)에서 스위칭된 후 다시 데이터간 위치를 조정하기 위해 출력단의 첫 번째 패스에 1 지연심볼, 세 번째 패스에 1 지연심볼을 갖게 된다.

제4 지연 교환기(1200)의 데이터 정렬 패턴은 제2 지연 교환기(500)의 데이터 정렬 패턴과 그 원리가 동일하므로, 도 8b에 대한 설명은 생략하기로 한다.

도 9는 R4BF연산기의 연산구조를 도시한 블록도이다.

R4BF연산기는 총 2개가 사용되며, 제1 지연 교환기(200)를 통해 정렬한 데이 터에 대해 R4BF연산을 수행하는 R4BF연산기1(300)과, 제3 지연 교환기(800)를 통해 정렬한 데이터에 대해 R4BF연산을 수행하는 R4BF연산기2(900)로 구성된다. 본 발명에서는 트위들 팩터(W)의 승산을 수행하는 단순 승산부(400, 1000)와 비단순 승산부(700)가 별도의 블록으로 구현되므로, R4BF연산기(300, 900)는 데이터의 가산 및 감산만을 수행하면 충분하다. 도 9를 참조하면, R4BF연산기(300, 900)는 실수부 간의 가산기, 실수부 간의 감산기, 허수부 간의 가산기 및 허수부 간의 감산기가 1차적으로 구비되며, 이들 상호간의 연산을 수행하는 가산기와 감산기를 2차적으로 구비한다.

R4BF연산기1(300)은 N = 64를 (1/4)N = 16으로 데이터 길이를 감소시키며, R4BF연산기2(900)는 N/8 = 8을 (1/4)(N/8) = N/32 = 2로 데이터 길이를 감소시킨다.

도 10은 R2BF연산기의 연산구조를 도시한 블록도이다.

R2BF연산기는 총 4개가 사용되며, 제2 지연 교환기(500)를 통해 정렬한 데이터에 대해 R2BF연산을 수행하는 한 쌍의 R2BF연산기1(600)과, 제4 지연 교환기(1100)를 통해 정렬한 데이터에 대해 R2BF연산을 수행하는 한 쌍의 R2BF연산기2(1200)로 구성된다. 상기 R4BF연산기(300, 900)와 마찬가지로 트위들 팩터를 승산하는 기능을 포함하지 않기 때문에 R2BF연산기(600, 1200)는 데이터간의 가산 및 감산만을 수행한다. 한편, R2BF연산기(600, 1200)는 도 10과 같이 R2BF연산 2개를 서로 독립적으로 수행하므로, 4개의 데이터 패스를 위해 한 번에 한 쌍이 구비된다.

R2BF연산기1(600)은 N/4 = 16을 (1/2)(N/4) = 8로 데이터 길이를 감소시키며, R2BF연산기2(1200)는 N/32 = 2를 (1/2)(N/32) = 1로 데이터 길이를 감소시킨다.

도 11a는 단순 승산부의 연산구조를 도시한 블록도이고, 도 11b는 W₈ ¹ 연산기의 연산구조를 도시한 블록도이며, 도 11c는 스케일링 팩터 연산부의 연산구조를 도시한 블록도이다. 도 11d는 W₈ ² 연산기의 연산구조를 도시한 블록도이며, 도 11e는 W₈ ³ 연산기 구조를 도시한 블록도이다.

단순 승산부(400, 1000)는 R4BF연산기1(300)과 제2 지연 교환기(500) 사이에 위치하는 제1 단순 승산부(400)와, R4BF연산기2(900)과 제4 지연 교환기(1100) 사이에 위치하는 제2 단순 승산부(1000)로 구성된다. 단순 승산부(400, 1000)는 W₈ 승산을 처리하며, W₈ ⁰, W₈ ¹, W₈ ², W₈ ³의 4가지 연산을 담당한다.

W₈ ^k = e^(- ^j2 ^π/8)k= 2^(-1/2)k(1-j)^k 에서 2^-1/2은 상수이므로 W₈ 승산은 단순 승산으로 정의할 수 있다. 따라서, 단순 승산부(400, 1000)에서는 별도의 복소 승산기가 요구되지 않는다. 또한, 도 2를 참조하면 각 데이터 패스 별로 W₈ ⁰, W₈ ¹, W₈ ², W₈ ³이 독립적으로 존재하므로, 별도의 선택기 혹은 분배기 등이 필요치 않으며 패스별로 각각의 연산만을 수행하면 충분하다. 실제 연산에 있어서는 W₈ ⁰=1이므로 연산을 수행하지 않고 W₈ ¹연산기(410), W₈ ²연산기(420) 및 W₈ ³연산기(430)의 3가지 연산기를 각각 구현하게 된다.

도 11b를 참조하면 W₈ ¹연산기(410)는 실수 가산기(412), 실수 감산기(414), 스케일링 팩터 연산부(416)을 구비한다. 이하에서 1/√2 = 2^-1/2를 스케일링 팩터(scaling factor)라 한다.

W₈ ¹연산은 복소평면 상에서 -45도 위상 회전과 동일한 연산이므로, 복소수의 곱과 스케일링 팩터로 구성된다(W₈ ¹ = e^- ^j2 ^π/8= 2^-1/2(1-j)). 따라서, 임의의 입력값 X = X_real + jX_imag와 W₈ ¹과의 승산은 아래 수학식과 같이 실수합 연산과 2^-1/ ²상수곱 연산으로 처리된다.

(X_real + jX_imag)· W₈ ¹ = 2^-1/2(X_real + X_imag) + 2^-1/2(X_imag- X_real)

한편, 2^-1/2는 근사화하여 쉬프트 및 덧셈 연산의 조합으로 구성할 수 있다.

1/√2 ≒ 0.7071 ≒ 2^-1 + 2^-3 + 2^-4 + 2^-6

도 11c를 참조하면 스케일링 팩터 연산부(416)는 1비트 쉬프트기(416a), 3비트 쉬프트기(416b), 4비트 쉬프트기(416c), 6비트 쉬프트기(416d) 및 가산기(416e)로 구성된다.

W₈ ²연산은 복소평면 상에서의 -90도 위상천이와 동일한 연산이므로(W₈ ² = e^- ^j2 ^π2/8= -j), 입력의 실수값이 부호가 바뀌어 출력의 허수값이 되며, 입력의 허수값은 출력의 실수값이 된다. 따라서, 입력값의 허수부를 실수부로 출력하고 입력값의 실수부를 부호천이하여 허수부로 출력한다.

(X_real + jX_imag)· W₈ ² = X_imag - jX_real

그러므로, W₈ ²연산기(420)는 부호천이기(422)만으로 구성된다. 도 11d를 참조하면 입력의 실수값(IN_real)은 부호천이기(422)를 거쳐 부호가 바뀐 후 출력의 허수값(OUT_imag)이 되고, 입력의 허수값(IN_imag)은 바로 출력의 실수값(OUT_real)이 된다.

도 11e를 참조하면 W₈ ³연산기(430)는 실수 가산기(432), 실수 감산기(434), 스케일링 팩터 연산부(436), 및 부호천이기(438)를 구비한다.

W₈ ³연산은 복소평면 상에서 -135도 위상 회전과 동일한 연산이므로, 복소수의 곱과 스케일링 팩터로 구성된다(W₈ ³ = e^- ^j2 ^π3/8= 2^-1/2(-1-j)). 따라서, 임의의 입력값 X = X_real + jX_imag와 W₈ ³과의 승산은 아래 수학식과 같이 실수합 연산과 2^-1/ ²상수곱 연산으로 처리된다.

(X_real + jX_imag)· W₈ ³ = 2^-1/2(X_imag - X_real)- j2^-1/2(X_real + X_imag)

한편, 스케일링 팩터 연산부(436)는 W₈ ¹연산기(410)의 스케일링 팩터 연산부(416)과 동일한 구조를 가진다.

도 12a는 비단순 승산부의 연산구조를 도시한 블록도이고, 도 12b는 도 12a의 비단순 승산부 중 W₆₄ ⁱ의 연산구조를 도시한 블록도이며, 도 12c는 실제 승산부의 연산구조를 도시한 블록도이다.

W₆₄ ^k = e^(- ^j2 ^π/64)k= cos(πk/32) - jsin(πk/32)는 복소수이므로 W₆₄ 승산은 비단순 승산으로 정의할 수 있다.

비단순 승산부(700)는 R2BF연산기1(600)과 제3 지연 교환기(800) 사이에 하 나만 구비된다. 비단순 승산부(700)는 각 패스별로 독립적인 승산을 처리해야 하기 때문에 총 4개의 W₆₄ 연산기를 가진다. 도 12a를 참조하면, 비단순 승산부(700)는 W₆₄ ⁱ연산기(710), W₆₄ ^j연산기(720), W₆₄ ^k연산기(730), W₆₄ ^l연산기(740)로 구성된다. 이들 각 연산기(710, 720, 730, 740)는 데이터 인덱스의 발생 순서만 다를 뿐, 모두 동일한 구조를 갖는다. 각각의 데이터 인덱스가 중복되지 않으므로 공유할 수 있는 연산기 또한 존재하지 않게 된다.

예를 들어, 도 12b를 참조하면 W₆₄ ⁱ연산기(710)는 인덱스 발생기(712), 삼각함수 발생기(714), 실제 승산부(716)로 구성된다. 비단순 승산부인 W₆₄ ⁱ연산기(710)는 MDC 구조에서 처리되는 데이터의 인덱스에 따라 다른 i값을 갖게 되므로, 데이터 인덱스에 따라 적합한 i값을 발생시켜 주어야 한다. 이를 위해 인덱스 발생기(712)가 구비된다. 또한, 인덱스 발생기(712)가 생성한 i값에 따라 sin(i)와 cos(i)를 발생시켜 주는 삼각함수 발생기(714)가 구비된다. 이러한 삼각함수 발생기(714)는 롬테이블을 이용하여 구현될 수 있다. 삼각함수 발생기(714)는 인덱스 발생기(712)에서 받은 i값을 이용하여 cos(πi/32)와 sin(πi/32)를 실제 승산부(716)에 공급한다. 실제 승산부(716)는 아래 수학식과 같이 cos, sin 값과 실수부 입력값, 허수부 입력값의 곱셈 및 덧셈 연산으로 구성된다.

따라서, 실제 승산부(716)는 4개의 실수 곱셈기(716a, 716b, 716c, 716d)와 2개의 덧셈기(716e, 716f)로 구성된다(도 12c 참조).

본 발명의 바람직한 실시예에 따른 FFT 방법은 FFT 장치에 관한 이상의 설명으로부터 당업자가 충분히 파악할 수 있으므로, 이에 대한 설명은 생략하기로 한다.

이하에서는 본 발명의 바람직한 실시예에 따른 FFT 장치의 하드웨어 설계 결과를 토대로 다른 방식과 비교한다.

제안된 FFT 프로세서의 하드웨어 구조를 Verilog HDL을 이용하여 설계하고, 0.18㎛의 CMOS 셀 라이브러리를 이용하여 합성하였다. 합성된 결과는 gate count로 표현되며, 아래 표 2에 나타내었다.

블록명	게이트수	블록수	총 게이트 수
R4BF연산기	1964	2	3928
R2BF연산기	659	2	1318
단순 승산기	2427	2	4854
비단순 승산기	19153	1	19153
제1 지연 교환기	10406	1	10406
제2 지연 교환기	1192	1	1192
제3 지연 교환기	9266	1	9266
제4 지연 교환기	1024	1	1024
동작모드 선택기	517	2	1034
계	-	-	52175

본 발명에 따른 FFT 프로세서와 비교하기 위해 R2³SDF 및 R4MDC 방식의 하드웨어를 설계 및 합성하고, 합성된 결과를 아래 표 3에 나타내었다.

	1채널 R2³SDF	4채널 R4MDC	4채널 MRMDC
게이트 수	36244	69541	52715
4채널 구성에 필요한 프로세서 수	4	1	1
4채널 구성시 총 게이트 수	144976	69541	52715
1채널 R2³SDF 대비 게이트(%)	100%	48%	36%

3가지 방식의 설계 결과를 비교해 본 결과, 하나의 데이터 채널을 요구하는 SISO-OFDM 시스템에는 R2³SDF가 가장 효율적임을 알 수 있다. 반면, 4채널 MIMO-OFDM 시스템을 위해서는 R2³SDF는 4개의 프로세서가 필요하고, 따라서 4채널 MIMO-OFDM 시스템을 위한 FFT 프로세서의 최종적인 복잡도는 4채널 MRMDC 방식이 가장 우수함을 확인할 수 있다. 4채널 MRMDC 방식은 4개의 R2³SDF 방식에 비해 약 64%, 4채널 R4MDC 방식에 비해서는 약 25%로 하드웨어 복잡도가 감소하였다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다. 따라서, 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

본 발명은 IEEE 802.11n WLAN 시스템, 4G 무선통신 시스템 등 MIMO-OFDM을 사용하는 모든 무선통신 시스템에 적용가능하며, 최근 MIMO-OFDM 시스템을 이용한 무선 통신 시스템이 활발하게 등장하고 있으므로 이에 광범위하게 이용될 수 있다.

도 1은 IEEE 8.2.11n 표준 진행안 중 4×4 MIMO 시스템의 블록도이다.

도 4는 동작모드 선택기의 블록도이다.

도 9는 R4BF연산기의 연산구조를 도시한 블록도이다.

도 10은 R2BF연산기의 연산구조를 도시한 블록도이다.

도 11a는 단순 승산부의 연산구조를 도시한 블록도이고, 도 11b는 W₈ ¹ 연산기의 연산구조를 도시한 블록도이며, 도 11c는 스케일링 팩터 연산부의 연산구조를 도시한 블록도이고, 도 11d는 W₈ ² 연산기의 연산구조를 도시한 블록도이며, 도 11e는 W₈ ³ 연산기 구조를 도시한 블록도이다.

<도면의 주요부분에 대한 부호의 설명>

100 - 제1 동작모드 선택기 200 - 제1 지연 교환기

300 - R4BF연산기1 400 - 제1 단순 승산부

500 - 제2 지연 교환기 600 - R2BF연산기1

700 - 비단순 승산부 800 - 제3 지연 교환기

900 - R4BF연산기2 1000 - 제2 단순 승산부

1100 - 제4 지연 교환기 1200 - R2BF연산기2

1300 - 제2 동작모드 선택기

Claims

고속푸리에변환(FFT) 방법에 있어서,

(a) 4채널 데이터가 입력되면 고속푸리에변환(FFT) 또는 역고속푸리에변환(IFFT)의 동작 모드를 선택하는 단계;

(b) 상기 (a)단계에서 선택된 동작 모드에서 상기 4채널 데이터를 순차적으로 배분하여 지연 교환(delay commutation)을 수행하는 단계;

(c) 기수(Radix)-4 버터플라이 연산을 통해 상기 (b)단계를 통해 지연 교환된 상기 4채널 데이터의 가산 또는 감산을 수행하는 단계;

(d) 상기 (c)단계를 통하여 가산 또는 감산이 수행된 데이터에 대하여 각 데이터 패스별로 독립적으로 존재하는 W₈ 승산을 처리하는 단순 승산(trivial multiplication) 단계;

(e) 기수(Radix)-2 버터플라이 연산을 통해 상기 (d)단계를 통하여 단순 승산이 수행된 데이터의 가산 또는 감산을 수행하는 단계; 및

(f) 상기 (e)단계를 통하여 가산 또는 감산이 수행된 데이터에 대하여 각 데이터 패스별로 독립적으로 존재하는 W₆₄ 승산을 처리하는 비단순 승산(non-trivial multiplication) 단계

를 포함하는 것을 특징으로 하는 4×4 MIMO(Multiple Input Multiple Output)-OFDM(Orthogonal Frequency Division Multiplexing) 무선랜 시스템을 위한 고속푸리에변환 방법.

(상기 W₈과 W₆₄는 W_N = e^-j2π/N에서 각각 N=8, N=64인 경우)
제1항에 있어서, 상기 (d)단계는

스케일링 팩터(scaling factor)를 아래 수학식과 같이 근사화하여 쉬프트 및 덧셈 연산의 조합으로 구성하는 단계를 포함하는 것을 특징으로 하는 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 방법.

1/√2 ≒ 0.7071 ≒ 2^-1 + 2^-3 + 2^-4 + 2^-6
제1항에 있어서, 상기 (f)단계는

(f1) 데이터 인덱스에 따라 W₆₄ ⁱ 의 i값을 발생시키는 인덱스 발생단계;

(f2) 상기 i값에 따라 sin(i)와 cos(i)를 발생시키는 삼각함수 발생단계; 및

(f3) 상기 (f1)단계를 통해 생성된 삼각함수를 이용하여 실제 비단순 승산을 수행하는 단계

를 포함하는 것을 특징으로 하는 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 방법.
고속푸리에변환(FFT) 장치에 있어서,

4채널 데이터가 입력되면 고속푸리에변환(FFT) 또는 역고속푸리에변환(IFFT)의 동작 모드를 선택하는 동작모드 선택기;

상기 4채널 데이터를 순차적으로 배분하여 차례대로 연산이 이루어지도록 하되, 두 번째 패스, 세 번째 패스, 네 번째 패스에 각각 16 지연 심볼, 32 지연 심볼, 48 지연 심볼을 가지고 스위칭한 후 다시 첫 번째 패스, 두 번째 패스, 세 번째 패스에 각각 48 지연 심볼, 32 지연 심볼, 16 지연 심볼을 갖는 제1 지연 교환기(delay commutator);

상기 제1 지연 교환기를 거친 데이터의 가산 또는 감산을 수행하는 기수(Radix)-4 버터플라이 연산기;

상기 기수(Radix)-4 버터플라이 연산이 수행된 데이터의 각 데이터 패스별로 독립적으로 존재하는 W₈의 승산을 처리하는 단순 승산부;

상기 단순 승산부를 거친 데이터의 가산 또는 감산을 수행하는 기수(Radix)-2 버터플라이 연산기;

상기 기수(Radix)-2 버터플라이 연산기가 요구하는 데이터 거리에 맞추어 상기 단순 승산부를 거친 데이터의 순서를 정렬하되, 두 번째 패스와 네 번째 패스에 각각 8 지연 심볼을 가지고 스위칭한 후 다시 첫 번째 패스와 세 번째 패스에 각각 8 지연 심볼을 갖는 제2 지연 교환기(delay commutator); 및

상기 제2 지연 교환기를 거친 데이터의 각 데이터 패스별로 독립적으로 존재하는 W₆₄의 승산을 처리하는 비단순 승산부

를 포함하는 것을 특징으로 하는 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 장치.

(상기 W₈과 W₆₄는 W_N = e^- ^j2 ^π/N에서 각각 N=8, N=64인 경우)
제4항에 있어서,

상기 기수(Radix)-4 버터플라이 연산기 2개와, 상기 기수(Radix)-2 버터플라이 연산기 4개로 이루어지는 것을 특징으로 하는 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 장치.
제4항에 있어서,

상기 기수(Radix)-4 버터플라이 연산기가 요구하는 데이터 거리에 맞추어 상기 비단순 승산부를 거친 데이터의 순서를 정렬하되, 두 번째 패스, 세 번째 패스, 네 번째 패스에 각각 2 지연 심볼, 4 지연 심볼, 6 지연 심볼을 가지고 스위칭한 후 다시 첫 번째 패스, 두 번째 패스, 세 번째 패스에 각각 6 지연 심볼, 4 지연 심볼, 2 지연 심볼을 갖는 제3 지연 교환기(delay commutator)를 포함하는 것을 특징으로 하는 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 장치.
제4항에 있어서,

상기 단순 승산부 2개와, 상기 비단순 승산부 1개로 이루어지는 것을 특징으로 하는 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 장치.
제4항에 있어서,

상기 W₈의 승산을 처리하는 단순 승산부는 W₈ ¹ 승산부, W₈ ² 승산부, W₈ ³ 승산부를 포함하며, 상기 W₈ ¹ 승산부는 실수 덧셈기 2개와 2^-1/2 연산부 2개로 이루어지는 것을 특징으로 하는 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 장치.
제8항에 있어서,

상기 W₈ ³ 승산부는 실수 덧셈기 2개와 2^-1/2 연산부 2개 및 부호천이기로 이루어지는 것을 특징으로 하는 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 장치.
제4항에 있어서,

상기 고속푸리에변환 장치는 64 포인트(point)의 MDC(Multi-path Delay Commutator) 파이프 라인 구조를 갖는 것을 특징으로 하는 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 장치.
제4항에 있어서, 상기 비단순 승산부는

데이터 인덱스에 따라 W₆₄ ⁱ 의 i값을 발생시키는 인덱스 발생기와,

상기 인덱스 발생기에서 생성한 i값에 따라 sin(i)와 cos(i)를 발생시키는 삼각함수 발생기

를 포함하는 것을 특징으로 하는 4×4 MIMO-OFDM 무선랜 시스템을 위한 고속푸리에변환 장치.