KR101016470B1 - Ｍｉｍｏ－ｏｆｄｍ 시스템에 효율적인 반송파 변복조 장치및 방법 - Google Patents

Ｍｉｍｏ－ｏｆｄｍ 시스템에 효율적인 반송파 변복조 장치및 방법 Download PDF

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Abstract

복수의 채널 정보를 하나의 고속 푸리에 변환부를 사용하여 고속 푸리에 변환을 할 수 있는 반송파 변복조 장치 및 방법을 개시한다. 반송파 변복조 장치는 복수의 채널로부터 전송되는 채널 정보를 하나의 직렬 정보로 변환하는 입력부; 상기 직렬 정보를 상기 채널의 량에 대응하는 클럭인 기준 클럭으로 고속 푸리에 변환하여 변환 직렬 정보를 생성하는 고속 푸리에 변환부; 및 상기 변환 직렬 정보를 복수의 변환 채널 정보로 분리하는 분리부를 포함한다.
Figure R1020090016760
스테이트, 클럭, 고속 푸리에 변환, 채널, 직렬 정보.

Description

ＭＩＭＯ－ＯＦＤＭ 시스템에 효율적인 반송파 변복조 장치 및 방법{APPARATUS AND METHOD FOR EFFICIENT CARRIER MODULATION/DEMODULATION TO MIMO - OFDM SYSTEM}
본 발명은 반송파 변복조 장치 및 방법에 관한 것으로, 더욱 상세하게는 복수의 채널 정보를 하나의 고속 푸리에 변환부를 사용하여 고속 푸리에 변환을 할 수 있는 반송파 변복조 장치 및 방법에 관한 것이다.
MIMO-OFDM(multiple input multiple output-Orthogonal Frequency Division Multiplexing) 시스템은 무선 통신의 처리용량을 높이기 위한 스마트 안테나 기술로서 최근에 많은 개발이 이루어져 왔다.
MIMO 시스템은 멀티 스트림을 처리하기 위해서 MIMO 채널의 수만큼의 베이스밴드 프로세서가 필요하게 되므로 하드웨어 복잡도 및 연산량이 SISO-OFDM(single input single output OFDM)와 비교하여 크게 증가하는 실정이다.
그러나, 하드웨어 복잡도가 적은 SISO-OFDM 시스템의 반송파 변복조 장치를 MIMO시스템에서 사용하고자 하면, 한 번에 하나의 입출력만 지원하는 SISO-OFDM 시스템의 특성상 각각의 입력마다 적어도 하나의 반송파 변복조 장치가 필요하게 되 므로 오히려 MIMO 시스템의 다중 입력 프로세서보다 복잡해지는 한계가 있었다.
따라서, 하나의 반송파 변복조 장치를 사용하면서 복수의 입출력이 가능하고, 하드웨어의 복잡도가 적은 반송파 변복조 장치 및 필터링 방법이 필요한 실정이다.
본 발명은 복수의 채널로부터 전송되는 채널 정보를 하나의 직렬 정보로 변환한 다음에 고속 푸리에 변환을 적용하고, 다시 각각의 채널로 분리함으로써 하나의 고속 푸리에 변환부로 복수의 채널 정보를 고속 푸리에 변환할 수 있는 반송파 변복조 장치 및 필터링 방법을 제공한다.
본 발명의 일실시예에 따른 반송파 변복조 장치는 복수의 채널로부터 전송되는 채널 정보를 하나의 직렬 정보로 변환하는 입력부; 상기 직렬 정보를 상기 채널의 량에 대응하는 클럭인 기준 클럭으로 고속 푸리에 변환하여 변환 직렬 정보를 생성하는 고속 푸리에 변환부; 및 상기 변환 직렬 정보를 복수의 변환 채널 정보로 분리하는 분리부를 포함한다.
본 발명의 일실시예에 따른 반송파 변복조 방법은 복수의 채널로부터 전송되는 채널 정보를 하나의 직렬 정보로 변환하는 단계; 상기 직렬 정보를 상기 채널의 량에 대응하는 클럭인 기준 클럭으로 고속 푸리에 변환하여 변환 직렬 정보를 생성하는 단계; 및 상기 변환 직렬 정보를 복수의 변환 채널 정보로 분리하는 단계를 포함한다.
본 발명에 따르면 복수의 채널로부터 전송되는 채널 정보를 하나의 직렬 정보로 변환한 다음에 고속 푸리에 변환을 적용하고, 다시 각각의 채널로 분리함으로 써 하나의 고속 푸리에 변환부로 복수의 채널 정보를 고속 푸리에 변환할 수 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 다양한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 반송파 변복조 장치의 개괄적인 모습을 도시한 일례다.
본 발명의 일실시예에 따른 반송파 변복조 장치는 MIMO-OFDM 시스템에서 채널의 정보를 변복조 하기 위한 구성으로써, 도 1에 도시된 바와 같이 입력부(110), 고속 푸리에 변환부(120), 및 분리부(130)로 구성될 수 있다.
입력부(110)는 복수의 채널(111)로부터 전송되는 채널 정보(112)를 하나의 직렬 정보로 변환할 수 있다. 구체적으로 입력부(110)는 상기 채널에 대응하는 스테이트 정보(113)를 더 입력 받고, 채널 정보(112)가 각기 다른 스테이트 정보(113)와 대응하도록 직렬 정보로 변환하여 고속 푸리에 변환부(120)로 전송할 수 있다.
이때, 입력부(110)에 입력되는 스테이트 정보(113)의 종류는 상기 채널의 량에 대응할 수 있다. 일례로 상기 채널이 4채널이면 입력부(110)는 4종류의 스테이트 정보(113)를 사용하여 채널 별로 각기 다른 스테이트 정보(113)가 대응하도록 할 수 있다. 이때, 생성되는 직렬 정보의 예는 이하 도 3을 참조하여 상세히 설명한다.
또한, 도 1에 도시된 스테이트 정보(113)는 4개의 채널을 사용하는 도 1의 일례에 따라 2비트로 구성되었으나, 채널(111)의 량에 따라 더욱 많은 비트로 구성될 수 있다. 일례로 8개의 채널을 사용하는 반송파 변복조 장치에서는 3비트의 스테이트 정보(113)를 사용할 수 있다.
또한, 상기 직렬 정보는 SDF(single-path delay feedback) 구조의 싱글 입출력 경로(single I/O path)에 대응하는 포맷의 정보일 수 있다.
고속 푸리에 변환부(120)는 상기 직렬 정보를 상기 채널의 량에 대응하는 클럭인 기준 클럭으로 고속 푸리에 변환하여 변환 직렬 정보를 생성할 수 있다. 또한, 본 발명의 일실시예에서 고속 푸리에 변환부(120)는 R23SDF(radix 23 single-path delay feedback)를 기반으로 상기 기준 클럭을 사용하는 구성을 추가하여 구성될 수 있다.
이때, 상기 기준 클럭은 상기 채널의 량이 k라 할 경우에 샘플링 클럭의 k배 클럭일 수 있다. 또한, 상기 k는 OFDM 시스템의 샘플링 클럭과 상기 채널의 량에 대응하는 클럭의 비율일 수 있다.
그리고, 하나의 상기 기준 클럭은 하나의 스테이트 정보(113)에 대응할 수 있다. 즉, 하나의 상기 기준 클럭이 경과하면 스테이트 정보(113)가 다른 스테이트 정보로 변경될 수 있다.
따라서, 고속 푸리에 변환부(120)는 상기 기준 클럭을 사용하여 한 샘플링 클럭 동안 k번의 클럭을 변경할 수 있으며, 상기 클럭의 변경에 따라 스테이트 정보(113)의 종류가 변경될 수 있다. 이때, 고속 푸리에 변환부(120)는 현 상태의 스테이트 정보(113)에 대응하는 채널 정보만을 고속 푸리에 변환함으로써 한 샘플링 클럭 동안 k개의 채널 정보를 고속 푸리에 변환할 수 있다.
또한, 고속 푸리에 변환부(120)는 상기 직렬 정보에 버터플라이 연산과 상수 연산을 적용하여 제1 변환 정보를 생성하는 제1 변환부(121)와, 상기 제1 변환 정보에 복소수 곱셈을 적용하여 복소수 연산 정보를 생성하는 복소수 곱셈기(122) 및 상기 복소수 연산 정보에 버터플라이 연산과 상수 연산을 적용하여 상기 변환 직렬 정보를 생성하는 제2 변환부(123)를 포함할 수 있다.
그리고, 고속 푸리에 변환부(120)는 복소수 곱셈기(122)와 제2 변환부(123)의 사이에 플립플롭(124)을 결합하여 고속 푸리에 연산 시 각 채널 별 임계 경로를 확보할 수 있다.
제1 변환부(121)의 구성은 이하 도 2를 참조하여 상세히 설명한다.
분리부(130)는 고속 푸리에 변환부(120)가 생성한 상기 변환 직렬 정보를 복수의 변환 채널 정보로 분리할 수 있다. 구체적으로 k개의 플립플롭을 사용하여 k개의 변환 채널 정보로 분리할 수 있다. 이때, 상기 k개의 플립플롭은 도 1에 도시된 바와 같이 각각 다른 스테이트 정보(113)에 대응하도록 형성되어 상기 변환 직렬 정보에서 특정 스테이트 정보(113)에 대응하는 채널 정보만 변환 채널 정보로 분리할 수 있다.
도 2는 본 발명의 일실시예에 따른 제1 변환부의 개괄적인 모습을 도시한 도면이다.
본 발명의 일실시예에 따른 제1 변환부(121)는 도 2에 도시된 바와 같이 제1 버터플라이 연산부(210), 제1 메모리(211), 제2 버터플라이 연산부(220), 제2 메모리(221), 상수 곱셈기(222); 제3 버터플라이 연산부(230) 및, 제3 메모리(231)로 구성될 수 있다.
제1 메모리(211)는 일정량 이상의 정보를 전송 받으면 처음에 전송 받은 정보부터 순차적으로 전송하는 FIFO(first input first output)방식으로 정보를 저장함으로써, 일정 시간 전에 제1 버터플라이 연산부(210)로부터 전송 받은 정보를 전송할 수 있다.
제1 버터플라이 연산부(210)는 제1 메모리(211)에 입력부(110)로부터 전송된 상기 직렬 정보를 전송하고, 제1 메모리(211)에서 전송되는 일정 시간 전의 직렬 정보와 현재의 직렬 정보 간에 덧셈과 뺄셈을 포함하는 버터플라이 연산을 수행하여 제1 버터플라이 정보를 생성할 수 있다. 이때, 제1 버터플라이 연산부(210)는 상기 제1 버터플라이 정보를 제1 메모리(211)와 제2 버터플라이 연산부(220)로 전송할 수 있다.
제2 메모리(221)는 FIFO 방식으로 정보를 저장함으로써, 일정 시간 전에 제2 버터플라이 연산부(220)로부터 전송 받은 정보를 전송할 수 있다.
제2 버터플라이 연산부(220)는 제2 메모리(221)에 상기 제1 버터플라이 정보를 전송하고, 제2 메모리(221)에서 전송되는 일정 시간 전의 제1 버터플라이 정보 채널 정보와 현재의 제1 버터플라이 정보 간에 버터플라이 연산을 수행하여 제2 버터플라이 정보를 생성할 수 있다. 이때, 제2 버터플라이 연산부(220)는 상기 제2 버터플라이 정보를 제2 메모리(221)와 상수 곱셈기(222)로 전송할 수 있다.
상수 곱셈기(222)는 상기 제2 버터플라이 정보에 상수 곱셈을 적용하여 상수 연산 정보를 생성하고, 생성된 상수 연산 정보를 제3 버터플라이 연산부(230)로 전송할 수 있다.
제3 메모리(231)는 FIFO 방식으로 저장함으로써, 일정 시간 전에 제3 버터플라이 연산부(230)로부터 전송 받은 정보를 전송할 수 있다.
제3 버터플라이 연산부(230)는 제3 메모리(231)에 상기 상수 연산 정보를 전송하고, 제3 메모리(231)에서 전송되는 일정 시간 전의 상수 연산 정보와 현재의 상수 연산 정보 간에 버터플라이 연산을 수행하여 제1 변환 정보를 생성할 수 있다. 이때, 제3 버터플라이 연산부(230)는 상기 제1 변환 정보를 제3 메모리(231)와 복소수 곱셈기(122)로 전송할 수 있다.
또한, 제1 변환부(121)는 도 2에 도시된 바와 같이 제1 버터플라이 연산부(210)와 제2 버터플라이 연산부(220)의 사이, 상수 곱셈기(222)와 제3 버터플라이 연산부(230)의 사이 및, 제3 버터플라이 연산부(230)와 복소수 곱셈기(122)의 사이에 각각 플립플롭(212, 223, 232)을 결합하여 고속 푸리에 연산 시 각 채널 별 임계 경로를 확보할 수 있다.
도 3은 본 발명의 일실시예에 따른 직렬 정보의 변화 과정의 일례를 도시한 도면이다.
도 3은 본 발명의 일실시예에 따른 반송파 변복조 장치는 4개의 채널에서 각각 A, B, C, D로 시작되는 채널 정보(310)들이 전송될 경우에 직렬 정보의 변화 일례이다.
채널 정보(310)는 A(0), A(1)와 같이 샘플링 클럭 단위로 구분되어 전송될 수 있다.
스테이트 정보(321)가 도 3에 도시된 바와 2비트의 구성이면, 입력부(110)는 채널 정보(310)를 직렬 정보(322)로 변환할 수 있다. 이때, 직렬 정보(322)는 하나의 샘플링 클럭 단위에 각각의 스테이트 정보에 대응하는 4종류의 채널 정보(310)가 포함될 수 있다.
상기 도 3에서 변화(320)는 제1 버터플라이 연산부(210)와 연계된 직렬 정보의 변화이고, 변화(330)는 제2 버터플라이 연산부(220), 상수 곱셈기(222)와 연계된 직렬 정보의 변화이며, 변화(340)는 제3 버터플라이 연산부(230)와 연계된 직렬 정보의 변화일 수 있다.
이때, 제1 버터플라이 연산부(210)는 스테이트 정보(321)와 직렬 정보(322)를 입력 받으면, 제1 메모리(211)에 직렬 정보(322)를 전송한다. 이때, 제1 메모리(211)에 입력되는 제1 메모리 입력 정보(323)는 직렬 정보(322)일 수 있다. 그 다음에 일정 시간이 경과하면 제1 메모리(211)는 일정 시간 전에 입력된 직렬 정보(322)를 제1 메모리 출력 정보(324)로써 제1 버터플라이 연산부(210)에 전송할 수 있다. 그러면, 제1 버터플라이 연산부(210)는 직렬 정보(322)와 제1 메모리 출력 정보(324) 간에 버터플라이 연산을 수행하여 제1 버터플라이 정보(325)를 출력할 수 있다. 이때, 제1 버터플라이 연산부(210)는 제1 버터플라이 정보(325)를 제1 메모리(211)로도 전송하므로 이 시점 이후의 제1 메모리 입력 정보(323)는 제1 버터플라이 정보(325)일 수 있다. 또한, 이 시점 이후의 제1 버터플라이 정 보(325)는 일정 시간 전에 제1 메모리(211)에 전송된 제1 버터플라이 정보(325)와 직렬 정보(322) 간의 버터플라이 연산 결과일 수 있다.
다음으로 제2 버터플라이 연산부(220)는 스테이트 정보(331)와 제1 버터플라이 정보(325)를 입력 받고, 제2 메모리(221)에 제1 버터플라이 정보(325)를 전송한다. 이때, 제2 메모리(221)에 입력되는 제2 메모리 입력 정보(332)는 제1 버터플라이 정보(325)일 수 있다. 그 다음에 일정 시간이 경과하면 제2 메모리(221)는 일정 시간 전에 입력된 제1 버터플라이 정보(325)를 제2 메모리 출력 정보(333)로써 제2 버터플라이 연산부(220)에 전송할 수 있다. 그러면, 제2 버터플라이 연산부(220)는 제1 버터플라이 정보(325)와 제2 메모리 출력 정보(333) 간에 버터플라이 연산을 수행하여 제2 버터플라이 정보(334)를 출력할 수 있다. 이때, 제2 버터플라이 연산부(220)는 제2 버터플라이 정보(334)를 제2 메모리(221)로도 전송하므로 이 시점 이후의 제2 메모리 입력 정보(332)는 제2 버터플라이 정보(334)일 수 있다. 또한, 이 시점 이후의 제2 버터플라이 정보(334)는 일정 시간 전에 제2 메모리(221)에 전송된 제2 버터플라이 정보(334)와 제1 버터플라이 정보(325) 간의 버터플라이 연산 결과일 수 있다.
다음으로 상수 곱셈기(222)는 제2 버터플라이 정보(324)에 상수 곱셈을 적용하여 상수 연산 정보(335)를 생성하고, 상수 연산 정보(335)를 제3 버터플라이 연산부(230)로 전송할 수 있다.
마지막으로 제3 버터플라이 연산부(230)는 스테이트 정보(341)와 상수 연산 정보(335)를 입력 받고, 제3 메모리(231)에 상수 연산 정보(335)를 전송한다. 이때, 제3 메모리(231)에 입력되는 제3 메모리 입력 정보(342)는 상수 연산 정보(335)일 수 있다. 그 다음에 일정 시간이 경과하면 제3 메모리(231)는 일정 시간 전에 입력된 상수 연산 정보(335)를 제3 메모리 출력 정보(343)로써 제3 버터플라이 연산부(230)에 전송할 수 있다. 그러면, 제3 버터플라이 연산부(230)는 상수 연산 정보(335)와 제3 메모리 출력 정보(343) 간에 버터플라이 연산을 수행하여 제1 변환 정보(344)를 출력할 수 있다. 이때, 제3 버터플라이 연산부(230)는 제1 변환 정보(344)를 제3 메모리(231)로도 전송하므로 이 시점 이후의 제3 메모리 입력 정보(342)는 제1 변환 정보(344)일 수 있다. 또한, 이 시점 이후의 제1 변환 정보(344)는 일정 시간 전에 제3 메모리(231)에 전송된 제1 변환 정보(344)와 상수 연산 정보(335) 간의 버터플라이 연산 결과일 수 있다.
도 3에 도시된 바와 같이 본 발명의 일실시예에 따른 직렬 정보에 포함된 채널 정보 A, B, C, D는 동일한 스테이트에서만 연산이 이루어지므로 각각의 채널 정보가 혼합되는 것을 방지할 수 있다.
도 4는 본 발명의 일실시예에 따른 반송파 변복조 방법을 도시한 흐름도이다.
단계(S401)에서 입력부(110)는 복수의 채널로부터 전송되는 채널 정보를 하나의 직렬 정보로 변환할 수 있다.
단계(S402)에서 제1 버터플라이 연산부(210)는 단계(S401)에서 변환된 상기 직렬 정보에 버터플라이 연산을 수행하여 제1 버터플라이 정보를 생성할 수 있다. 구체적으로 제1 버터플라이 연산부(210)는 제1 메모리(211)에 상기 직렬 정보를 전 송하고, 제1 메모리(211)에서 전송되는 일정 시간 전의 직렬 정보와 현재의 직렬 정보 간에 버터플라이 연산을 수행하여 제1 버터플라이 정보를 생성할 수 있다. 또한, 제1 버터플라이 연산부(210)는 제1 메모리(211)에 제1 버터플라이 정보를 전송하고, 일정 시간 전의 제1 버터플라이 정보와 현재의 직렬 정보 간에 버터플라이 연산을 수행하여 제1 버터플라이 정보를 생성할 수도 있다.
단계(S403)에서 제2 버터플라이 연산부(220)는 단계(S402)에서 생성된 상기 제1 버터플라이 정보에 버터플라이 연산을 수행하여 제2 버터플라이 정보를 생성할 수 있다. 구체적으로 제2 버터플라이 연산부(220)는 제2 메모리(221)에 상기 제1 버터플라이 정보를 전송하고, 제2 메모리(221)에서 전송되는 일정 시간 전의 제1 버터플라이 정보와 현재의 제1 버터플라이 정보 간에 버터플라이 연산을 수행하여 제2 버터플라이 정보를 생성할 수 있다. 또한, 제2 버터플라이 연산부(220)는 제2 메모리(221)에 제2 버터플라이 정보를 전송하고, 일정 시간 전의 제2 버터플라이 정보와 현재의 제1 버터플라이 정보 간에 버터플라이 연산을 수행하여 제2 버터플라이 정보를 생성할 수도 있다.
단계(S404)에서 상수 곱셈기(222)는 단계(S403)에서 생성된 제2 버터플라이 정보에 상수 곱셈을 적용하여 상수 연산 정보를 생성할 수 있다.
단계(S405)에서 제3 버터플라이 연산부(230)는 단계(S404)에서 생성된 상기 상수 연산 정보에 버터플라이 연산을 수행하여 제1 변환 정보를 생성할 수 있다. 구체적으로 제3 버터플라이 연산부(230)는 제3 메모리(231)에 상기 상수 연산 정보를 전송하고, 제3 메모리(231)에서 전송되는 일정 시간 전의 상수 연산 정보와 현재의 상수 연산 정보 간에 버터플라이 연산을 수행하여 제1 변환 정보를 생성할 수 있다. 또한, 제3 버터플라이 연산부(230)는 제3 메모리(231)에 제1 변환 정보를 전송하고, 일정 시간 전의 제1 변환 정보와 현재의 상수 연산 정보 간에 버터플라이 연산을 수행하여 제1 변환 정보를 생성할 수도 있다.
단계(S406)에서 복소수 곱셈기(122)는 단계(S405)에서 생성된 상기 제1 변환 정보에 복소수 곱셈을 적용하여 복소수 연산 정보를 생성할 수 있다.
단계(S407)에서 제2 변환부(123)는 단계(S406)에서 생성된 상기 복소수 연산 정보에 버터플라이 연산과 상수 연산을 적용하여 상기 변환 직렬 정보를 생성할 수 있다.
단계(S408)에서 분리부(130)는 단계(S407)에서 생성된 상기 변환 직렬 정보를 복수의 변환 채널 정보로 분리할 수 있다. 이때, 분리된 복수의 변환 채널 정보는 각각 단계(S401)에서 입력된 상기 채널 정보에 대응하여 복수의 채널로 전송될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반송파 변복조 장치 및 방법은 복수의 채널로부터 전송되는 채널 정보를 하나의 직렬 정보로 변환한 다음에 고속 푸리에 변환을 적용하고, 다시 각각의 채널로 분리함으로써 하나의 고속 푸리에 변환부로 복수의 채널 정보를 고속 푸리에 변환할 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
도 1은 본 발명의 일실시예에 따른 반송파 변복조 장치의 개괄적인 모습을 도시한 일례다.
도 2는 본 발명의 일실시예에 따른 제1 변환부의 개괄적인 모습을 도시한 도면이다.
도 3은 본 발명의 일실시예에 따른 직렬 정보의 변화 과정의 일례를 도시한 도면이다.
도 4는 본 발명의 일실시예에 따른 반송파 변복조 방법을 도시한 흐름도이다.

Claims (11)

  1. 복수의 채널로부터 전송되는 채널 정보를 하나의 직렬 정보로 변환하는 입력부;
    상기 직렬 정보를 상기 채널의 량에 대응하는 클럭인 기준 클럭으로 고속 푸리에 변환하여 변환 직렬 정보를 생성하는 고속 푸리에 변환부; 및
    상기 변환 직렬 정보를 복수의 변환 채널 정보로 분리하는 분리부
    를 포함하고,
    상기 고속 푸리에 변환부는,
    상기 직렬 정보에 버터플라이 연산과 상수(constant) 연산을 적용하여 제1 변환 정보를 생성하는 제1 변환부; 상기 제1 변환 정보에 복소수(complex) 곱셈을 적용하여 복소수 연산 정보를 생성하는 복소수 곱셈기; 및 및 상기 복소수 연산 정보에 버터플라이 연산과 상수 연산을 적용하여 상기 변환 직렬 정보를 생성하는 제2 변환부를 포함하고,
    상기 제1 변환부는,
    전송 받은 정보를 저장하며, 일정량 이상의 정보를 전송 받으면 처음에 전송 받은 정보부터 순차적으로 전송하여 일정 시간 전에 전송 받은 정보를 제공하는 제1 메모리와, 제2 메모리 및, 제3 메모리; 상기 제1 메모리에 상기 직렬 정보를 전송하고, 상기 제1 메모리에서 전송되는 일정 시간 전의 직렬 정보와 현재의 직렬 정보 간에 버터플라이 연산을 수행하여 제1 버터플라이 정보를 생성하는 제1 버터플라이 연산부; 상기 제2 메모리에 상기 제1 버터플라이 정보를 전송하고, 상기 제2 메모리에서 전송되는 일정 시간 전의 제1 버터플라이 정보와 현재의 제1 버터플라이 정보 간에 버터플라이 연산을 수행하여 제2 버터플라이 정보를 생성하는 제2 버터플라이 연산부; 상기 제2 버터플라이 정보에 상수 곱셈을 적용하여 상수 연산 정보를 생성하는 상수 곱셈기; 및 상기 제3 메모리에 상기 상수 연산 정보를 전송하고, 상기 제3 메모리에서 전송되는 일정 시간 전의 상수 연산 정보와 현재의 상수 연산 정보 간에 버터플라이 연산을 수행하여 상기 제1 변환 정보를 생성하는 제3 버터플라이 연산부를 포함하는 것
    을 특징으로 하는 반송파 변복조 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 변환부는 제1 버터플라이 연산부와 제2 버터플라이 연산부의 사이에 플립플롭을 결합하는 것을 특징으로 하는 반송파 변복조 장치.
  5. 제1항에 있어서,
    상기 제1 변환부는 상기 상수 곱셈기와 상기 제2 버터플라이 연산부의 사이에 플립플롭을 결합하는 것을 특징으로 하는 반송파 변복조 장치.
  6. 제1항에 있어서,
    상기 고속 푸리에 변환부는 상기 복소수 곱셈기와 상기 제2 변환부의 사이에 플립플롭을 결합하는 것을 특징으로 하는 반송파 변복조 장치.
  7. 제1항에 있어서,
    상기 기준 클럭은 상기 채널의 량이 k라 할 경우에 샘플링 클럭의 k배 클럭인 것을 특징으로 하는 반송파 변복조 장치.
  8. 제7항에 있어서,
    상기 고속 푸리에 변환부는 상기 기준 클럭을 사용하여 한 샘플링 클럭 동안 k번의 고속 푸리에 변환을 하는 것을 특징으로 하는 반송파 변복조 장치.
  9. 삭제
  10. 삭제
  11. 삭제
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