WO2010090209A1 - Ｆｆｔ演算装置と電力演算方法 - Google Patents

Ｆｆｔ演算装置と電力演算方法 Download PDF

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裕之 井倉
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日本電気株式会社
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F17/10—Complex mathematical operations
    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G06F17/141—Discrete Fourier transforms
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2647—Arrangements specific to the receiver only
    • H04L27/2649—Demodulators
    • H04L27/265—Fourier transform demodulators, e.g. fast Fourier transform [FFT] or discrete Fourier transform [DFT] demodulators
    • H04L27/2651—Modification of fast Fourier transform [FFT] or discrete Fourier transform [DFT] demodulators for performance improvement

Definitions

  • the present invention is based on the priority claim of Japanese patent application: Japanese Patent Application No. 2009-025309 (filed on Feb. 5, 2009), the entire description of which is incorporated herein by reference. Shall.
  • the present invention relates to an FFT operation circuit and method, and more particularly, to an FFT operation circuit and method suitable for use in OFDM digital baseband processing.
  • the received signal power (received signal strength) is calculated to measure the state of the received signal, and as a result, the parameters of the receiving circuit are adjusted, Control is performed such as adjusting the transmission power to an optimum value by feeding back the value to the transmission side.
  • OFDM Orthogonal Frequency Division Multiplexing
  • FFT Fast Fourier Transform
  • A Power calculation is performed on the received signal before the FFT operation processing.
  • B Power calculation is performed on the subcarrier signal after the FFT operation processing.
  • (B) can calculate received power in a specific frequency range by designating a subcarrier signal to be subjected to power calculation. For this reason, for example, it is possible to use a technique such as calculating the received power of a frequency allocated exclusively for a specific use or calculating the frequency characteristics by comparing the power of each subcarrier.
  • Patent Document 1 Japanese Patent Laid-Open No. 9-8765
  • the center frequency is calculated by calculating the power for each subcarrier signal for the subcarrier signal obtained by performing the FFT operation, Discloses a configuration for performing frequency correction.
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2002-2617257 compares the power of a specific subcarrier with respect to a subcarrier signal obtained by performing FFT calculation processing, and uses it for reception according to the comparison result.
  • a configuration for selecting an antenna is disclosed.
  • the power calculation circuit or DSP 702 calculates power from the output of the FFT calculator 701 and outputs it as received power.
  • Patent Document 5 calculates a correlation value in the time direction between a received data signal and a replica of an SCH (Synchronization Channel) symbol sequence for all subcarriers. A configuration is disclosed in which a subcarrier to which an SCH is assigned is detected based on the correlation value obtained.
  • SCH Synchronization Channel
  • the first problem is that when an arithmetic circuit dedicated to power calculation is used for power calculation of the received signal after the FFT arithmetic processing, an area overhead is caused by the dedicated arithmetic circuit.
  • the second problem is that when a processor such as a DSP is used to calculate the power of the received signal after the FFT operation processing, the processing delay due to the power calculation increases, and the delay time until the reception power value is reported increases. That is.
  • an object of the present invention is to provide an FFT processing device that suppresses an increase in circuit area overhead and delay time for calculation processing of received power, and a communication device and method including the FFT processing device.
  • the arithmetic unit switching detection unit for detecting that the complex multiplier is not used for the FFT (Fast Fourier Transform) butterfly operation, and the detection result of the arithmetic unit switching detection unit.
  • a complex multiplier / power calculator for switching between complex multiplication and power calculation, and the complex multiplication / power calculator performs power calculation at a timing when complex multiplication is not performed in the butterfly calculation of the FFT calculation.
  • An FFT arithmetic unit is provided.
  • ADVANTAGE OF THE INVENTION According to this invention, the communication apparatus provided with the FFT arithmetic unit is provided.
  • a timing at which a complex multiplication is not performed in a FFT (Fast Fourier Transform) butterfly operation is detected, and a power operation is performed using a complex multiplier at a timing at which no multiplication is performed in the FFT butterfly operation.
  • a power calculation method is provided in which power calculation is performed simultaneously with FFT calculation.
  • the present invention provides a butterfly computing unit that performs FFT computation processing, a means for detecting the final stage of the FFT computation processing, and a complex multiplication / power computation device capable of switching between complex multiplication and power computation.
  • a butterfly computing unit that performs FFT computation processing
  • a means for detecting the final stage of the FFT computation processing and a complex multiplication / power computation device capable of switching between complex multiplication and power computation.
  • power calculation can be performed simultaneously with the final stage of FFT calculation (FIGS. 1 and 3).
  • the normal butterfly calculation is performed at the normal stage of the FFT calculation as in the conventional FFT calculator, but the butterfly calculation is performed at the final stage.
  • An unused complex multiplier is switched to a power calculator, and power calculation is performed while performing butterfly calculation of FFT calculation.
  • the circuit area can be reduced as compared with the configuration using the power calculation dedicated circuit as shown in FIG. This is because a multiplier in the complex arithmetic unit used in the FFT calculation is used as the multiplier used in the power calculation, and it is not necessary to prepare a separate multiplier.
  • the delay time due to the received power calculation is short. This is because the power calculation can be performed simultaneously with the FFT calculation, so that no time is required for the power calculation after the FFT calculation.
  • FIG. 1 is a diagram showing a configuration of an FFT computing unit according to an embodiment of the present invention.
  • butterfly computing unit 101 performs butterfly computation on input data (baseband data input) input from outside the FFT computing unit and rotor data sent from rotor table 102, The result is stored in the memory 103.
  • the butterfly operation is performed on the data stored in the memory 103 and the rotor data in the previous stage, and the result is stored in the memory 103 again.
  • the subcarrier data which is the result of performing the butterfly operation on the data stored in the memory 103 in the immediately preceding stage, is output to the outside of the FFT operator, and at the same time, the received power is calculated. The result is also output.
  • FIG. 2 shows a typical configuration example of a butterfly computing unit as a comparative example.
  • the complex adder 201 inputs two data a0 and a1 and outputs a result of complex addition a0 + a1 as b0.
  • the complex subtractor 202 inputs the two data a0 and a1 and outputs the result a0-a1 after performing the complex subtraction.
  • the complex multiplier 203 outputs the result (a0-a1) ⁇ W obtained by multiplying the rotor data W by a0-a1 as complex data b1.
  • FIG. 3 is a diagram illustrating the configuration of the butterfly calculator included in the FFT calculator of the present embodiment.
  • this butterfly calculator is (A) a complex adder 301 that inputs a0 and a1 and outputs a complex addition result a0 + a1; (B) a complex subtractor 302 that inputs a0 and a1 and outputs a complex subtraction result a0-a1; (C) an arithmetic unit switching timing detection block 304 for detecting that the complex multiplier is not used for the butterfly calculation; (D) based on a control signal (arithmetic unit switching signal) from the arithmetic unit switching timing detection block 304, a complex multiplication / power arithmetic unit 303 that performs switching between FFT complex multiplication and power calculation; (E) Based on the control signal (arithmetic unit switching signal) from the arithmetic unit switching timing detection block 304, the output of the complex adder 301 and the rotor data are selected, and the
  • the complex multiplier / power calculator 303 switches between calculation of whether to perform complex multiplication of two input data a0 and a1 or power calculation according to the state of the control signal from the calculator switching timing detection block 304. Do.
  • the selector 305 selects and outputs the rotor data W
  • the complex multiplier / power calculator 303 performs an operation of complex multiplication (a0 ⁇ a1) ⁇ W
  • the output (a0 + a1) of the complex adder 301 is output as b0.
  • the complex multiplier is not used for the butterfly operation
  • the selector 305 selects the output of the complex adder 301
  • the output (a0 + a1) of the complex adder 301 is output as b0 as the butterfly calculation output of the final stage
  • the output (a0-a1) of the complex subtracter 302 selected by the selector 306 is output as b1.
  • FIG. 4 shows a butterfly computation flow graph of 8-point FFT computation.
  • the lines meet at the intersection it means that data is added, and where there is a value under the line, it means that the data value is multiplied by that value.
  • the input data and output data of the FFT operation are all complex numbers.
  • FFT processing is normally performed by repeatedly performing butterfly computation according to such a butterfly computation flow graph. For example, in an 8-point FFT operation, four radix-2 butterfly operations are performed for three stages for one stage, and a total of twelve butterfly operations are performed.
  • the operation is performed.
  • the FFT operation has the property that complex multiplication is not performed in the final stage butterfly operation. Therefore, in the present invention, as shown in FIG. 6, the power is calculated using the complex multiplier used for the butterfly operation in the normal stage at the timing when the complex multiplication is not performed in the final stage of the FFT operation. Yes.
  • FIG. 6A is a diagram for explaining the operation of the normal stage (stages other than the final stage) of the comparative example of FIG. 2 (normal FFT calculator) and the FFT calculator of this embodiment of FIG.
  • FIGS. 6B and 6C are diagrams for explaining the operation of the final stage of the comparative example (ordinary FFT calculator) and the FFT calculator of this embodiment of FIG. The flow of the butterfly calculation in the normal stage in the butterfly calculator used in the FFT calculator will be described.
  • the complex adder 301 performs complex addition of the two input data a0 and a1, and outputs the result data b0.
  • the complex subtracter 302 performs complex subtraction of the two input data a0 and a1, and outputs the result data c0.
  • the rotor data W passes through the selector 305 (selected by the selector 305) and is output as data c1.
  • the data c0 and the data c1 are complex multiplied by the complex multiplication / power calculator 303, and the complex multiplication result becomes the data d, which is output as output data b1 through the selector 306.
  • the arithmetic unit switching timing detection block 304 detects the arithmetic unit switching timing and switches the control signal. As a result, the selection of input data in the selector 305 and the selector 306 and the calculation of the complex multiplication / power arithmetic unit 303 are performed. The type of is switched.
  • the complex adder 301 performs a complex addition of the two input data a0 and a1, and as a result, outputs the output data b0.
  • the complex subtracter 302 performs complex subtraction of the two input data a0 and a1, and outputs complex subtraction result data c0.
  • the complex subtraction result data c0 and data c1 are input to the complex multiplication / power calculator 303, the power values of the data c0 and data c1 are calculated, and the data obtained by concatenating these power values is the received power output data P0. , P1 is output.
  • received power data is output simultaneously with the FFT result data.
  • FIG. 8 shows a configuration example of the complex multiplier / power calculator 303 used as a part of the butterfly calculator of FIG.
  • a complex multiplier / power calculator 303 switches input data between four multipliers 501, 502, 503, and 504, an adder / subtracter 505 that can switch between addition and subtraction, and an adder 506.
  • a bit concatenation calculator 409 for generating complex data from the data is included.
  • the selectors (510, 511, 512, 513) are selected by the calculator switching signal so that the 0-side input is selected, and the adder / subtracter 505 performs subtraction.
  • the input data c0 is decomposed into a real part (r0.re) and an imaginary part (c0.im) by the bit extraction calculator 407
  • the input data c1 is decomposed into a real part (r1.r) by the bit extraction calculator 408. re) and the imaginary part (c1.im).
  • the real part (c0.re) of c0 and the real part (c1.re) of c1 are input to the multiplier 501, and the multiplier 501 outputs (c0.re) ⁇ (c1.re).
  • the multiplier 502 receives the imaginary part (c0.im) of c0 and the imaginary part (c1.im) of c1, and the multiplier 502 outputs (c0.im) ⁇ (c1.im).
  • the multiplier 503 receives the real part (c0.re) of c0 and the imaginary part (c1.im) of c1, and the multiplier 503 outputs (c0.re) ⁇ (c1.im).
  • the imaginary part (c0.im) of c0 and the real part (c1.re) of c1 are input to the multiplier 504, and the multiplier 504 outputs (c0.im) ⁇ (c1.re).
  • the calculation result (c0.re) ⁇ (c1.re) of the multiplier 501 and the calculation result (c0.im) ⁇ (c1.im) of the multiplier 502 are input to the adder / subtractor 505, and the multiplier 501
  • the result (c0.re) ⁇ (c1.re) ⁇ (c0.im) ⁇ (c1.im) obtained by subtracting the operation result of the multiplier 502 from the operation result is the real part (d.re) of the output data.
  • the operation result (c0.re) ⁇ (c1.im) of the multiplier 503 and the operation result (c0.im) ⁇ (c1.re) of the multiplier 504 are input to the adder 506, and
  • the result (c0.re) ⁇ (c1.im) + (c0.im) ⁇ (c1.re) obtained by adding the operation result and the operation result of the multiplier 504 is the imaginary part (d.im) of the output data.
  • the selector (510, 511, 512, 513) is selected to input one side by the calculator switching signal, and the adder / subtracter 505 is set to perform addition.
  • the input data c0 is decomposed into a real part (r0.re) and an imaginary part (c0.im) by the bit extraction calculator 407.
  • the input data c1 is decomposed by the bit extraction calculator 408 into a real part (r1.re) and an imaginary part (c1.im).
  • the multiplier 501 receives the real part (c0.re) of c0 at both input ports, and the multiplier 501 outputs (c0.re) ⁇ (c0.re).
  • the multiplier 502 receives the imaginary part (c0.im) of c0 at both input ports, and the multiplier 502 outputs (c0.im) ⁇ (c0.im).
  • the multiplier 503 receives the imaginary part (c1.im) of c1 at both input ports, and the multiplier 503 outputs (c1.im) ⁇ (c1.im).
  • the real part (c1.re) of c1 is input to both input ports to the multiplier 504, and the multiplier 504 outputs (c1.re) ⁇ (c1.re).
  • the calculation result of the multiplier 501 and the calculation result of the multiplier 502 are input to the adder / subtracter 505, and the result of adding the calculation result of the multiplier 501 and the calculation result of the multiplier 502 (c0.re) ⁇ (c0.re ) + (C0.im) ⁇ (c0.im) is the real part (d.re) of the output data.
  • the calculation result of the multiplier 503 and the calculation result of the multiplier 504 are input to the adder 506, and the result of adding the calculation result of the multiplier 503 and the calculation result of the multiplier 504 (c1.im) ⁇ (c1. im) + (c1.re) ⁇ (c1.re) is the imaginary part (d.im) of the output data.
  • the real part (d.re) of the output data indicates the power of c0
  • the imaginary part (d.im) of the output data indicates the power of c1.
  • FIG. 7 is a diagram showing a configuration of a complex multiplier of a comparative example for comparison with the configuration of the multiplication / power calculator of FIG.
  • the complex multiplier of the comparative example is not provided with the selector of FIG. 8, and an addition subtracter 501 is provided instead of the subtracter 406.
  • FIG. 9 is a diagram showing the configuration of the butterfly computing unit according to the second embodiment of the present invention.
  • this butterfly computing unit outputs the result of accumulating the power of the selected subcarrier signal, instead of outputting the received power of the subcarrier signal as it is.
  • the received power is output to the output of the complex multiplication / power computing unit 603 at the final stage, similarly to the butterfly computing unit of FIG.
  • the output received power is determined by the power addition target subcarrier selection block 607 as to whether or not it is a subcarrier for which power accumulation is performed, and the AND circuit 608 passes the power data of the subcarrier to be added as it is. Otherwise, it will be 0.
  • the power data is input to the multi-input adder 609 together with the data stored in the register 610, and the addition result by the multi-input adder 609 is stored in the register 610.
  • the block 304, the complex adder 301, the complex subtractor 302, the complex multiplier / power calculator 303, the selector 305, and the output data switching selector 306 are respectively described, and description thereof is omitted.
  • the present invention is applied to a wireless device such as a mobile phone.

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Abstract

　受信電力の計算処理のための回路面積のオーバヘッドおよび遅延時間の増大を抑制するＦＦＴ演算装置、方法の提供。ＦＦＴ演算処理に用いられるバタフライ演算器に含まれる乗算器を用いて、ＦＦＴ演算処理の最終ステージにおいて、バタフライ演算の乗算が行われないタイミングに、受信信号電力を計算することにより、ＦＦＴ演算と同時に受信電力の計算を行う。（図３）

Description

ＦＦＴ演算装置と電力演算方法
［関連出願の記載］
　本発明は、日本国特許出願：特願２００９－０２５３０９号（２００９年２月５日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、ＦＦＴ演算回路と方法に関し、特にＯＦＤＭ方式のディジタルベースバンド処理に用いて好適なＦＦＴ演算回路と方法に関する。
　通常、無線の送受信等に用いられるディジタルベースバンド処理では、受信信号の電力（受信信号強度）を計算することにより、受信信号の状態を測定し、その結果により受信回路のパラメータを調整したり、送信側に値をフィードバックして、送信電力等を最適なものに調整する等の制御を行っている。特に、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ　Ｆｒｅｑｕｅｎｃｙ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式のディジタルベースバンド処理では、受信信号をＦＦＴ（Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）演算処理によりサブキャリア信号に変換し、サブキャリア信号に対して復調処理を行っている。
　受信信号の電力の計算を行う方法として、
　（ａ）ＦＦＴ演算処理前の受信信号に対して電力計算を行う、
　（ｂ）ＦＦＴ演算処理後のサブキャリア信号に対して電力計算を行う、
　の２通りの手法がある。
　（ｂ）は、電力計算の対象となるサブキャリア信号を指定することによって、特定の周波数範囲の受信電力を計算することができる。このため、例えば、特定の用途専用に割り当てられている周波数の受信電力を計算したり、サブキャリア毎の電力の比較を行うことによって周波数特性を計算する等の手法を用いることができる。
　例えば、特許文献１（特開平９－８７６５号公報）には、ＦＦＴ演算処理を行って得られたサブキャリア信号に対し、サブキャリア信号毎の電力を計算することによって中心周波数を計算し、それによって周波数補正を行う構成が開示されている。
　また、特許文献２（特開２００２－２６１７２７号公報）には、ＦＦＴ演算処理を行って得られたサブキャリア信号に対し、特定のサブキャリアの電力を比較し、比較結果に応じて受信に用いる空中線を選択する構成が開示されている。
　これらの電力計算は、図１０に示すように、電力計算専用の演算回路（電力演算回路）もしくはＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）等のプロセッサを用いて行われる。電力演算回路もしくはＤＳＰ７０２はＦＦＴ演算器７０１の出力から電力を計算し受信電力として出力する。
　なお、ＦＦＴ演算のバタフライ演算として、例えば特許文献３には、ＲＡＤＩＸ４の第３ステージが実質的に乗算処理が不要で符号変換と加算処理のみで実行することができるので、回路規模が小さな加算器で構成し第３ステージ演算は第２ステージ演算と並列に行うようにした構成が開示されている。また加算器とレジスタを備えた累算器は例えば特許文献４の記載等が参照される。さらにマルチキャリア通信システムにおけるサブキャリアの検出として特許文献５には、受信データ信号とＳＣＨ（Synchronization　Channel;同期チャネル）シンボル系列のレプリカとの時間方向の相関値をすべてのサブキャリアについて算出し、算出された相関値に基づいてＳＣＨが割当てられたサブキャリアを検出する構成が開示されている。
特開平９－８７６５号公報 特開２００２－２６１７２７号公報 特開２００５－２６０３３７号公報 特開２００６－３３０７４号公報 特開２００６－３２４８５９号公報
　以下に本発明による分析を与える。
　第１の問題点は、ＦＦＴ演算処理後の受信信号の電力計算に、電力計算専用の演算回路を用いる場合、専用演算回路による面積オーバヘッドが生じる、ということである。
　第２の問題点は、ＦＦＴ演算処理後の受信信号の電力計算にＤＳＰ等のプロセッサを用いる場合、その電力計算による処理遅延が大きくなり、受信電力値の報告までの遅延時間が大きくなる、ということである。
　また、受信電力計算のために、ＤＳＰ処理に大きな負荷を与え、ＤＳＰで行う他の処理への影響を与えることも問題となる。
　したがって本発明の目的は、受信電力の計算処理のための回路面積のオーバヘッドおよび遅延時間の増大を抑制するＦＦＴ演算装置と該ＦＦＴ演算装置を備えた通信装置及び方法を提供することにある。
　本発明によれば、ＦＦＴ（Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）演算のバタフライ演算に複素乗算器が使用されていないタイミングであることを検知する演算器切り替え検知部と、前記演算器切り替え検知部での検知結果に基づき、複素乗算と電力演算とに演算を切り替える複素乗算・電力演算器と、を備え、前記複素乗算・電力演算器は、ＦＦＴ演算のバタフライ演算に複素乗算が行われないタイミングに電力演算を行う、ＦＦＴ演算装置が提供される。本発明によれば、ＦＦＴ演算装置を備えた通信装置が提供される。
　本発明によれば、ＦＦＴ（Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）演算のバタフライ演算における複素乗算が行われないタイミングを検出し、ＦＦＴ演算のバタフライ演算で乗算行われていないタイミングに複素乗算器を用いて電力演算を行うことで、ＦＦＴ演算と同時に電力演算を行う、電力演算方法が提供される。
　本発明によれば、受信電力の計算処理のための回路面積のオーバヘッドおよび遅延時間の増大を抑制することができる。
本発明の一実施例のＦＦＴ演算回路の構成を示す図である。 比較例のバタフライ演算器の構成を示す図である。 本発明の一実施例のバタフライ演算器の構成を示す図である。 ８点のＦＦＴ演算のバタフライ演算フローグラフを示す図である。 単位バタフライ演算のフローグラフを示す図である。 比較例および本発明のＦＦＴ演算器の通常ステージと最終ステージの動作を説明する図である。 比較例の複素乗算器の構成を示す図である。 本発明の一実施例の複素乗算・電力演算器の実施例を示す図である。 本発明の第２の実施例のバタフライ演算器の構成を示す図である。 受信電力演算手段の構成を示す図である。
　本発明の実施の形態について説明する。本発明は、ＦＦＴ演算処理を行うバタフライ演算器の中に、ＦＦＴ演算処理の最終ステージを検知する手段と、複素乗算を行うか、電力演算を行うかを切り替えることができる複素乗算・電力演算器を持ち、ＦＦＴ演算の最終ステージの複素乗算が用いられていないときに、複素乗算器を電力演算器に切り替えることにより、ＦＦＴ演算の最終ステージのバタフライ演算と同時に電力演算を行う。
　本発明によれば、ＦＦＴ演算の最終ステージと同時に電力演算を行うことができる（図１、図３）。
　具体的には、本発明の一実施形態のＦＦＴ演算器において、ＦＦＴ演算の通常のステージでは、従来のＦＦＴ演算器と同様に、通常のバタフライ演算を行うが、最終ステージには、バタフライ演算に使用されていない複素乗算器を、電力演算器に切り替えて、ＦＦＴ演算のバタフライ演算を行いながら、電力演算を行う。
　本実施の形態においては、図１０に示したような、電力演算専用回路を用いた構成と比べ、回路面積を小さくすることができる。その理由は、電力演算に用いられる乗算器として、ＦＦＴ演算に用いられる複素演算器内の乗算器を用いるため、別途、乗算器を用意する必要が無いためである。
　本実施形態においては、受信電力演算による遅延時間が短い。その理由は、電力演算をＦＦＴ演算と同時に行うことができるため、ＦＦＴ演算後の電力演算のための時間が必要無いからである。
　本実施形態においては、消費電力が小さいことである。その理由は、ＦＦＴ演算で得られるサブキャリア信号の電力演算をその場で行うため、電力演算器までのサブキャリア信号の転送が無く、それによる電力消費が無いため、結果として消費電力が小さくなる。以下、具体的な実施例に即して説明する。
　図１は、本発明の一実施例のＦＦＴ演算器の構成を示す図である。図１を参照すると、最初のステージでは、ＦＦＴ演算器外部から入力された入力データ（ベースバンドデータ入力）と回転子テーブル１０２から送られた回転子データとをバタフライ演算器１０１でバタフライ演算し、その結果を、メモリ１０３に格納する。
　途中のステージでは、前のステージでメモリ１０３に格納されたデータと、回転子データに対してバタフライ演算を行い、その結果をもう一度メモリ１０３に格納する。
　最終ステージでは、直前のステージでメモリ１０３に格納されたデータに対して、バタフライ演算器１０１でバタフライ演算を行った結果であるサブキャリアデータを、ＦＦＴ演算器外部へ出力し、同時に、受信電力演算結果も出力する。
　図２は、比較例として、バタフライ演算器の典型的な構成例を示す。図２を参照すると、この比較例のバタフライ演算器においては、複素加算器２０１は２つのデータａ０、ａ１を入力し複素加算を行った結果ａ０＋ａ１をｂ０として出力する。
　複素減算器２０２は、２つのデータａ０、ａ１を入力し複素減算を行った結果ａ０－ａ１を出力する。
　複素乗算器２０３は、ａ０－ａ１に回転子データＷを乗算した結果（ａ０－ａ１）×Ｗを複素データｂ１として出力する。
　最終ステージでは、回転子をかける必要が無いので、回転子として１．０を与えることにより、回転子をかけなかったのと同じ効果を実現している。
　図３は、本実施例のＦＦＴ演算器に含まれるバタフライ演算器の構成を示す図である。図３を参照すると、このバタフライ演算器は、
　（Ａ）ａ０とａ１を入力し複素加算結果ａ０＋ａ１を出力する複素加算器３０１と、
　（Ｂ）ａ０とａ１を入力し複素減算結果ａ０－ａ１を出力する複素減算器３０２と、
　（Ｃ）バタフライ演算に複素乗算器が使用されていないタイミングであることを検知する演算器切り替えタイミング検知ブロック３０４と、
　（Ｄ）演算器切り替えタイミング検知ブロック３０４からの制御信号（演算器切り替え信号）に基づき、ＦＦＴの複素乗算と電力演算の切り替えを行う複素乗算・電力演算器３０３と、
　（Ｅ）演算器切り替えタイミング検知ブロック３０４からの制御信号（演算器切り替え信号）に基づき、複素加算器３０１の出力と回転子データを選択し複素乗算・電力演算器３０３の入力データの切り替えを行うセレクタ３０５と、
　（Ｆ）演算器切り替えタイミング検知ブロック３０４からの制御信号（演算器切り替え信号）に基づき、複素減算器３０２の出力と複素乗算・電力演算器３０３の出力の切り替えを行う出力データ切り替え用セレクタ３０６と、
　を備えている。
　複素乗算・電力演算器３０３は、演算器切り替えタイミング検知ブロック３０４からの制御信号の状態に応じて、２つの入力データａ０、ａ１の複素乗算を行うか、電力演算を行うかの演算の切り替えを行う。
　バタフライ演算に複素乗算器が使用される場合、セレクタ３０５は回転子データＷを選択出力し、複素乗算・電力演算器３０３は、複素乗算（ａ０－ａ１）×Ｗの演算を行い、セレクタ３０６は、複素乗算・電力演算器３０３の出力を選択してｂ１（＝（ａ０－ａ１）×Ｗ）に出力する。複素加算器３０１の出力（ａ０＋ａ１）はｂ０として出力される。
　最終ステージでは、バタフライ演算に複素乗算器は使用されず、セレクタ３０５は複素加算器３０１の出力を選択し、複素乗算・電力演算器３０３は、複素減算器３０２の出力ｃ０（＝ａ０＋ａ１）とセレクタ３０５の出力（＝ａ０－ａ１）を入力し、電力演算を行い、電力Ｐ０、Ｐ１を出力する。また、最終ステージのバタフライ演算出力として、複素加算器３０１の出力（ａ０＋ａ１）をｂ０として出力し、セレクタ３０６で選択された、複素減算器３０２の出力（ａ０－ａ１）をｂ１として出力する。
　次に、本発明のＦＦＴ演算器の動作について説明する。
　図４は、８点のＦＦＴ演算のバタフライ演算フローグラフを示している。ここで、交点で線が合流しているところは、データの加算を意味し、線下の値が存在しているところは、データ値にその値を乗算することを意味している。また、ＦＦＴ演算の入力データ、出力データは全て複素数である。
　ＦＦＴ演算は、通常、このようなバタフライ演算フローグラフに従って、繰り返しバタフライ演算を行うことにより、処理が行われる。例えば、８点のＦＦＴ演算では、１ステージに４回の基数２のバタフライ演算が３ステージ分行われ、合計１２回分のバタフライ演算が行われる。
　図５は、単位バタフライ演算のフローグラフを示している。例えば、最終ステージ以外のステージでは、図５（ａ）に示すように、
　ｂ０＝ａ０＋ａ１、
　ｂ１＝（ａ０－ａ１）×Ｗｋ
というバタフライ演算が行われる。
　最終ステージの単位バタフライ演算は回転子データＷｋの複素乗算は不要であり、図５（ｂ）のように、
　ｂ０＝ａ０＋ａ１、
　ｂ１＝ａ０－ａ１
という演算が行われる。
　このように、ＦＦＴ演算では、最終ステージのバタフライ演算では、複素乗算が行われないという性質を持つ。そこで、本発明においては、図６のように、ＦＦＴ演算の最終ステージにおいて複素乗算が行われていないタイミングに、通常のステージではバタフライ演算に用いられる複素乗算器を用いて、電力計算を行っている。
　図６（ａ）は、図２の比較例（通常のＦＦＴ演算器）および、図３の本実施例のＦＦＴ演算器の通常ステージ（最終ステージ以外のステージ）の動作を説明する図である。図６（ｂ）、（ｃ）は、比較例（通常のＦＦＴ演算器）および、図３の本実施例のＦＦＴ演算器の最終ステージの動作をそれぞれ説明する図である。ＦＦＴ演算器に用いられるバタフライ演算器における通常ステージにおけるバタフライ演算の流れについて説明する。
　まず、複素加算器３０１によって、２つの入力データａ０、ａ１の複素加算が行われ、その結果データｂ０が出力される。
　同時に、複素減算器３０２によって、２つの入力データａ０、ａ１の複素減算が行われ、その結果データｃ０が出力される。
　さらに、回転子データＷはセレクタ３０５を通り（セレクタ３０５で選択され）、データｃ１として出力される。
　データｃ０とデータｃ１は複素乗算・電力演算器３０３によって複素乗算され、複素乗算結果がデータｄとなり、セレクタ３０６を通じて、出力データｂ１として出力される。
　次に、図３のＦＦＴ演算器に用いられるバタフライ演算器における最終ステージにおけるバタフライ演算および電力演算の流れを説明する。
　最終ステージでは、演算器切り替えタイミング検知ブロック３０４により、演算器切り替えタイミングが検知され、制御信号を切り替え、その結果、セレクタ３０５、セレクタ３０６における入力データの選択と、複素乗算・電力演算器３０３の演算の種類が切り替わる。
　このとき、複素加算器３０１によって、２つの入力データａ０、ａ１の複素加算が行われ、その結果、出力データｂ０として出力される。同時に、複素減算器３０２によって、２つの入力データａ０、ａ１の複素減算が行われ、複素減算結果データｃ０が出力される。複素減算結果データｃ０（＝ａ０－ａ１）は、セレクタ３０６を通して、出力データｂ１として出力される。
　出力データｂ０（＝ａ０＋ａ１）は、セレクタ３０５で選択されデータｃ１となる。
　複素減算結果データｃ０とデータｃ１は複素乗算・電力演算器３０３に入力され、データｃ０、データｃ１のそれぞれのデータの電力値が計算され、それらの電力値を連接したデータが受信電力出力データＰ０、Ｐ１として出力される。
　このように、本発明のＦＦＴ演算器では、ＦＦＴの結果データと同時に、受信電力データが出力される。
　次に、図３のバタフライ演算器の一部として用いられる複素乗算・電力演算器３０３の構成例を図８に示す。図８を参照すると、複素乗算・電力演算器３０３は、４つの乗算器５０１、５０２、５０３、５０４と、加算と減算を切り替えられる加算・減算器５０５と、加算器５０６と、入力データを切り替えるセレクタ５１０、５１１、５１２、５１３と、複素数データを実数部（ｒｅ）と虚数部（ｉｍ）に分離するビット抽出演算器（４０７、４０８）、そして、実数部（ｒｅ）データ、および虚数部（ｉｍ）データから複素数データを生成するビット連接演算器４０９が含まれる。
　図８に構成を示した複素乗算・電力演算器３０３では、演算器切り替え信号によって、２つの入力データｃ０、ｃ１の複素乗算を行うか、２つの入力データｃ０、ｃ１の電力演算を行うかの切り替えを行う。
　まず、複素乗算の計算を行うときは、演算器切り替え信号により、セレクタ（５１０、５１１、５１２、５１３）は、０側の入力が選択されるようになり、加算・減算器５０５は減算を行うように設定される。この場合、入力データｃ０は、ビット抽出演算器４０７により実数部（ｒ０．ｒｅ）と、虚数部（ｃ０．ｉｍ）に分解され、入力データｃ１は、ビット抽出演算器４０８により実数部（ｒ１．ｒｅ）と、虚数部（ｃ１．ｉｍ）に分解される。
　そして、乗算器５０１には、ｃ０の実数部（ｃ０．ｒｅ）とｃ１の実数部（ｃ１．ｒｅ）が入力され、乗算器５０１は（ｃ０．ｒｅ）×（ｃ１．ｒｅ）を出力する。
　乗算器５０２には、ｃ０の虚数部（ｃ０．ｉｍ）とｃ１の虚数部（ｃ１．ｉｍ）が入力され、乗算器５０２は（ｃ０．ｉｍ）×（ｃ１．ｉｍ）を出力する。
　乗算器５０３には、ｃ０の実数部（ｃ０．ｒｅ）とｃ１の虚数部（ｃ１．ｉｍ）が入力され、乗算器５０３は（ｃ０．ｒｅ）×（ｃ１．ｉｍ）を出力する。
　乗算器５０４には、ｃ０の虚数部（ｃ０．ｉｍ）とｃ１の実数部（ｃ１．ｒｅ）が入力され、乗算器５０４は（ｃ０．ｉｍ）×（ｃ１．ｒｅ）を出力する。
　乗算器５０１の演算結果（ｃ０．ｒｅ）×（ｃ１．ｒｅ）と乗算器５０２の演算結果（ｃ０．ｉｍ）×（ｃ１．ｉｍ）は、加算・減算器５０５に入力され、乗算器５０１の演算結果から乗算器５０２の演算結果を減算した結果（ｃ０．ｒｅ）×（ｃ１．ｒｅ）－（ｃ０．ｉｍ）×（ｃ１．ｉｍ）が出力データの実数部（ｄ．ｒｅ）になる。
　同様に、乗算器５０３の演算結果（ｃ０．ｒｅ）×（ｃ１．ｉｍ）と乗算器５０４の演算結果（ｃ０．ｉｍ）×（ｃ１．ｒｅ）は加算器５０６に入力され、乗算器５０３の演算結果と乗算器５０４の演算結果を加算した結果（ｃ０．ｒｅ）×（ｃ１．ｉｍ）＋（ｃ０．ｉｍ）×（ｃ１．ｒｅ）が出力データの虚数部（ｄ．ｉｍ）になる。
　これらの結果は、ビット連接演算器４０９によって連接され、出力データとなる。
　電力演算を行うときは、演算器切り替え信号により、セレクタ（５１０、５１１、５１２、５１３）は、１側の入力が選択されるようになり、加算・減算器５０５は加算を行うように設定される。
　この場合、入力データｃ０は、ビット抽出演算器４０７により、実数部（ｒ０．ｒｅ）と、虚数部（ｃ０．ｉｍ）に分解される。
　入力データｃ１は、ビット抽出演算器４０８により、実数部（ｒ１．ｒｅ）と虚数部（ｃ１．ｉｍ）に分解される。
　乗算器５０１には、両方の入力ポートにｃ０の実数部（ｃ０．ｒｅ）が入力され、乗算器５０１は（ｃ０．ｒｅ）×（ｃ０．ｒｅ）を出力する。
　乗算器５０２には、両方の入力ポートにｃ０の虚数部（ｃ０．ｉｍ）が入力され、乗算器５０２は、（ｃ０．ｉｍ）×（ｃ０．ｉｍ）を出力する。
　乗算器５０３には、両方の入力ポートにｃ１の虚数部（ｃ１．ｉｍ）が入力され、乗算器５０３は、（ｃ１．ｉｍ）×（ｃ１．ｉｍ）を出力する。
　乗算器５０４には、両方の入力ポートにｃ１の実数部（ｃ１．ｒｅ）が入力され、乗算器５０４は、（ｃ１．ｒｅ）×（ｃ１．ｒｅ）を出力する。
　乗算器５０１の演算結果と乗算器５０２の演算結果は加算・減算器５０５に入力され、乗算器５０１の演算結果と乗算器５０２の演算結果を加算した結果（ｃ０．ｒｅ）×（ｃ０．ｒｅ）＋（ｃ０．ｉｍ）×（ｃ０．ｉｍ）が出力データの実数部（ｄ．ｒｅ）になる。
　同様に、乗算器５０３の演算結果と乗算器５０４の演算結果は加算器５０６に入力され、乗算器５０３の演算結果と乗算器５０４の演算結果を加算した結果（ｃ１．ｉｍ）×（ｃ１．ｉｍ）＋（ｃ１．ｒｅ）×（ｃ１．ｒｅ）が出力データの虚数部（ｄ．ｉｍ）になる。
　出力データの実数部（ｄ．ｒｅ）はｃ０の電力を、出力データの虚数部（ｄ．ｉｍ）はｃ１の電力を示している。これらの結果はビット連接演算器４０９によって連接され、出力データとなる。
　図７は、図８の乗算・電力演算器の構成と比較するために、比較例の複素乗算器の構成を示す図である。図７を参照すると、比較例の複素乗算器は、図８のセレクタが備えず、加算減算器５０１を減算器４０６の代わりに備えている。
　図９は、本発明の第２の実施例のバタフライ演算器の構成を示す図である。図９を参照すると、本実施例においては、このバタフライ演算器では、サブキャリア信号の受信電力をそのまま出力するのでなく、選択されたサブキャリア信号の電力をアキュムレートした結果を出力する。
　このバタフライ演算器では、図３のバタフライ演算器と同様に、最終ステージで、複素乗算・電力演算器６０３の出力に受信電力が出力される。
　出力された受信電力は、電力加算対象サブキャリア選択ブロック６０７によって電力のアキュムレートを行うサブキャリアであるか否かが判定され、ＡＮＤ回路６０８によって、加算を行うサブキャリアの電力データはそのまま通過し、そうで無い場合は０になる。
　それらの電力データはレジスタ６１０に格納されたデータと共に、多入力加算器６０９に入力され、多入力加算器６０９による加算結果が、レジスタ６１０に格納される。
　全てのアキュムレートを行うサブキャリアの電力が加算され、レジスタ６１０に格納されると、その値はバタフライ演算器の外部に出力される（ｓｉｇｍａ（Ｐ））。なお、図６における演算器切り替えタイミング検知ブロック６０４、複素加算器６０１、複素減算器６０２、複素乗算・電力演算器６０３、セレクタ６０５、出力データ切り替え用セレクタ６０６は、図３の演算器切り替えタイミング検知ブロック３０４、複素加算器３０１、複素減算器３０２、複素乗算・電力演算器３０３、セレクタ３０５、出力データ切り替え用セレクタ３０６にそれぞれ対応しており、説明は省略する。　
　本発明は携帯電話等の無線装置等に適用される。
　なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１０１　バタフライ演算器
１０２　回転子テーブル
１０３　メモリ
２０１　複素加算器
２０２　複素減算器
２０３　複素乗算器
３０１　複素加算器
３０２　複素減算器
３０３　複素乗算・電力演算器
３０４　演算器切り替えタイミング検知ブロック
３０５、３０６　セレクタ
４０１、４０２、４０３、４０４　乗算器
４０５　減算器
４０６　加算器
４０７、４０８　ビット抽出演算器
４０９　ビット連接演算器
５０１、５０２、５０３、５０４　乗算器
５０５　加算・減算器
５０６　加算器
５０７、５０８　ビット抽出演算器
５０９　ビット連接演算器
５１０、５１１、５１２、５１３　セレクタ
６０１　複素加算器
６０２　複素減算器
６０３　複素乗算・電力演算器
６０４　演算器切り替えタイミング検知ブロック
６０５、６０６　セレクタ
６０７　電力加算対象サブキャリア選択ブロック
６０８　ＡＮＤ回路
６０９　多入力加算器
６１０　レジスタ
７０１　ＦＦＴ演算器
７０２　電力演算回路またはＤＳＰ

Claims (10)

  1. 　ＦＦＴ（Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）演算のバタフライ演算に複素乗算器が使用されていないタイミングであることを検知する演算器切り替え検知部と、
    　前記演算器切り替え検知部での検知結果に基づき、複素乗算と電力演算とに演算を切り替える複素乗算・電力演算器と、
    　を備え、前記複素乗算・電力演算器は、ＦＦＴ演算のバタフライ演算に複素乗算が行われないタイミングに電力演算を行う、ＦＦＴ演算装置。
  2. 　前記バタフライ演算に複素乗算が使用されていないタイミングは、ＦＦＴ演算の最終ステージである、請求項１記載のＦＦＴ演算装置。
  3. 　電力加算対象とするサブキャリアを選択する手段と、
    　電力加算対象となるサブキャリアの受信電力を累算する、加算器及びレジスタを備え、
    　電力加算を行うサブキャリアの受信電力の合計を出力する、請求項１又は２記載のＦＦＴ演算装置。
  4. 　前記バタフライ演算を行うバタフライ演算器が、
    　第１、第の複素信号を入力し前記第１、第の複素信号の加算結果を出力する複素加算器と、
    　前記第１、第の複素信号を入力し前記第１の複素信号から前記第２の複素信号を減算した結果を出力する複素減算器と、
    　前記複素加算器の出力と回転子データを入力し、前記演算器切り替え検知部からの検知結果である制御信号に応じて一方を選択出力する第１のセレクタと、
    　前記複素減算器の出力と前記第１のセレクタの出力を入力し、前記演算器切り替え検知部からの前記制御信号に応じて、前記複素減算器からの出力に前記回転子データを乗算した値を出力する複素乗算器、又は、
    　前記複素加算器の出力と前記複素減算器の出力からそれぞれの電力を演算する電力演算器のいずれかに演算器の演算動作を行う複素乗算・電力演算器と、
    　前記複素減算器の出力と前記複素乗算・電力演算器の出力とを入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第２のセレクタと、
    　を備えた請求項１又は２に記載のＦＦＴ演算装置。
  5. 　加算器と、
    　前記加算器の出力を保持するレジスタと、
    　を備え、
    　前記加算器は前記複素乗算・電力演算器から出力と前記レジスタの値を加算し加算結果を前記レジスタに保持することで電力を累積加算する請求項４記載のＦＦＴ演算装置。
  6. 　選択されたサブキャリアの電力を累積加算するように、前記複素乗算・電力演算器から出力と前記加算器の入力を制御する請求項５記載のＦＦＴ演算装置。
  7. 　前記複素乗算・電力演算器が、
    　前記複素減算器の出力を入力し第１の実数部と第１の虚数部に分離する第１のビット抽出演算器と、
    　前記第１のセレクタの出力を入力し第２の実数部と第２の虚数部に分離する第２のビット抽出演算器と、
    　前記第１の実数部と前記第２の実数部を第１、第２の入力に入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第１のセレクタと、
    　前記第２の虚数部と前記第１の虚数部を第１、第２の入力に入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第２のセレクタと、
    　前記第１の実数部と前記第２の虚数部を第１、第２の入力に入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第３のセレクタと、
    　前記第１の虚数部と前記第２の実数部を第１、第２の入力に入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第４のセレクタと、
    　前記第１の実数部と前記第１のセレクタの出力を第１、第２の入力に入力し該第１、第２の入力の乗算結果を出力する第１の乗算器と、
    　前記第１の虚数部と前記第２のセレクタの出力を第１、第２の入力に入力し該第１、第２の入力の乗算結果を出力する第２の乗算器と、
    　前記第３のセレクタの出力と前記第２の虚数部を第１、第２の入力に入力し該第１、第２の入力の乗算結果を出力する第３の乗算器と、
    　前記第４のセレクタの出力と前記第２の実数部を第１、第２の入力に入力し該第１、第２の入力の乗算結果を出力する第４の乗算器と、
    　前記第１、第２の乗算器の出力を第１、第２の入力し前記演算器切り替え検知部からの前記制御信号に応じて該第１、第２の入力の加算結果又は該第１、第２の入力の減算結果を出力する加算・減算器と、
    　前記第３、第４の乗算器の出力を第１、第２の入力し該第１、第２の入力の加算結果を出力する加算器と、
    　前記加算・減算器の出力と前記加算器の出力を第１、第２の入力し該複数データを生成するビット連接演算器と、
    　を備えた請求項１記載のＦＦＴ演算装置。
  8. 　請求項１乃至７のいずれか一項記載のＦＦＴ演算装置を備えた通信装置。
  9. 　ＦＦＴ（Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）演算のバタフライ演算における複素乗算行われないタイミングを検出し、
    　ＦＦＴ演算のバタフライ演算で乗算行われていないタイミングに複素乗算器を用いて電力演算を行うことで、ＦＦＴ演算と同時に電力演算を行う、電力演算方法。
  10. 　前記バタフライ演算に複素乗算が使用されていないタイミングは、ＦＦＴ演算の最終ステージである、請求項９記載の電力演算方法。
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