JP2002071723A - インターリーブａｄ変換方式波形ディジタイザ装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のＡＤ変換器間におけるサンプリング位
相のずれを測定して、ＦＦＴ演算処理の補正が可能なイ
ンターリーブＡＤ変換方式波形デジタイザ装置を提供す
る。 【解決手段】インターリーブ相数を２以上のＮ相とした
とき、Ｎ個のＡＤ変換器をインターリーブ構成に接続し
て備え、各ＡＤ変換器のサンプリングタイミングはイン
ターリーブ構成に対応する所定タイミングで各々サンプ
リングして連続的に出力し、被測定デバイスから出力さ
れる被測定信号を受けて量子化変換し、ＡＤ変換器から
の時系列データを受けてバタフライ演算手法によりフー
リエ変換する波形デジタイザ装置であって、位相誤差に
基づいて係数を定める窓関数乗算部と、位相誤差補正係
数を挿入してバタフライ演算を行うバタフライ演算部を
含むことを特徴とする、インターリーブＡＤ変換方式波
形デジタイザ装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インターリーブＡ
Ｄ変換方式の波形ディジタイザ装置に関する。特に、イ
ンターリーブＡＤ変換時におけるサンプリングタイミン
グの位相誤差に伴う測定誤差を検出して補正する補正手
段に関する。

【０００２】

【従来の技術】Ｎ相（ｗａｙ）のインターリーブＡＤ変
換方式の波形ディジタイザは、Ｎ個のＡＤコンバータを
用いることで、見かけ上のサンプリングレートを高くす
ることが可能な技術であるが、一方でサンプリングする
タイミングが正確であることが要求される。

【０００３】本例においては、インターリーブの相数を
２として以下説明する。また、時系列データの個数を、
２のべき数１２とした４０９６個のデータとして説明す
る。波形ディジタイザは、２個のＡＤコンバータと、窓
関数乗算部と、ＦＴ処理部を備える。ＡＤコンバータ
は、アナログ信号を、一定のサンプリングレートで、デ
ィジタル信号に変換する。２個のＡＤコンバータは、ア
ナログ信号を交互にサンプリングすることにより、見か
け上のサンプリングレートを高くする。窓関数乗算部
は、２個のＡＤコンバータが変換したディジタル信号の
うち、所定の時間領域のデータを抜き出す。窓関数乗算
部は、時間軸を含む所定の関数から、一定時間間隔で取
得した値を、ディジタルデータに乗算する。このとき、
所定の時間領域外では、ディジタルデータに零を乗算す
ることにより、所定の時間領域のデータを抜き出す。本
例において、窓関数乗算部が抜き出すデータを、４０９
６個のデータ列とする。ＦＴ処理部は、窓関数乗算部が
抜き出したディジタル信号に対して、フーリエ変換を行
う。

【０００４】ＦＴ処理部は、窓関数乗算部が抜きだし
た、ディジタル信号データ列を受けて、高速フーリエ変
換（ＦＦＴ）処理した４０９６個の周波数スペクトラム
データを出力する。ＦＴ処理部は、第１ＦＦＴ部と、第
２ＦＦＴ部と、バタフライ演算部とを有する。第１ＦＦ
Ｔ部と第２ＦＦＴ部は各々２０４８個の時系列データを
受けてＦＦＴ処理した２０４８個の途中データ（複素デ
ータ）を各々出力する。バタフライ演算部は、ＦＦＴ処
理で用いられる周知のバタフライ演算の最終段のバタフ
ライ演算を行う。

【０００５】バタフライ演算部は、第１及び第２ＦＦＴ
部からのデータに対してバタフライ演算を行い、ＦＦＴ
処理で適用される周知のバタフライ演算を行った結果の
４０９６点の周波数スペクトラムデータを出力する。

【０００６】半導体試験装置における波形ディジタイザ
装置に係る構成例として、被試験デバイスからのアナロ
グ信号が送られる第１ＡＤコンバータと、第２ＡＤコン
バータと、整列部と、ＦＴ処理部とを有するディジタイ
ザ装置がある。ここで、ＡＤコンバータは、ＡＤ変換す
るサンプリングタイミングの特性が、群遅延特性や、ア
パーチャ遅延特性を含んで、全く同一特性である。尚、
通常は、両ＡＤコンバータがサンプリングしたサンプリ
ングデータは、一旦バッファメモリを備えて格納し、そ
の後にＦＴ処理部へ供給して演算処理する。

【０００７】被試験デバイスから出力された被測定用の
アナログ信号は、第１ＡＤコンバータと、第２ＡＤコン
バータの両方の入力端へ供給され、第１ＡＤコンバータ
は、偶数データ列のサンプリングを行う。出力する偶数
時系列データをＤ０、Ｄ２、Ｄ４，・・・とする。また
第２ＡＤコンバータは、奇数時系列データのサンプリン
グを行う。出力する奇数時系列データをＤ１、Ｄ３、Ｄ
５、・・・とする。整列部は、両時系列データを受け
て、交互に整列変換した時系列データＤ０、Ｄ１，Ｄ
２，Ｄ３、Ｄ４、Ｄ５、・・・を出力する。

【０００８】２個のＡＤコンバータのサンプリングタイ
ミングの位相間隔は、お互いが等間隔となるように位相
調整されていなければならない。位相誤差が生じている
場合においても、ＦＦＴ処理は、等間隔でサンプリング
したデータとして処理を行うため、正しい周波数スペク
トルが得られない。また、窓関数乗算部においても、等
間隔でサンプリングしたものとして、乗算する係数を定
めているので、ＦＦＴ処理による周波数スペクトルに誤
差が生じる。

【０００９】

【発明が解決しようとする課題】上述したように従来技
術においては、複数のＡＤコンバータ間におけるサンプ
リングタイミングの変動はなく、サンプリングクロック
レートは一定、あるいは許容できる誤差範囲内でサンプ
リングレートを一定としていた。一方、ＡＤコンバータ
のサンプリング特性は、ＡＤコンバータ素子自身の部品
ばらつきや、環境温度、経時変化、電源電圧変動によ
り、目的とする等間隔でのサンプリングに変動を来す。
また、サンプリングする周波数を大きく変えて測定する
半導体試験装置等の利用形態では群遅延特性がクロック
周波数の変更に伴って変わってくる。これら要因に伴っ
て、理想状態のサンプリングタイミングからの変動を生
じてくることになる。このことは、より精度良く入力信
号の周波数スペクトラムを求めようとする場合において
は、従来の装置は、好ましくなく実用上の難点である。

【００１０】そこで、本発明が解決しようとする課題
は、複数の複数のＡＤコンバータ間におけるサンプリン
グ位相のずれを検出し、窓関数乗算部及びＦＴ処理部の
演算処理の補正が可能なインターリーブＡＤ変換方式デ
ィジタイザ装置及び半導体試験装置を提供することを目
的とする。この目的は、特許請求の範囲における独立項
に記載の特徴の組み合わせにより達成される。また従属
項は本発明の更なる有利な具体例を規定する。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の形態においては、半導体デバイスか
ら出力されるアナログ信号をディジタル信号に変換する
ディジタイザ装置であって、半導体デバイスから出力さ
れるアナログ信号を、それぞれ異なるサンプリングタイ
ミングでディジタル信号に順次変換するＮ（Ｎは２以上
の整数）個のＡ／Ｄコンバータと、ディジタル信号のそ
れぞれに、所定の補正係数を乗算する窓関数乗算部と、
所定の係数が乗算されたディジタル信号に、フーリエ変
換（ＦＴ）処理を行うＦＴ処理部とを備え、窓関数乗算
部は、ディジタル信号のそれぞれに対して、サンプリン
グタイミングに基づいた補正係数を乗算することを特徴
とするディジタイザ装置を提供する。

【００１２】Ｎ個のＡ／Ｄコンバータは、それぞれ実質
的に同一の周波数でアナログ信号をサンプリングし、Ｎ
個のＡ／Ｄコンバータがアナログ信号をサンプリングす
るサンプリングタイミングは、等時間間隔に配置された
理想的なサンプリングタイミングと位相誤差を有し、窓
関数乗算部は、ディジタル信号のそれぞれに対して、位
相誤差に基づいた補正係数を乗算してもよい。また、窓
関数乗算部は、ディジタル信号に所定の補正係数を乗算
するＮ個の係数乗算部を有し、Ｎ個の係数乗算部は、そ
れぞれＮ個のＡ／Ｄコンバータに対応し、それぞれのＡ
／Ｄコンバータが変換したディジタル信号に補正係数を
乗算してもよい。

【００１３】窓関数乗算部は、予め複数の補正係数が格
納された記憶部を有し、窓関数乗算部は、ディジタル信
号のそれぞれに対して、複数の補正係数の１つを順次選
択してもよい。また、窓関数乗算部は、サンプリングタ
イミングに基づいて、ディジタル信号のそれぞれに対し
て乗算する補正係数を算出し、窓関数乗算部は、算出し
た複数の補正係数を記憶する記憶部を有してもよい。窓
関数乗算部は、Ｎ個の係数乗算部に対応した、Ｎ個の記
憶部を有し、Ｎ個のＡ／Ｄコンバータは、等時間間隔に
配置された理想的なサンプリングタイミングと位相誤差
を有するサンプリングタイミングでアナログ信号をサン
プリングし、Ｎ個の記憶部には、Ｎ個のＡ／Ｄコンバー
タのそれぞれの位相誤差に基づいた補正係数が格納され
てもよい。窓関数乗算部は、所定の時間領域外でサンプ
リングされたディジタル信号に対して、零を乗算するこ
とが好ましい。

【００１４】ＦＴ処理部は、補正係数が乗算されたディ
ジタル信号を所定の順序に整列させた、データシーケン
スを生成するインターリーブ部を有してもよい。また、
ＦＴ処理部は、窓関数乗算部が零を乗算しなかったディ
ジタル信号を所定の順序に整列させた、データシーケン
スを生成するインターリーブ部を有してもよい。ＦＴ処
理部は、高速フーリエ変換（ＦＦＴ）処理をデータシー
ケンスに対して行うことが好ましい。ＦＴ処理部は、デ
ータシーケンス中の偶数番目データシーケンスにＦＦＴ
処理を行う第１ＦＦＴ処理部と、データシーケンス中の
奇数番目データシーケンスにＦＦＴ処理を行う第２ＦＦ
Ｔ処理部とを更に有し、Ｎ個のＡ／Ｄコンバータが行う
サンプリングタイミングと、等時間間隔に配置された理
想的なサンプリングタイミングとは位相誤差を有し、Ｆ
Ｔ処理部は、位相誤差を補正する位相補正係数に基づい
て、ＦＦＴ処理されたディジタル信号を補正するバタフ
ライ演算を行う、バタフライ演算部を更に有してもよ
い。

【００１５】バタフライ演算部は、第１ＦＦＴ処理部又
は第２ＦＦＴ処理部のどちらか片方によりＦＦＴ処理さ
れたディジタル信号に第１の位相補正係数を乗算しても
よい。ＦＴ処理部は、バタフライ演算部が演算したディ
ジタル信号のそれぞれに、第１の位相補正係数に基づく
第２及び第３の位相補正係数のいずれかを乗算してもよ
い。

【００１６】本発明に係るディジタイザ装置は、４個の
Ａ／Ｄコンバータを備え、ＦＴ処理部は、それぞれのＡ
／Ｄコンバータが変換したディジタルデータに対してそ
れぞれＦＦＴ処理を行う４個のＦＦＴ処理部を有し、４
個のＡ／Ｄコンバータが行うそれぞれのサンプリングタ
イミングと理想的なサンプリングタイミングとは、それ
ぞれ位相誤差（τ０、τ１、τ２、τ３）を有し、ＦＴ
処理部は、４個の位相誤差（τ０、τ１、τ２、τ３）
を補正する位相補正係数に基づいて、ＦＦＴ処理された
ディジタル信号を補正するバタフライ演算を行う２段の
バタフライ演算部を有し、第１段目のバタフライ演算部
は、（τ２−τ０）及び（τ３−τ１）に対してバタフ
ライ演算を行い、第２段目のバタフライ演算部は、（τ
１−τ０）に対してバタフライ演算を行ってもよい。

【００１７】また、本発明に係るディジタイザ装置は、
８個のＡ／Ｄコンバータを備え、ＦＴ処理部は、それぞ
れのＡ／Ｄコンバータが変換したディジタルデータに対
してそれぞれＦＦＴ処理を行う８個のＦＦＴ処理部を有
し、４個のＡ／Ｄコンバータが行うそれぞれのサンプリ
ングタイミングと理想的なサンプリングタイミングと
は、それぞれ位相誤差（τ０、τ１、τ２、τ３、τ
４、τ５、τ６、τ７）を有し、ＦＴ処理部は、８個の
位相誤差（τ０、τ１、τ２、τ３、τ４、τ５、τ
６、τ７）を補正する位相補正係数に基づいて、ＦＦＴ
処理されたディジタル信号を補正するバタフライ演算を
行う３段のバタフライ演算部を有し、第１段目のバタフ
ライ演算部は、（τ４−τ０）、（τ６−τ２）、（τ
５−τ１）及び（τ７−τ３）に対してバタフライ演算
を行い、第２段目のバタフライ演算部は、（τ２−τ
０）及び（τ３−τ１）に対してバタフライ演算を行
い、第３段目のバタフライ演算部は、（τ１−τ０）に
対してバタフライ演算を行ってもよい。

【００１８】本発明の第２の形態においては、半導体デ
バイスを試験するための半導体試験装置であって、パタ
ーン信号及び期待値信号を発生するパターン発生部と、
パターン発生器が発生する前記パターン信号の波形を整
形する波形整形器と、半導体デバイスが載置され、半導
体デバイスに波形整形器によって整形されたパターン信
号を供給し、半導体デバイスから出力されるアナログ信
号を受け取る半導体接触部と、半導体デバイスから出力
されるアナログ信号をディジタル信号に変換するディジ
タイザ装置と、パターン発生器から出力される期待値信
号とディジタイザ装置から出力される信号を比較して半
導体デバイスの良否を判定する比較器とを備え、ディジ
タイザ装置は、半導体デバイスから出力されるアナログ
信号を、それぞれ異なるサンプリングタイミングでディ
ジタル信号に順次変換するＮ（Ｎは２以上の整数）個の
Ａ／Ｄコンバータと、ディジタル信号のそれぞれに、所
定の補正係数を乗算する窓関数乗算部と、所定の係数が
乗算されたディジタル信号に、フーリエ変換（ＦＴ）処
理を行うＦＴ処理部とを有し、窓関数乗算部は、ディジ
タル信号のそれぞれに対して、サンプリングタイミング
に基づいた補正係数を乗算することを特徴とする半導体
試験装置を提供する。

【００１９】ＦＴ処理部は、補正係数が乗算されたディ
ジタル信号を所定の順序に整列させた、データシーケン
スを生成するインターリーブ部と、データシーケンス中
の偶数番目データシーケンスにＦＦＴ処理を行う第１Ｆ
ＦＴ処理部と、データシーケンス中の奇数番目データシ
ーケンスにＦＦＴ処理を行う第２ＦＦＴ処理部とを有
し、Ｎ個のＡ／Ｄコンバータが行うサンプリングタイミ
ングと理想的なサンプリングタイミングとは位相誤差を
有し、ＦＴ処理部は、位相誤差を補正する位相補正係数
に基づいて、ＦＦＴ処理されたディジタル信号を補正す
るバタフライ演算を行う、バタフライ演算部を更に有し
てもよい。バタフライ演算部は、第１ＦＦＴ処理部又は
第２ＦＦＴ処理部のどちらか片方によりＦＦＴ処理され
たディジタル信号に第１の位相補正係数を乗算してもよ
い。

【００２０】尚、上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又、発明となりうる。

【００２１】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は特許請求の範囲
にかかる発明を限定するものではなく、又実施形態の中
で説明されている特徴の組み合わせの全てが発明の解決
手段に必須であるとは限らない。

【００２２】図１は、本発明に係る半導体試験装置１０
０の構成の一例を示す。半導体試験装置１００は、パタ
ーン発生器１０、波形整形器２０、半導体デバイス接触
部３０、波形ディジタイザ５０、比較器４０を備える。
試験されるべき半導体デバイス６０は、半導体デバイス
接触部３０に載置される。パターン発生器９１は、半導
体デバイス６０に供給する入力信号を生成する。入力信
号は、波形整形器２０に供給される。波形整形器２０
は、半導体デバイス６０の特性に応じて、入力信号の波
形を整形する。整形された入力信号は、半導体デバイス
接触部３０を介して、半導体デバイス６０に供給され
る。半導体デバイス６０は、入力された入力信号に基づ
いて、アナログ信号を半導体デバイス接触３０を介し
て、波形ディジタイザ５０に出力する。波形ディジタイ
ザ５０は、受け取ったアナログ信号をディジタル信号に
変換して、比較器４０に供給する。比較器４０は、ディ
ジタル信号に基づいて半導体デバイス６０の良否を判定
する。パターン発生器１０は、発生する入力信号に基づ
いて、期待値信号を生成し、比較器４０は、パターン発
生器１０が生成した期待値信号と、波形ディジタイザか
ら受け取った、ディジタル信号を比較して、半導体デバ
イス６０の良否を判定してよい。

【００２３】図２は、本発明に係る波形ディジタイザ
（ディジタイザ装置）５０の構成の一例を示す。波形デ
ィジタイザ５０は、複数のＡＤコンバータ（ＡＤＣ）５
２、窓関数乗算部５８、ＦＴ処理部７６を備える。本例
において、波形ディジタイザ５０は、２個のＡＤコンバ
ータを備える。

【００２４】複数のＡＤコンバータ５２は、半導体デバ
イス６０から出力されるアナログ信号を、それぞれ異な
るサンプリングタイミングでディジタル信号に順次変換
する。複数のＡＤコンバータ５２は、それぞれ実質的に
同一の周波数（ｆ）でアナログ信号をサンプリングす
る。本例において、ＡＤコンバータ５２ａ及び、ＡＤコ
ンバータ５２ｂは、交互にアナログ信号をサンプリング
することにより、２個のＡＤコンバータによるサンプリ
ング周波数は２ｆとなる。しかし、２個のＡＤコンバー
タで交互にサンプリングするため、サンプリングタイミ
ングは、等時間間隔とならない場合がある。等時間間隔
に並んだ理想的なサンプリングタイミングと、複数のＡ
Ｄコンバータによってサンプリングするサンプリングタ
イミングとは、位相誤差を有する。本例において、片方
のＡＤコンバータ５２ａのサンプリングタイミングを基
準とした場合、理想的には、ＡＤコンバータ５２ｂは、
ＡＤコンバータ５２ａのサンプリングタイミングの中間
でサンプリングすることが望ましいが、実際には、ＡＤ
コンバータ５２ｂのサンプリングタイミングは、位相誤
差τを生じる場合がある。

【００２５】窓関数乗算部５８は、一例として、係数乗
算部５４及び記憶部５６を有する。窓関数乗算部５８
は、ＡＤコンバータ５２から出力されたディジタル信号
に所定の補正係数を乗算し、半導体デバイス６０が出力
するアナログ信号波形の所定の時間領域の波形を選択す
る。本発明において、窓関数乗算部５８は、ＡＤコンバ
ータ５２のサンプリングタイミングに基づいた補正係数
を乗算する。窓関数乗算部５８は、所定の時間領域外で
サンプリングされたディジタル信号には、補正係数とし
て零を乗算することが好ましい。

【００２６】係数乗算部５４は、ディジタル信号に所定
の補正係数を乗算する。また、窓関数乗算部５８は、複
数のＡＤコンバータ５２にそれぞれ対応した、ＡＤコン
バータと同数の係数乗算部５４を有してよい。複数の係
数乗算部５４は、それぞれ対応するＡＤコンバータ５２
が変換したディジタル信号に補正係数を乗算する。

【００２７】窓関数乗算部５８は、予め複数の補正係数
が格納された記憶部を有してよい。窓関数乗算部５８
は、ディジタル信号のそれぞれに対して、複数の補正係
数の１つを順次選択してよい。また、窓関数乗算部５８
は、サンプリングタイミングに基づいてディジタル信号
のそれぞれに対して、乗算する補正係数を算出し、算出
した補正係数を記憶する記憶部を有してよい。また、窓
関数乗算部５８は、複数の係数乗算部にそれぞれ対応し
た、複数の記憶部を有してよく、このとき、複数のＡＤ
コンバータのサンプリングタイミングは、等時間間隔に
配置された理想的なサンプリングタイミングと位相誤差
を有し、複数の記憶部には、それぞれ対応する複数のＡ
Ｄコンバータのそれぞれの位相誤差に基づいた補正係数
が格納されてよい。

【００２８】ＦＴ変換部７６は、一例としてインターリ
ーブ部６２、第１ＴＦＴ処理部６４、第２ＴＦＴ処理部
６６及び、バタフライ演算部６８を有する。ＦＴ変換部
７６は、窓関数乗算部５８によって補正係数が乗算され
たディジタル信号に、フーリエ変換を行う。インターリ
ーブ部６２は、補正係数が乗算されたディジタル信号を
所定の順序に整列させたデータシーケンスを生成する。
また、インターリーブ部６２は、窓関数乗算部５８が零
を乗算しなかったディジタル信号を、所定の順序に整列
させたデータシーケンスを生成してもよい。ＦＴ変換部
７６は、インターリーブ部６２が生成したデータシーケ
ンスに対して高速フーリエ変換を行う。

【００２９】第１ＦＦＴ処理部６４は、データシーケン
ス中の偶数番目のディジタルデータに対して高速フーリ
エ変換を行い、第２ＦＦＴ処理部６６は、データシーケ
ンス中の奇数番目のディジタルデータに対して高速フー
リエ変換を行う。

【００３０】バタフライ演算部６８は、複数のＡＤコン
バータ５２が行うサンプリングタイミングと、理想的な
サンプリングタイミングとの位相誤差に基づいて、高速
フーリエ変換処理されたディジタル信号の位相誤差を補
正する。つまり、バタフライ演算部６８は、位相誤差を
補正する位相補正係数に基づいて、バタフライ演算を行
う。第１ＦＦＴ処理部６４及び第２ＦＦＴ処理部６６
は、高速フーリエ変換処理を行うが、高速フーリエ変換
は一般にバタフライ演算を行う。本発明におけるバタフ
ライ演算部６８を、第１及び第２ＦＦＴ処理部における
バタフライ演算の最終段としてよい。

【００３１】図３は、窓関数乗算部５８の機能について
の説明図である。波形１２は、一例として、半導体デバ
イス６０が出力するアナログ信号波形を示し、波形１４
は、一例として、窓関数乗算部５８における補正係数を
算出するための関数を示す。また、一例として、波形１
２上の丸印は、ＡＤコンバータ５２ａがサンプリングす
る点を示し、三角印は、ＡＤコンバータ５２ｂがサンプ
リングする点を示す。図３に示されるグラフの横軸は時
間軸を示し、縦軸は信号の強度を示す。

【００３２】ＡＤコンバータ５２が、アナログ信号１２
をサンプリングする周期は、ＡＤコンバータ５２ａ及び
５２ｂがサンプリングする周期を合成したものである。
理想的には、サンプリングする周期は、一定間隔をとる
ことが好ましいが、実際においては、複数のＡＤコンバ
ータ５２がそれぞれサンプリングする周期を正確に制御
することは困難である。そのため、ＡＤコンバータ５２
のサンプリングタイミングと、理想的なサンプリングタ
イミングとは誤差を有する。理想的なサンプリングタイ
ミングをＴ_０、Ｔ_１、Ｔ_２、・・・、Ｔ_１２、・・・と
する。丸印で示されるＡＤコンバータ５２ａのサンプリ
ングタイミングは、理想的なサンプリングタイミングＴ
_０、Ｔ_２、・・・、Ｔ_１２、・・・と同期しているとす
ると、三角印で示されるＡＤコンバータ５２ｂのサンプ
リングタイミングは、それぞれ、Ｔ_１、Ｔ_３、・・・、
Ｔ_１１、・・・と同期していることが好ましい。しか
し、実際にはそれぞれのタイミングでΔＴの誤差を生じ
る。

【００３３】しかし、従来のディジタイザ装置において
は、理想的なサンプリングタイミングでサンプリングさ
れたものとして、窓関数乗算部５８が乗算する補正係数
が設定されているため、三角印で表される波形１２の値
に、乗算されるべき補正係数と誤差を有する補正係数が
乗算されてしまい、波形ディジタイザ５０の処理結果に
誤差が生じてしまう。

【００３４】本発明に係る波形ディジタイザ（ディジタ
イザ装置）の窓関数乗算部５８は、ＡＤコンバータ５２
のサンプリングタイミングに基づいた補正係数を、ＡＤ
コンバータ５２が変換したディジタル信号に乗算する。
つまり、図３に示される、波形１４上の補正係数を表す
点ａ_０、ａ_１、ａ_２、・・・、ａ_１２、・・・が、ＡＤ
コンバータ５２ａ及び５２ｂのサンプリング周期と同期
するような補正係数をディジタル信号に乗算する。補正
係数を算出する関数と、ＡＤコンバータ５２のサンプリ
ングタイミングが与えられれば、適正な補正係数を算出
することは容易である。図２及び図３に関連して説明し
た窓関数乗算部５８は、ＡＤコンバータ５２が２個であ
る場合について説明したが、ＡＤコンバータ５２が２個
以上である場合についても同様である。

【００３５】また、ＦＴ変換部７６が行う高速フーリエ
変換処理においても、ＡＤコンバータ５２のサンプリン
グタイミングが理想的なサンプリングタイミングと位相
誤差を有する場合、処理に誤差が生じる。本発明におい
ては、バタフライ演算部６８において、補正手段を施す
ことにより当該誤差を除去する。

【００３６】図４は、本発明に係るバタフライ演算部６
８の機能を説明する図である。本例では、一例として、
半導体デバイス６０から出力されるアナログ信号を８個
のディジタル信号に変換する場合について説明する。図
４において、時間波形データをｘ（ｋ）（ｋ＝０，１，
２，・・・、７）とし、ＦＴ処理部７６から出力される
周波数スペクトラムデータをＸ（ｋ）とする。

【００３７】時間波形データｘ（ｋ）の中で偶数番目の
データは第１ＦＦＴ処理部６４に入力され、奇数番目の
データは第２ＦＦＴ処理部６６へ出力する。第１ＦＦＴ
処理部６４及び第２ＦＦＴ処理部６６は、入力されたデ
ータをそれぞれＦＦＴ処理する。第１ＦＦＴ処理部６４
が出力するデータをＸeven（ｋ）とし、第２ＦＦＴ処理
部６６の出力データをＸodd（ｋ）とする。上記データ
を受けて、最終段のバタフライ演算では下記計算式によ
り、周波数スペクトラムデータＸ（ｋ）が出力される。 Ｘ（０）＝Ｘeven（０）＋Ｗ_８ ^０Ｘodd（０） Ｘ（１）＝Ｘeven（１）＋Ｗ_８ ^１Ｘodd（１） Ｘ（２）＝Ｘeven（２）＋Ｗ_８ ^２Ｘodd（２） Ｘ（３）＝Ｘeven（３）＋Ｗ_８ ^３Ｘodd（３） Ｘ（４）＝Ｘeven（４）＋Ｗ_８ ^４Ｘodd（４） Ｘ（５）＝Ｘeven（５）＋Ｗ_８ ^５Ｘodd（５） Ｘ（６）＝Ｘeven（６）＋Ｗ_８ ^６Ｘodd（６） Ｘ（７）＝Ｘeven（７）＋Ｗ_８ ^７Ｘodd（７） 上述式で、Ｗ_８＝exp[-j2π／8]＝cos[2π／8]-j sin[2
π／8]＝1／√2-j(1／√2)とする。ｊは虚数単位とす
る。

【００３８】次に本発明の実施態様について、通常のＦ
ＦＴアルゴリズムと対応させながら説明する。理想的な
サンプリングタイミング間隔をＴｓとし、ＡＤコンバー
タ５２のサンプリングタイミングとの位相誤差をτとす
る。本例においては、ＡＤコンバータ５２を２個とし、
奇数番目のサンプリングタイミングが位相誤差τを有す
るとする。本発明では、位相誤差τを演算処理により補
正する為に、図４の構成に示すように、ＦＴ処理部のバ
タフライ演算部６８を、高速フーリエ変換処理の最終段
とし、バタフライ演算部６８で、位相補正付きバタフラ
イ演算を行う。この補正を含む最終段のバタフライ演算
は下記計算式で示される。 Ｘ（０）＝β｛Ｘeven（０）＋α・＾Ｗ_８ ^０Ｘodd（０）｝ Ｘ（１）＝β｛Ｘeven（１）＋α・＾Ｗ_８ ^１Ｘodd（１）｝ Ｘ（２）＝β｛Ｘeven（２）＋α・＾Ｗ_８ ^２Ｘodd（２）｝ Ｘ（３）＝β｛Ｘeven（３）＋α・＾Ｗ_８ ^３Ｘodd（３）｝ Ｘ（４）＝β'｛Ｘeven（０）＋α・＾Ｗ_８ ^４Ｘodd（０）｝ Ｘ（５）＝β'｛Ｘeven（１）＋α・＾Ｗ_８ ^５Ｘodd（１）｝ Ｘ（６）＝β'｛Ｘeven（２）＋α・＾Ｗ_８ ^６Ｘodd（２）｝ Ｘ（７）＝β'｛Ｘeven（３）＋α・＾Ｗ_８ ^７Ｘodd（３）｝ ・・・式１

【００３９】上記式１で用いられる変数α、β、β'、
＾Ｗ_８は、位相誤差τ、及びサンプリング間隔Ｔｓから
以下の式により計算される複素数である。 α＝exp[jπτ／Ts]＝cos[πτ／Ts]＋j sin[πτ／Ts] β＝１／（１＋α） β'＝α／（１＋α） ＾Ｗ_８＝Ｗ_８ ^{１＋τ／Ts} ここで、記号「＾」は直後の「Ｗ」文字に対する上線表
現の代用表現であり式（Ｄ）が実際の表式である。

【００４０】α＝exp[ｊπτ／Ｔｓ] …式（Ａ） β＝１／（１＋α） …式（Ｂ） β'＝α／（１＋α） …式（Ｃ） Ｗ_８＝Ｗ_８ ^{１＋τ／Ｔｓ} …式（Ｄ） Ｗ_ｎ＝Ｗ_ｎ ^{１＋τ／Ｔｓ} …式（Ｅ） ｎを入力信号の数とし、８のかわりに代入すると、式
（Ｄ）は以下の一般的な形に書ける。 ＾Ｗ_ｎ＝Ｗ_ｎ ^{（１＋τ／Ｔｓ）} …式（Ｅ） 上記式（Ｂ）及び式（Ｃ）より、以下のことが導ける。
β＋β’＝１ 又は、 β’＝β−１、即ち、βとβ’
は長さ１の線分を分割する点とも考えられる。

【００４１】さらに、αに代表される第１位相誤差補正
係数が一旦定義されれば、β及びβ’にそれぞれ代表さ
れる第２位相誤差補正係数及び第３位相誤差補正係数
は、第１位相誤差補正係数に関係なく、β＋β’＝１を
満たすように設定されてもよい。

【００４２】偶数番目の入力データを基準とした時、奇
数番目の入力データのサンプリング時間は全体的にずれ
を生じている。即ち、サンプリングパルスは位相誤差を
含んでいる。従って本実施例では、αが乗ぜられて、位
相がπτ／Ｔｓだけ回転している。一方、αはバタフラ
イ演算中の全てのデータの位相をわずかシフトしている
ため、この位相のシフト分相殺する必要がある。そのた
めに、βが乗ぜられる。β’は同様に出力データに乗算
され、複素共役数を含むバタフライ演算がナイキスト周
波数付近で行われる。

【００４３】上記位相補正バタフライの演算処理によ
り、位相誤差τの影響を相殺した周波数スペクトラムデ
ータＸ（ｋ）が得られる利点が得られる。上記実施例で
は８個の入力データとして説明したが、同様な位相誤差
補正原理を２^ｎ個の入力データの場合へと拡張できる。
ここでｎは１以上の任意の整数である。即ち、例えば、
２ウェイ（２ ｗａｙ）のＡ／Ｄコンバータ（ＡＤＣ）
をもつデジタイザ装置で、ｍ＝２^ｎ個のデータ列を扱う
とすると（ｎは１以上の任意の整数）、バタフライ演算
部２２０は位相誤差τを以下の式に基づいて補正する。 Ｘ（ｋ）＝β｛Xeven(k)＋α・Ｗ^ｋ _ｍＸodd（ｋ）｝ Ｘ（ｐ）＝β’｛Xeven(k)＋α・Ｗ^ｐ _ｍＸodd（ｋ）｝ ここで、ｋは０から２^ｎ−１ − 1 までの数字を取
り、ｐは２^ｎ−１ から２ ^ｎ−１までの範囲の数字をと
る。また、上式において、 β＝１／（１＋α）、 β’＝α／（１＋α） Ｗ_ｍ＝Ｗ_ｍ ^{（１＋τ／Ｔｓ）} と定義する。

【００４４】また、上式で、Xeven(k)は、図４に示す通
り、前記インターリーブ部（整列部４０）から出力され
る偶数番目データシーケンスx(even)をＦＦＴ処理した
値である。同様に、Xeven(p)は前記整列部４０から出力
される奇数番目データシーケンスx(odd)をＦＦＴ処理し
た値であり、Ｘ（ｋ）及びＸ（ｐ）はバタフライ演算部
２２０から出力されるデジタイザ装置の最終値である。

【００４５】上記表式を用いて具体的に計算してみる。
サンプリングクロックｃｌｋＡ、ｃｌｋＢを５０ＭＨｚ
とすると、インターリーブにより２倍の１００ＭＨｚで
サンプリングされるからして、Ｔｓ＝１／１００ＭＨｚ
＝１０ｎＳである。このとき、位相誤差τ＝２．５ｎＳ
と仮定すると、変数α、β、β'、＾Ｗ_８の値は、 τ／Ｔｓ＝０．２５ α＝exp[ｊπτ／Ｔｓ]＝cos[πτ／Ｔｓ]＋j sin[πτ
／Ｔｓ]0.707＋j0.707 β＝１／（１＋α）＝１／（1.707+J0.707）＝0.5-j0.2
07107 β’＝α／（１＋α）＝１−β＝0.5-j0.207107 ＾Ｗ_８＝Ｗ_８ ^{（１＋τ／Ｔｓ）}＝（0.707-j0.707）
^１．２５＝0.555-j0.831 の複素数値が得られる。これを上記Ｘ（０）〜Ｘ（７）
の演算式に乗算適用して補正演算することで位相誤差τ
の影響を相殺した周波数スペクトラムデータＸ（ｋ）が
得られる。＾Ｗ_８は複素数であり、回転子又は回転因子
と呼ばれる。また、サンプリングクロックｃｌｋＡは、
本例においてはＡＤコンバータ５２ａのサンプリングク
ロックであり、ｃｌｋＢはＡＤコンバータ５２ｂのサン
プリングクロックである。

【００４６】尚、τの値は既知の単一周波数の正弦波信
号を印加して、同様にしてＡＤＣでサンプリングし、得
られた結果のデータ列を各々個別にＦＦＴ処理し、求め
た周波数スペクトラム結果から容易に求められる。τを
前もって測定しなくても、被測定信号の帯域外のところ
へ正弦波信号を入れておくことにより、測定は一度です
む。

【００４７】従って、αに代表される第１位相誤差補正
係数を、第２ＦＦＴ処理部６４によってＦＦＴ処理され
たデータシーケンスに乗じ、一方、β及びβ’に代表さ
れる第２位相補誤差補正係数及び第３位相誤差補正係数
をさらに、第１及び第２ＦＦＴ処理部６４，６６によっ
てＦＦＴ処理されたデータシーケンスに乗ずるようにバ
タフライ演算部６８を設けたことにより、サンプリング
クロックｃｌｋＢの印加タイミングにτのタイミング誤
差を有していても、このτに伴う誤差を相殺したＦＦＴ
出力結果が得られる大きな利点が得られる。

【００４８】尚、上述説明は２相インターリーブとした
具体例で説明していたが、２以上のＮ相インターリーブ
（Ｎは任意の正整数）構成の場合でも上述補正手段を適
用することで実施可能である。

【００４９】次に、式を示して位相誤差補正手段を段階
的に説明する。ここで、式１０１〜式１１９を先に示し
た後、順次説明する。

【数１】

【数２】

【数３】

【数４】

【数５】

【数６】

【数７】

【数８】

【数９】

【数１０】

【数１１】

【数１２】

【数１３】

【数１４】

【数１５】

【数１６】

【数１７】

【数１８】

【数１９】

【００５０】文明細書中での説明において、例えば式１
０１の左辺の表記方法を、符号「＾」を直前に付与した
＾ｘ（ｔ）として、文章中では表記する。式１０１にお
いて、＾ｘ（ｔ）、即ちｘ（ｔ）・ｐ（ｔ）はサンプリ
ングされた信号波形である。ここでＴｓはサンプリング
周期であり、δ（ｔ）はデルタ関数であり、ｐ（ｔ）は
サンプリングパルス列であり、ｘ（ｔ）は測定対象とな
る信号波形であり、即ちＡＤＣへの入力信号である。図
５（ａ），５（ｂ），５（ｃ）はサンプリングされた波
形の時間ドメインにおける波形（左側）と周波数ドメイ
ンにおける波形（右側）を示している。ところで、本実
施例では第１ＡＤＣ３１と第２ＡＤＣ３２との２相イン
ターリーブ構成を想定しているから、図５（a）、５
（ｂ）に示すように、サンプリング周期は２Ｔｓにより
交互にサンプリングされる。図５（a）は偶数側（eve
n）のサンプリングを担当し、その表式は式１０２−１
で表現される。図５（ｂ）は奇数側（odd）のサンプリ
ングを担当し、その表式１０２−２で表現される。上記
において、両ＡＤＣのサンプリングクロック間における
位相誤差を図３に示すようにτ時間遅れているものと仮
定する。このとき偶数側のサンプリング式１０３−１で
表現され、奇数側のサンプリングは式１０３−２で表現
される。ここで式１０２−２におけるτ項は、サンプリ
ングシーケンスにおける位相誤差であり、τ＝０の場合
は、Ｐ（ｔ）＝Peven(t)+Podd(t)の関係である。

【００５１】次に、偶数側のサンプリング波形＾x_even
（ｔ）と奇数側のサンプリング波形＾x_odd(t)の有限個
のデータによる表式は式１０３−１、式１０３−２で表
現される。この式１０３で留意を要するのは、サンプリ
ング周期が２Ｔｓとなり、データの個数がＮ／２となる
点である。

【００５２】まずτ＝０の場合で考察する。時間軸上の
＾x_even(t)、^x_odd(t)と^x(t)との間の関係を周波数軸
で考察する。そのフーリエ変換は、時間軸上での波形が
積で表されるので、コンボリューション（convolutio
n）となり、式１０１からして、そのフーリエ変換式は
式１０４で表現される。式１０４の表現において、星記
号のアステリスク（＊）はコンボリューションを表し、
フーリエ変換された波形は慣用的に大文字で表現する。
同様にして偶数側のフーリエ変換＾Xeven(f)は式１０５
−１で与えられ、奇数側のフーリエ変換^Xodd(f)は式１
０５−２で与えられる。＾Xeven(f)、^Xodd(f)と^X(f)
との間の関係は図５（ａ），５（ｂ），５（ｃ）の周波
数軸の図（右側）に示される。この図５（ｃ）からわか
るように、式１０５の和におけるｋが奇数となる項は式
１０５−１の和におけるｋが奇数となる項の符号が反転
されている。従って、これら項は加算されると相殺され
る。

【００５３】次に、位相誤差τ＝０ではなく、位相誤差
が存在する場合を考察する。＾X(f)＝^Xeven(f)+^Xodd
(f)の定義表現は式１０６で与えられる。式１０６にお
けるスプリアス成分（ｓｐｕｒｉｏｕｓ ｃｏｍｐｏｎ
ｅｎｔ）として寄与するｋ＝１の項は、τ＝０でないと
きゼロとならない。式１０６から因子1/2（１―e
^{-jπτ／Ｔｓ}）は、Ｘ（ｆ）のスプリアス成分の信号成
分に対する比率を与える。

【００５４】次に、位相誤差補正の原理を説明する。＾
Ｘeven（ｆ）＋＾Ｘodd（ｆ）はエラーτに起因するス
プリアス成分を含んでいる。τによって影響を受けない
波形を生成する必要がある。因子１/2(1-e^{-j πτ/Ts})が
エラーの影響にとって重要であることを念頭において代
わりの波形として式１０７を示して検討する。式１０７
において、要素e^jπτ/Tsは、スプリアス成分を相殺す
る為に^Xodd(f)の手前へ挿入される。^X'(f)をｋ＝０，
１，２の項を含むように書き下すと、式１０８の表現と
なる。

【００５５】ｋ＝１の項は、式１０８の表現では相殺さ
れている。右辺の第２項はエリアシング成分として寄与
している。^X'(f)が代わりに使用できるかを評価する為
に、この表現について考察する必要がある。式１０４と
比較すると式１０８の第１項における余分な因子1/2(1+
e^jπτ/Ts)が存在するので、波形^X'(f)は、目的とする
波形と異なっている。ここでの問題は、この因子及びエ
リアシング成分（ａｌｉａｓｉｎｇ ｃｏｍｐｏｎｅｎ
ｔ）に含まれる同様の因子を補正することである。もし
も(X(f)=0、ここで|f|＞1/2Tsのとき)のサンプリング法
則が満足するならば、X(f)の項とX(f-1/Ts)の項は、そ
の周波数成分がナイキスト周波数1/2Tsの両サイドに分
離される。従って、X'(f)の下側の半分（ナイキスト周
波数以下）と上側の半分（ナイキスト周波数以上）をそ
れぞれ補正することが可能である。式１０９に示す波形
はこれに対応する。

【００５６】次に補正アルゴリズムの導出を説明する。
以下に説明する位相誤差補正アルゴリズムは、実際の測
定データx(nTs)(n=0,1,…,N-1)から^X''(f)を計算する
手法である。実用的な周波数軸への計算はＤＦＴ(Discr
ete Fourier Transform：離散フーリエ変換)である。
ＤＦＴは周知のように、式１１１で表現される。

【００５７】先ず、式１１１のＤＦＴ（ｋ）とＸ（ｆ）
との関係を説明する。式１０１のフーリエ変換は式１１
２となり、式１１１と式１１２とを比較すると式１１３
の関係がわかる。

【００５８】式１１３から、ＤＦＴは、ｋ／ＮＴｓの周
波数ポイントでサンプリングした^X'(f)の計算値である
ことが理解できる。これから、インターリーブＡＤＣ方
式で得られたデータを適用する。第１ＡＤＣで得たデー
タのＤＦＴをＤＦＴeven(k)、第２ＡＤＣで得たデータ
のＤＦＴをＤＦＴodd(k)と書くと、これらは式１１４で
与えられる。

【００５９】式１１４で注意すべきは、両ＤＦＴはそれ
ぞれＮ／２データ数である。式１１４と式１０２のフー
リエ変換とを比較すると、式１１５の関係が見出せる。

【００６０】ＤＦＴeven(k)とＤＦＴodd(k)から、どの
ように^X''(f)を計算できるかが式１０８、式１０９、
式１１５の関係から計算式として式１１６として得られ
る。

【００６１】ここで、係数αをexp[jπτ／Ｔｓ]とし、
回転因子^Wnをexp[ｊ２π(1+τ／Ｔｓ)／Ｎ]と定義す
る。従って、位相誤差を補正する方法は式１１６によっ
て与えられる。この方程式１１６を吟味すると、ＦＦＴ
の拡張として表現されていることに注目する。τ＝０の
ときに、式１１１と式１１４式の関係から式１１７の方
程式が成立する。

【００６２】ここで、Wn=exp[ｊ２π／Ｎ]である。ＦＦ
Ｔアルゴリズムは式１１７を基礎としている。それは奇
数データポイント、偶数データポイントそれぞれのＤＦ
Ｔから全データポイントのＤＦＴを計算する。この演算
手順は、図４でＮ＝８の場合に信号の流れとして示す。

【００６３】これは「バタフライ演算」と呼ばれる。Ｆ
ＦＴではＤＦＴ演算を実行する為に反復的なバタフライ
演算を使用する。式１１７と式１１６の比較から、式１
１６の信号流れ図は、わずかな変更で導き出せることが
理解できる。追加したのはゲイン要素のα、βとβ^’で
ある。ここでαは位相シフト係数（第１位相誤差補正係
数）で、β及びβ’は第２位相誤差補正係数及び第３位
相誤差補正係数として働き、αとは β＝１／（１＋
α）、β^’＝α／（１＋α）であるように関連付けられ
るか、又は、αとは直接関係なく、βとβ’はβ＋β’
＝１であるように設定さてもよく、改良された回転要素
は^Wn=Wn^1+τ／Tsであることが好ましい。このように、
本実施例においては、新たなハードウェアの追加を必要
としないため、コストパフォーマンスが大変よく、現在
使用しているハードウェアへの僅かな改良ですむ。更
に、本願の実施例では、半導体デバイス試験における精
度が上がるため、製造歩留まりの向上に寄与する。上記
アルゴリズムは、周波数軸上の補正された波形を生成す
る。そのアルゴリズムによって生成した波形への逆フー
リエ変換（ＩＦＦＴ）の適用により、周波数軸上のデー
タからその時間軸上の波形データが得られる。

【００６４】次に、時間配列エラーτの測定を説明す
る。上述説明においては、時間位置エラーτの値は既知
であると仮定した。よって位相誤差補正実行のときに利
用できるとした。ここでは、どのようにしてこの値とそ
の他の値とを測定するかを簡潔に説明し、電圧ゲインを
含む複数ＡＤＣ間におけるミスマッチのキャリブレーシ
ョンに使用できるようにする。

【００６５】τの測定方法では、タイムインターリーブ
された複数のＡＤＣの入力端へ正弦波のテスト信号を供
給する。前記ＡＤＣからの出力はフーリエ変換処理す
る。テスト信号の周波数は、量子化ノイズの影響と窓関
数による漏れを最小にするように、適切に選択する。

【００６６】タイミングオフセットとＡＤＣゲインを考
慮すると、それぞれのＡＤＣの出力波形は次の式のよう
に表わされる。 Asin(2πf0t+Φ) ここで、Ａはゲインであり、Φはサンプリングタイムオ
フセットに起因する位相である。ｆ0はテスト信号の周
波数であって、fs=nf0（ここでｎは素数である）を満足
するように選択する。ＡとΦの値は、式１１８−１、式
１１８−２に示すように、各々ＡＤＣのＤＦＴデータか
ら得る。ここで、｜ｚ｜は複素数ｚの絶対値を得る為の
操作であり、arg[ｚ]はその位相角である。両ＡＤＣの
出力値の間のエラーは、ゲインとタイミング不一致に起
因して存在する。式１１８−１にから求められるＡ１／
Ａ２の値は、予めゲイン不一致を補正する為に第２ＡＤ
Ｃ３２からのデータへ乗算される。τの値は式１１９の
表式から得られる。上記実施例に於ける位相誤差補正バ
タフライ演算部６８は２^ｎ個のＡＤＣを使用した場合に
適用してもよい。ここでｎは１以上の任意の正整数とす
る。

【００６７】図６は、８相インターリーブ時の原理構成
図である。図６（ａ）に示すように、第１相を基準タイ
ミングとしたときの他の７相の位相ずれは各々τ１、τ
２、τ３、τ４、τ５、τ６、τ７を含んでいるものと
仮定する。尚、前記各位相ずれτ１〜τ７を取得する位
相ずれ測定方法は、上述した２相インターリーブ時のτ
の測定方法と同様である。図６（ｂ）は、８個のＡＤＣ
からインターリーブされたデータを使い、まずデータが
ＦＦＴ処理され、次にＦＦＴ処理部のあとに３段からな
る７つのバタフライ演算部７２をもつディジタイザ装置
の例を示している。図６（ｂ）に示す窓関数乗算部は、
図２及び図３に関連して説明した窓関数乗算部５８と同
一又は同様の機能及び構成を有してよい。

【００６８】８相インターリーブ時の位相補正バタフラ
イ６８の内部構成は、図６（ｂ）に示すように、８相が
２の３乗であるからして、最終段側の３段階に対して、
本発明の位相補正付きバタフライ演算を適用する必要が
あり、ビットリバース部７０と７個の位相補正バタフラ
イ演算部７２とで成る。従って本実施例によれば、一般
に２^ｍ個の入力データを２^ｍ個のＡＤＣでインターリー
ブする場合、ｍ段の位相誤差補正バタフライ演算を行
い、合計２^ｍ−１＋２^ｍ−２＋…＋２^{ｍ−（ｍ＋ １）}＋
２^ｍ−ｍ即ち２^ｍ−１＋２^ｍ−２＋…＋２^１＋２^０（＝
１）個の位相誤差補正バタフライ部２２０ｂを備える。
例えば本実施例の様に、ｍ＝３の時は、合計２^２＋２^１
＋１＝７個の位相誤差バタフライ演算部７２を具備す
る。

【００６９】即ち、８チャンネルのＡＤＣからのＦＦＴ
演算結果の各相出力データ（ＤＡＴＡ（０）〜ＤＡＴＡ
（７））を受けて、２入力毎に各々バタフライ演算す
る。即ち、８チャンネルであるから、第１段階目では４
個の位相補正バタフライ７２ａ、７２ｂ、７２ｃ、７２
ｄを備えて、各々（τ4-τ0）、(τ6-τ2)、(τ5-τ
1)、(τ7-τ3)、の位相補正付きバタフライ演算を実行
する。第２段階目では２個の位相補正バタフライ７２
ｅ、７２ｆを備え、前段の４個の位相補正バタフライ演
算部７２からの演算結果を受けて、各々(τ2-τ0)、(τ
3-τ1)、の位相補正付きバタフライ演算を実行する。第
３段階目では１個の位相補正バタフライ演算部７２ｇを
備え、前段の２個の位相補正バタフライ演算部７２から
の演算結果を受けて、(τ1-τ0)、の位相補正付きバタ
フライ演算を実行する。この最終段の出力データが各イ
ンターリーブ相の位相ずれを補正したＦＦＴ出力データ
である。尚、ビットリバース部７０は通常のバタフライ
演算と同様に、単に入力データ順の入れ替え操作を行う
ものである。尚、ここではτ0と明示的に示したが第１
相を基準にしているので、τ0=0である。

【００７０】個々の位相補正バタフライ演算部７２は上
述した２相インターリーブの説明同様であり、補正量で
ある時間位置エラーτに対する位相誤差補正付きバタフ
ライ演算を行う。但し、各々の補正量は異なり、第１段
目が（τ4-τ0）、(τ6-τ2)、(τ5-τ1)、(τ7-τ3)、
により補正演算を行い、第２段目は(τ2-τ0)、（τ3-
τ1）により補正演算を行い、第３段目は(τ1-τ0)によ
り補正演算を行う。この最終段の出力データが各インタ
ーリーブ相の位相ずれτ１、τ２、τ３、τ４、τ５、
τ６、τ７を補正したＦＦＴ出力データである。

【００７１】図７は、４相インターリーブ時の原理構成
図である。図７（ａ）に示すように、第１相を基準タイ
ミングとしたときの他の３相の位相ずれは各々τ１、τ
２、τ３を含んでいるものと仮定する。

【００７２】４相インターリーブ時の位相誤差補正バタ
フライ演算部６８の内部構成は、図７（ｂ）に示すよう
に、４相が２の２乗であるからして、最終段側の２段階
に対して、本発明の実施形態による位相誤差補正付きバ
タフライ演算を適用する必要があり、ビットリバース部
７０と、３個の位相補正バタフライ演算部７２とで成
る。図７（ｂ）に示す窓関数乗算部は、図２及び図３に
関連して説明した窓関数乗算部５８と同一又は同様の機
能及び構成を有してよい。

【００７３】即ち、４チャンネルのＡＤＣからのＦＦＴ
演算結果（ＤＡＴＡ（０）〜ＤＡＴＡ（３））を受け
て、２入力毎に各々バタフライ演算する。従って４チャ
ンネルであるからして、第１段階目では２個の位相補正
バタフライ７２ａ及び７２ｂを備えて、各々(τ2-τ
0)、（τ３―τ1）、の位相補正付きバタフライ演算を
実行する。第２段階目では１個の位相補正バタフライ７
２ｃを備え、前段の２個の位相補正バタフライ７２から
の演算結果を受けて、（τ１―τ0）、の位相補正付き
バタフライ演算を実行する。この最終段の出力データが
各インターリーブ相の位相ずれτ１、τ２、τ３を補正
したＦＦＴ出力データである。上記実施例に於ては入力
データ数を２^３個及び２^２個として説明したが、２^ｎ個
（ｎは任意の１以上の正整数）としてもよい。また、処
理速度を問題にしなければ、ＦＦＴ処理の代わりに、イ
ンターリーブされたデータをフーリエ変換（ＦＴ）して
も又は離散フーリエ変換（ＤＦＴ）してもよい。

【００７４】

【発明の効果】上述説明から明らかなように、窓関数乗
算部において乗算する補正係数を、サンプリングタイミ
ングに基づいて定め、また、ＦＦＴ演算処理の最終段の
位相補正バタフライ演算部７２のバタフライ演算におい
てα演算部と、β演算部と、β'演算部とを追加する位
相補正付きバタフライ演算とすることにより、サンプリ
ングタイミングの誤差を相殺したＦＦＴ出力結果が得ら
れるという大きな利点が得られる。従って本発明の技術
的効果は絶大であり、産業上の経済効果も絶大である。
また、上記実施例に於て、位相誤差によるスプリアス要
素が除かれるため、インターリーブされたＡ／Ｄコンバ
ータのダイナミックレンジが改善される。さらに、上記
実施例に於ける位相誤差補正部及び位相誤差補正方式は
ハードウェアを追加する必要がなく、わずかな計算負荷
がかかるだけである。それ故、ＬＳＩ技術が進みサンプ
リングレートが増加するに従って従来のＡ／Ｄコンバー
タ法がサンプリング時の位相誤差によって多大なダメー
ジを受けることを考慮すると、本実施例による窓関数乗
算部及びバタフライ演算部を含むＦＦＴ処理部及びその
方法は、半導体産業全体において絶大な価値をもつもの
である。

【００７５】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施の形態に、多様な変更又
は改良を加えることが可能であることが当業者に明らか
である。その様な変更又は改良を加えた形態も本発明の
技術的範囲に含まれ得ることが、特許請求の範囲の記載
から明らかである。

【図面の簡単な説明】

【図１】 半導体試験装置１００の構成を示す。

【図２】 波形ディジタイザ（ディジタイザ装置）５０
の構成を示す。

【図３】 窓関数乗算部５８の機能を説明する図であ
る。

【図４】 バタフライ演算部６８の機能を説明する図で
ある。

【図５】 サンプリングされた波形の時間ドメインにお
ける波形（左側）と周波数ドメインにおける波形（右
側）を示している。

【図６】 ８相インターリーブ時の原理構成図である。

【図７】 ４相インターリーブ時の原理構成図である。

【符号の説明】

１０・・・パターン発生器、２０・・・波形整形器 ３０・・・半導体デバイス接触部、４０・・・比較器 ５０・・・波形ディジタイザ（ディジタイザ装置）、５
２・・・ＡＤコンバータ ５４・・・係数乗算部、５６・・・記憶部 ５８・・・窓関数乗算部、６０・・・半導体デバイス ６２・・・インターリーブ部、６４・・・第１ＦＦＴ処
理部 ６６・・・第２ＦＦＴ処理部、６８・・・バタフライ演
算部 ７０・・・ビットリバース部、７２・・・位相補正バタ
フライ演算部 ７６・・・ＦＴ処理部、１００・・・半導体試験装置

Claims (18)

【特許請求の範囲】
1. 【請求項１】 半導体デバイスから出力されるアナログ
   信号をディジタル信号に変換するディジタイザ装置であ
   って、 前記半導体デバイスから出力されるアナログ信号を、そ
   れぞれ異なるサンプリングタイミングでディジタル信号
   に順次変換するＮ（Ｎは２以上の整数）個のＡ／Ｄコン
   バータと、 前記ディジタル信号のそれぞれに、所定の補正係数を乗
   算する窓関数乗算部と、 前記所定の係数が乗算された前記ディジタル信号に、フ
   ーリエ変換（ＦＴ）処理を行うＦＴ処理部とを備え、 前記窓関数乗算部は、前記ディジタル信号のそれぞれに
   対して、前記サンプリングタイミングに基づいた前記補
   正係数を乗算することを特徴とするディジタイザ装置。
2. 【請求項２】 Ｎ個の前記Ａ／Ｄコンバータは、それぞ
   れ実質的に同一の周波数で前記アナログ信号をサンプリ
   ングし、 Ｎ個の前記Ａ／Ｄコンバータが前記アナログ信号をサン
   プリングするサンプリングタイミングは、等時間間隔に
   配置された理想的なサンプリングタイミングと、位相誤
   差を有し、 前記窓関数乗算部は、前記ディジタル信号のそれぞれに
   対して、前記位相誤差に基づいた前記補正係数を乗算す
   ることを特徴とする請求項１に記載のディジタイザ装
   置。
3. 【請求項３】 前記窓関数乗算部は、前記ディジタル信
   号に所定の補正係数を乗算するＮ個の係数乗算部を有
   し、 Ｎ個の前記係数乗算部は、それぞれＮ個の前記Ａ／Ｄコ
   ンバータに対応し、それぞれの前記Ａ／Ｄコンバータが
   変換した前記ディジタル信号に前記補正係数を乗算する
   ことを特徴とする請求項１又は２に記載のディジタイザ
   装置。
4. 【請求項４】 前記窓関数乗算部は、予め複数の前記補
   正係数が格納された記憶部を有し、前記窓関数乗算部
   は、前記ディジタル信号のそれぞれに対して、複数の前
   記補正係数の１つを順次選択することを特徴とする請求
   項１から３のいずれかに記載のディジタイザ装置。
5. 【請求項５】 前記窓関数乗算部は、前記サンプリング
   タイミングに基づいて、前記ディジタル信号のそれぞれ
   に対して乗算する前記補正係数を算出し、前記窓関数乗
   算部は、算出した複数の前記補正係数を記憶する記憶部
   を有することを特徴とする請求項１から３のいずれかに
   記載のディジタイザ装置。
6. 【請求項６】 前記窓関数乗算部は、Ｎ個の前記係数乗
   算部に対応した、Ｎ個の前記記憶部を有し、 Ｎ個の前記Ａ／Ｄコンバータは、等時間間隔に配置され
   た理想的なサンプリングタイミングと位相誤差を有する
   サンプリングタイミングで前記アナログ信号をサンプリ
   ングし、 Ｎ個の前記記憶部には、Ｎ個の前記Ａ／Ｄコンバータの
   それぞれの前記位相誤差に基づいた前記補正係数が格納
   されることを特徴とする請求項４又は５に記載のディジ
   タイザ装置。
7. 【請求項７】 前記窓関数乗算部は、所定の時間領域外
   でサンプリングされた前記ディジタル信号に対して、零
   を乗算することを特徴とする請求項１から６のいずれか
   に記載のディジタイザ装置。
8. 【請求項８】 前記ＦＴ処理部は、前記補正係数が乗算
   された前記ディジタル信号を所定の順序に整列させた、
   データシーケンスを生成するインターリーブ部を有する
   ことを特徴とする請求項１から７のいずれかに記載のデ
   ィジタイザ装置。
9. 【請求項９】 前記ＦＴ処理部は、前記窓関数乗算部が
   零を乗算しなかった前記ディジタル信号を所定の順序に
   整列させた、データシーケンスを生成するインターリー
   ブ部を有することを特徴とする請求項８に記載のディジ
   タイザ装置。
10. 【請求項１０】 前記ＦＴ処理部は、高速フーリエ変換
    （ＦＦＴ）処理を前記データシーケンスに対して行うこ
    とを特徴とする請求項８又は９に記載のディジタイザ装
    置。
11. 【請求項１１】 前記ＦＴ処理部は、前記データシーケ
    ンス中の偶数番目データシーケンスにＦＦＴ処理を行う
    第１ＦＦＴ処理部と、前記データシーケンス中の奇数番
    目データシーケンスにＦＦＴ処理を行う第２ＦＦＴ処理
    部とを更に有し、 前記Ｎ個のＡ／Ｄコンバータが行うサンプリングタイミ
    ングと、等時間間隔に配置された理想的なサンプリング
    タイミングとは位相誤差を有し、 前記ＦＴ処理部は、前記位相誤差を補正する位相補正係
    数に基づいて、ＦＦＴ処理された前記ディジタル信号を
    補正するバタフライ演算を行う、バタフライ演算部を更
    に有することを特徴とする請求項１０に記載のディジタ
    イザ装置。
12. 【請求項１２】 前記バタフライ演算部は、前記第１Ｆ
    ＦＴ処理部又は前記第２ＦＦＴ処理部のどちらか片方に
    よりＦＦＴ処理された前記ディジタル信号に第１の位相
    補正係数を乗算することを特徴とする請求項１１に記載
    のディジタイザ装置。
13. 【請求項１３】 前記ＦＴ処理部は、前記バタフライ演
    算部が演算したディジタル信号のそれぞれに、前記第１
    の位相補正係数に基づく第２及び第３の位相補正係数の
    いずれかを乗算することを特徴とする請求項１２に記載
    のディジタイザ装置。
14. 【請求項１４】 ４個の前記Ａ／Ｄコンバータを備え、 前記ＦＴ処理部は、それぞれの前記Ａ／Ｄコンバータが
    変換した前記ディジタルデータに対してそれぞれＦＦＴ
    処理を行う４個のＦＦＴ処理部を有し、 ４個の前記Ａ／Ｄコンバータが行うそれぞれのサンプリ
    ングタイミングと理想的なサンプリングタイミングと
    は、それぞれ位相誤差（τ０、τ１、τ２、τ３）を有
    し、 前記ＦＴ処理部は、４個の前記位相誤差（τ０、τ１、
    τ２、τ３）を補正する位相補正係数に基づいて、ＦＦ
    Ｔ処理された前記ディジタル信号を補正するバタフライ
    演算を行う２段のバタフライ演算部を有し、 第１段目の前記バタフライ演算部は、（τ２−τ０）及
    び（τ３−τ１）に対して前記バタフライ演算を行い、 第２段目の前記バタフライ演算部は、（τ１−τ０）に
    対して前記バタフライ演算を行うことを特徴とする請求
    項１から１３のいずれかに記載のディジタイザ装置。
15. 【請求項１５】 ８個の前記Ａ／Ｄコンバータを備え、 前記ＦＴ処理部は、それぞれの前記Ａ／Ｄコンバータが
    変換した前記ディジタルデータに対してそれぞれＦＦＴ
    処理を行う８個のＦＦＴ処理部を有し、 ４個の前記Ａ／Ｄコンバータが行うそれぞれのサンプリ
    ングタイミングと理想的なサンプリングタイミングと
    は、それぞれ位相誤差（τ０、τ１、τ２、τ３、τ
    ４、τ５、τ６、τ７）を有し、 前記ＦＴ処理部は、８個の前記位相誤差（τ０、τ１、
    τ２、τ３、τ４、τ５、τ６、τ７）を補正する位相
    補正係数に基づいて、ＦＦＴ処理された前記ディジタル
    信号を補正するバタフライ演算を行う３段のバタフライ
    演算部を有し、 第１段目の前記バタフライ演算部は、（τ４−τ０）、
    （τ６−τ２）、（τ５−τ１）及び（τ７−τ３）に
    対して前記バタフライ演算を行い、 第２段目の前記バタフライ演算部は、（τ２−τ０）及
    び（τ３−τ１）に対して前記バタフライ演算を行い、 第３段目の前記バタフライ演算部は、（τ１−τ０）に
    対して前記バタフライ演算を行うことを特徴とする請求
    項１から１３のいずれかに記載のディジタイザ装置。
16. 【請求項１６】 半導体デバイスを試験するための半導
    体試験装置であって、 パターン信号及び期待値信号を発生するパターン発生部
    と、 前記パターン発生器が発生する前記パターン信号の波形
    を整形する波形整形器と、 前記半導体デバイスが載置され、前記半導体デバイスに
    前記波形整形器によって整形された前記パターン信号を
    供給し、前記半導体デバイスから出力されるアナログ信
    号を受け取る半導体接触部と、 前記半導体デバイスから出力される前記アナログ信号を
    ディジタル信号に変換するディジタイザ装置と、 前記パターン発生器から出力される前記期待値信号と前
    記ディジタイザ装置から出力される信号を比較して前記
    半導体デバイスの良否を判定する比較器とを備え、 前記ディジタイザ装置は、 前記半導体デバイスから出力される前記アナログ信号
    を、それぞれ異なるサンプリングタイミングでディジタ
    ル信号に順次変換するＮ（Ｎは２以上の整数）個のＡ／
    Ｄコンバータと、 前記ディジタル信号のそれぞれに、所定の補正係数を乗
    算する窓関数乗算部と、 前記所定の係数が乗算された前記ディジタル信号に、フ
    ーリエ変換（ＦＴ）処理を行うＦＴ処理部とを有し、 前記窓関数乗算部は、前記ディジタル信号のそれぞれに
    対して、前記サンプリングタイミングに基づいた前記補
    正係数を乗算することを特徴とする半導体試験装置。
17. 【請求項１７】 前記ＦＴ処理部は、 前記補正係数が乗算された前記ディジタル信号を所定の
    順序に整列させた、データシーケンスを生成するインタ
    ーリーブ部と、 前記データシーケンス中の偶数番目データシーケンスに
    ＦＦＴ処理を行う第１ＦＦＴ処理部と、 前記データシーケンス中の奇数番目データシーケンスに
    ＦＦＴ処理を行う第２ＦＦＴ処理部とを有し、 前記Ｎ個のＡ／Ｄコンバータが行うサンプリングタイミ
    ングと理想的なサンプリングタイミングとは位相誤差を
    有し、 前記ＦＴ処理部は、前記位相誤差を補正する位相補正係
    数に基づいて、ＦＦＴ処理された前記ディジタル信号を
    補正するバタフライ演算を行う、バタフライ演算部を更
    に有することを特徴とする請求項１６に記載の半導体試
    験装置。
18. 【請求項１８】 前記バタフライ演算部は、前記第１Ｆ
    ＦＴ処理部又は前記第２ＦＦＴ処理部のどちらか片方に
    よりＦＦＴ処理された前記ディジタル信号に第１の位相
    補正係数を乗算することを特徴とする請求項１７に記載
    の半導体試験装置。