KR100484491B1 - 직교 주파수 분할 다중 수신 장치 - Google Patents

직교 주파수 분할 다중 수신 장치 Download PDF

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Abstract

본 발명의 직교 주파수 분할 다중 수신 장치는, 널 심볼 및 기준 심볼로 이루어진 동기 신호를 포함하는 전송 데이터 프레임 신호를 수신하는 직교 주파수 분할 다중 수신 장치에 있어서, 하나의 고속 푸리에 변환 연산기와, 고속 역 푸리에 변환 연산을 필요로 하는 주파수 또는 심볼 동기 회로를 구비하되, 하나의 고속 푸리에 변환 연산기로서 고속 푸리에 연산 처리 및 고속 역 푸리에 연산 처리를 선택적으로 수행하게 함으로써 주파수 또는 심볼 동기 회로에서 필요로 하는 IFFT 연산을 상기 FFT 연산기를 이용하여 수행하도록 하는 것을 특징으로 한다.

Description

직교 주파수 분할 다중 수신 장치{OFDM(Orthogonal Frequency Division Multiplexing) receiving apparatus}
본 발명은 직교 주파수 분할 다중 수신 장치에서 동기를 위한 고속 푸리에 변환 연산 회로에 관한 것이다.
직교 주파수 분할 다중(OFDM; Orthogonal Frequency Division Multiplexing) 방식은 다중 반송파(multi-carrier) 변조 방식의 일종으로서, 광대역 신호를 상호 직교성을 갖는 복수의 반송파를 사용하여 다수의 협대역 부채널로 분산하여 전송하므로 주파수 대역을 효율적으로 사용할 수 있으며, 다중 경로에 의한 심각한 주파수 선택적 페이딩 채널에 의한 신호 왜곡이 협대역의 각 부채널에 주파수 비선택적 페이딩 왜곡으로 나타나므로 채널 왜곡 보상이 용이하여 유·무선 채널에서의 고속 데이터 전송에 적합한 방식으로 최근 활발히 연구되고 있다.
도 1은 종래의 OFDM 수신 장치의 일 예를 개략적으로 나타내 보인 블록도이다.
도 1을 참조하면, 상기 종래의 OFDM 수신 장치(20)는, RF 튜너(21), A/D 변환기(22), 자동 주파수 제어기(AFC; Auto Frequency Controller)(23), 주파수 동기 회로(24), 고속 푸리에 변환(FFT; Fast Fourier Transform)부(25), 심볼 동기 회로(26) 및 심볼 복조기(27)를 포함하여 구성된다.
상기 RF 튜너(21)는, 안테나(10)를 통해 수신된 RF 대역의 신호를 기저 대역 신호로 변환시킨다. 상기 A/D 변환기(22)는 RF 튜너(21)로부터의 기저 대역 신호를 아날로그 형태에서 디지털 형태로 변환시킨다. 이때 A/D 변환기(22)는, 심볼 동기 회로(16)로부터 입력되는 제어 신호에 의해 송신단과 수신단에서의 샘플링 주파수 및 위상이 일치되도록 한다. 상기 AFC(23)는 A/D 변환기(22)로부터 디지털 형태의 기저 대역 신호와 주파수 동기 회로(24)로부터의 주파수 옵셋(offset)을 입력받아 주파수 옵셋이 보정된 신호를 출력시킨다. 상기 주파수 동기 회로(24)는 AFC(23)로부터의 출력 신호를 입력받아 주파수 옵셋을 계산하여 AFC(23)로 입력시킨다. 상기 FFT(25)는 AFC(23)로부터 주파수 보정된 신호와 심볼 동기 회로(26)로부터의 OFDM 심볼의 정확한 위치 정보를 입력받고, 이 위치 정보에 의해 고속 푸리에 변환된 주파수 영역의 심볼 신호를 출력시킨다. 상기 심볼 동기 회로(26)는 FFT(25)의 출력 신호를 입력 받아서, A/D 변환기(22)로는 샘플링 주파수 및 위상을 일치시키기 위한 정보를 전달하고, FFT(25)로는 OFDM 심볼의 위치 정보를 전달한다. 그리고 상기 심볼 복조기(27)는 FFT(25)로부터의 출력 신호를 복조하여 최종 데이터를 출력시킨다.
이와 같은 OFDM 수신 장치(20)를 채용하는데 있어서, 심볼 동기 및 주파수 동기가 시스템 성능에 매우 중요한 영향을 끼친다는 것은 잘 알려져 있는 사실이다. 심볼 동기 및 주파수 동기를 위해서, 송신단에서는 예컨대 기준 심볼 또는 파일롯(pilot) 심볼과 같은 동기 정보를 전송 데이터 프레임에 포함시켜 전송하고, 수신단에서는 이 동기 정보를 이용하여 주파수 및 심볼 동기를 맞추는 것이 일반적이다.
도 2는 이와 같은 동기 정보를 포함하는 전송 데이터 프레임 구조의 일 예를 나타내 보인 도면이다.
도 2를 참조하면, OFDM 전송 방식을 채택하는 DAB(Digital Audio Broadcasting) 시스템의 전송 데이터 프레임은 동기 채널(210), 고속 정보 채널(220) 및 주 서비스 채널(230)을 포함하여 이루어진다. 동기 채널(210)은 신호의 전력이 0인 널 심볼(Null)과 PN(Pseudo Noise) 특성을 갖는 위상 기준 심볼(PRS: Phase Reference Symbol)로 이루어지며, 이 동기 채널(210)에 포함된 정보들을 이용하여 수신단에서 주파수 및 심볼 동기가 이루어진다. 한편 고속 정보 채널(FIC; Fast Information Channel)(220)은 전송 데이터 프레임의 구성 정보를 담고 있으며, 주 서비스 채널(MSC; Main Service Channel)(230)은 서비스 데이터를 담고 있다.
도 3은 도 1의 OFDM 수신 장치의 심볼 동기 회로의 구성의 일 예로서, 구체적으로는 채널 임펄스 응답을 이용한 심볼 동기 회로를 나타내 보인 블록도이다.
도 3을 참조하면, 상기 심볼 동기 회로(26)는 기준 심볼을 생성하는 기준 심볼 생성기(261)와, 기준 심볼을 공액화시키는 공액화기(262)와, 공액화된 기준 심볼과 FFT(25)의 출력 심볼을 곱하는 곱셈기(263)와, 곱셈기(263)로부터의 출력을 고속 역 푸리에 변환시켜 데이터 전송 채널의 프로파일 정보를 출력시키는 IFFT(264)와, IFFT(264)로부터의 출력 정보를 입력받아 최대값이 나오는 위치 정보를 출력하는 최대값 위치 검출기(265)와, 그리고 최대값이 나오는 위치 정보로부터 위치 제어 신호를 발생시켜 OFDM 심볼에서 보호구간이 제거된 유효 심볼 구간을 FFT(25)로 입력시키는 FFT 윈도우 위치 제어기(266)를 포함하여 구성된다.
이와 같은 구성의 심볼 동기 회로(26)는 수신 심볼과 수신기 자체에서 생성된 공액화된 기준 심볼과의 복소곱에 대해 고속 역 푸리에 변환을 수행하는 IFFT(264)를 별개로 포함하여야 하기 때문에 전체 시스템의 크기 및 복잡성 뿐만 아니라 전체 시스템의 제작 비용을 증대시킨다는 단점을 갖는다.
본 발명이 이루고자 하는 기술적 과제는, IFFT 연산을 필요로 하는 주파수 또는 심볼 동기 회로에 대하여, 하나의 FFT 연산기로서 FFT 처리 및 IFFT 처리를 선택적으로 수행하게 함으로써 동기 회로에 사용되는 별도의 IFFT 연산기가 불필요한 OFDM 수신 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 직교 주파수 분할 다중 수신 장치는, 널 심볼 및 기준 심볼로 이루어진 동기 신호를 포함하는 전송 데이터 프레임 신호를 수신하는 직교 주파수 분할 다중 수신 장치에 있어서, 하나의 고속 푸리에 변환 연산기와, 고속 역 푸리에 변환 연산을 필요로 하는 주파수 또는 심볼 동기 회로를 구비하되, 상기 하나의 고속 푸리에 변환 연산기로서 고속 푸리에 연산 처리 및 고속 역 푸리에 연산 처리를 선택적으로 수행하게 함으로써 상기 주파수 또는 심볼 동기 회로에서 필요로 하는 IFFT 연산을 상기 FFT 연산기를 이용하여 수행하도록 하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 직교 주파수 분할 다중 수신 장치는, 널 심볼 및 기준 심볼로 이루어진 동기 신호를 포함하는 전송 데이터 프레임 신호를 수신하는 직교 주파수 분할 다중 수신 장치에 있어서, 소정의 제1 제어 신호에 의해, 상기 전송 데이터 프레임 신호의 제1 신호, 또는 기준 심볼의 공액화된 값과 수신 신호의 기준 심볼을 곱한 결과값의 제2 신호를 선택적으로 출력시키는 다중화기; 소정의 제2 제어 신호에 의해, 상기 제1 신호에 대한 고속 푸리에 변환 처리 또는 상기 제2 신호에 대한 고속 역 푸리에 변환 처리를 선택적으로 수행하여 출력하는 FFT/IFFT 처리기; 상기 다중화기로 상기 제2 신호 및 제 1 제어 신호를 입력시키고, 상기 FFT/IFFT 처리기로 상기 제2 제어 신호와 FFT 윈도우 위치 제어 신호를 입력시키고 상기 FFT/IFFT 처리기로부터 상기 고속 푸리에 변환 처리된 수신 신호를 입력받는 심볼 동기 회로; 및 상기 FFT/IFFT 처리기로부터 상기 고속 푸리에 변환 처리된 수신 심볼을 복조시켜 최종 데이터를 출력시키는 심볼 복조기를 포함하는 것을 특징으로 한다.
상기 FFT/IFFT 처리기는, 입력단에 실수부 입력 단자 및 허수부 입력 단자가 구비되고, 출력단에 실수부 출력 단자 및 허수부 출력 단자가 구비되며, 상기 입력단을 통해 입력된 신호에 대해 고속 푸리에 연산을 수행하고, 상기 연산 결과를 상기 출력단을 통해 출력시키는 FFT 연산기; 입력단에 실수부 입력 단자 및 허수부 입력 단자가 구비되고, 출력단에 상기 FFT 연산기의 실수부 입력 단자 및 허수부 입력 단자에 각각 연결되는 실수부 출력 단자 및 허수부 출력 단자를 구비하며, 상기 제2 제어 신호에 의해 상기 입력 단자와 출력 단자 사이에 신호 이동 경로를 스위칭할 수 있는 제1 크로스오버 스위치; 및 입력단에 상기 FFT 연산기의 실수부 출력 단자 및 허수부 출력 단자에 각각 연결되는 실수부 입력 단자 및 허수부 입력 단자가 구비되고, 출력단에 실수부 출력 단자 및 허수부 출력 단자를 구비하며, 상기 제2 제어 신호에 의해 상기 입력 단자와 출력 단자 사이에 신호 이동 경로를 스위칭할 수 있는 제2 크로스오버 스위치를 포함하는 것이 바람직하다.
상기 제1 제어 신호는, 상기 널 심볼이 입력되는 동안에는 상기 제2 신호가 상기 다중화기로부터 출력되도록 하고, 상기 널 심볼이 입력되지 않는 동안에는 상기 제1 신호가 상기 다중화기로부터 출력되도록 하는 것이 바람직하다.
상기 심볼 동기 회로는, 상기 전송 데이터 프레임에 포함된 널 심볼을 검출하여 상기 제1 및 제2 제어 신호를 각각 발생시키는 널 심볼 검출기;
기준 심볼을 생성시키는 기준 심볼 생성기; 상기 기준 심볼을 공액화시키는 공액화기; 상기 FFT/IFFT 처리기로부터 고속 푸리에 변환된 심볼들 중에서 기준 심볼을 추출하는 기준 심볼 추출기; 상기 기준 심볼 추출기로부터 추출된 기준 심볼을 일시 저장하기 위한 버퍼; 상기 버퍼로부터 전달되는 기준 심볼과 상기 공액화기로부터 전달되는 공액화된 기준 심볼 사이의 곱을 계산하고, 계산 결과가 상기 다중화기에 입력되도록 하는 곱셈기; 및 상기 FFT/IFFT 처리기로부터 고속 역 푸리에 변환된 심볼들로부터 심볼 동기 제어 신호를 발생하여 상기 FFT/IFFT 처리기로 입력시키는 동기 제어기를 포함하는 것이 바람직하다.
이 경우 상기 동기 제어기는, 상기 FFT/IFFT 처리기로부터 역 푸리에 변환되어 출력되는 채널 임펄스 응답의 최대값에 해당되는 위치 정보를 검출하여 출력하는 최대값 위치 검출기; 및 상기 최대값 위치 검출기로부터의 위치 정보에 의해 상기 FFT/IFFT 처리기에 입력될 심볼의 시작 위치가 보정되도록 하는 제어 신호를 상기 FFT/IFFT 처리기에 입력시키는 FFT 윈도우 위치 제어기를 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 수신된 RF 대역의 전송 데이터 프레임 신호를 기저 대역 신호로 변환시키는 RF 튜너; 상기 RF 튜너로부터의 출력을 디지털 형태로 변환시키는 A/D 변환기; 및 상기 A/D 변환기로부터의 출력에 대해 주파수 옵셋에 대한 보정을 수행하여 상기 다중화기에 입력시키는 자동 주파수 제어기를 더 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 4는 본 발명에 따른 직교 주파수 분할 다중 수신 장치의 구성의 일 예를 나타내 보인 블록도이다.
도 4를 참조하면, 본 발명에 따른 직교 주파수 분할 다중 수신 장치(400)는, RF 튜너(410), A/D 변환기(420), AFC(430), 다중화기(450), FFT/IFFT 처리기(460), 동기 회로(470) 및 심볼 복조기(480)를 포함하여 구성된다.
상기 RF 튜너(410)는, 안테나(40)를 통해 수신된 RF 대역의 신호를 기저 대역 신호(baseband signal)로 변환시킨다. 여기서 안테나(40)를 통해 수신되는 신호는, 널(Null) 심볼, 기준 심볼 및 복수개의 데이터 심볼들이 하나의 단위 프레임을 이루는 전송 데이터 프레임 신호이다.
상기 A/D 변환기(420)는, RF 튜너(410)로부터 입력되는 아날로그 형태의 전송 데이터 프레임 신호를 디지털 형태의 전송 데이터 프레임 신호로 변환시킨다. 이때 상기 A/D 변환기(420)는, 송신단과 수신단에서의 샘플링 주파수 및 위상이 어긋나지 않도록 한다.
상기 AFC(430)는 A/D 변환기(420)로부터 디지털 형태의 전송 데이터 프레임 신호를 입력받고, 또한 동기 회로(470)로부터의 주파수 옵셋(offset)도 입력받는다. 그리고 상기 AFC(430)는 주파수 옵셋이 보정된 전송 데이터 프레임 신호를 출력시킨다. 동기 회로(470)에 의해 계산된 주파수 옵셋은 다시 AFC(430)로 입력되어, 수신된 기저 대역의 전송 데이터 프레임 신호가 주파수 옵셋이 보정되어서 상기 AFC(430)로부터 출력된다.
상기 다중화기(450)는, AFC(430)로부터 주파수 옵셋이 보정된 전송 데이터 프레임 신호를 입력받는다. 또한 다중화기(450)는, 동기 회로(470)로부터 기준 심볼의 공액화된 값과 수신 신호의 기준 심볼이 곱해진 결과값도 입력받는다. 다중화기(450)의 출력 단자는 하나이며, 따라서 AFC(430)로부터 입력된 신호 또는 동기 회로(470)로부터 입력된 신호는 선택적으로 다중화기(450)의 하나의 출력 단자를 통해 출력된다. 두 개의 입력 신호의 선택은 제1 제어 신호(Sc1)에 의해 이루어진다. 이 제1 제어 신호(Sc1)는 동기 회로(470)로부터 입력받는다.
상기 FFT/IFFT 처리기(460)는, 다중화기(450)로부터 입력된 신호에 대한 고속 푸리에 변환(FFT; Fast Fourier Transform) 처리 또는 고속 역 푸리에 변환(IFFT; Inverse FFT) 처리를 선택적으로 수행한다. 고속 푸리에 변환 처리 및 고속 역 푸리에 변환 처리에 대한 선택은 동기 회로(470)로부터 입력되는 제2 제어 신호(Sc2)에 의해 이루어진다.
먼저 제1 제어 신호(Sc1)에 의해 다중화기(350)로부터 FFT/IFFT 처리기(460)로 전송 데이터 프레임 신호가 입력되는 경우, 제2 제어 신호(Sc2)에 의해 FFT/IFFT 처리기(460)에서는 입력된 전송 데이터 프레임 신호에 대한 고속 푸리에 변환 처리가 이루어진다. 이때 FFT/IFFT 처리기(460)는 동기 회로(470)로부터의 위치 제어 신호(Spc)를 입력받으며, 이 위치 제어 신호(Spc)에 의해서 입력된 전송 데이터 프레임의 유효 신호 구간에 대해서만 고속 푸리에 변환이 이루어진다. 이와 같이 고속 푸리에 변환 처리가 이루어지는 경우, FFT/IFFT 처리기(460)로부터 출력되는 고속 푸리에 변환 처리된 신호는 심볼 복조기(480)로 전달되는 동시에, 동기 회로(470)로도 입력되어 동기 회로(470) 내에서의 기준 심볼 추출에 이용된다.
다음에 제1 제어 신호(Sc1)에 의해 다중화기(350)로부터 FFT/IFFT 처리기(460)로 기준 심볼의 공액화된 값과 수신 신호의 기준 심볼이 곱해진 결과값이 입력되는 경우, FFT/IFFT 처리기(460)에서는 제2 제어 신호(Sc2)에 의해 입력된 기준 심볼의 공액화된 값과 수신 신호의 기준 심볼이 곱해진 결과값에 대한 고속 역 푸리에 변환 처리가 이루어진다. 이 고속 역 푸리에 변환 처리된 신호는 다시 동기 회로(470)로 입력되어 다음 전송 데이터 프레임의 심볼 동기에 필요한 제어 신호를 발생시킨다.
기준 심볼의 공액화된 값과 수신 신호의 기준 심볼이 곱해진 결과값에 대한 고속 역 푸리에 변환 처리가 이루어지면 FFT/IFFT 처리기(460)로부터 채널 임펄스 응답(CIR; Channel Impulse Response)이 출력된다. 즉 기준 심볼은 Z라 하고, 수신 신호를 OFDM 복조, 즉 고속 푸리에 변환 처리한 신호를 X라 하며, Xk와 Zk를 각각 X와 Z의 k번째 신호라 하고, 수신 신호가 w만큼의 심볼 동기 오차를 갖는 경우 Xk와 Zk의 공액값을 곱한 신호를 고속 역 푸리에 변환시키면 다음의 수학식 1과 같다.
상기 수학식 1의 결과는 시간 영역에서 두 신호의 중첩 적분(convolution)을 구하는 과정과 동일하며, 그 결과값(hn)이 채널 임펄스 응답에 해당된다. 만약 이상적인 채널에 적용할 경우 이 값(hn)은 심볼 동기 오차(w)의 위치에서 단일 최대값을 얻게 되며 이때의 w값이 심볼 동기 오차 추정값이 된다.
상기 동기 회로(470)는, 다중화기(450)의 출력을 결정하는 제1 제어 신호(Sc1)와 FFT/IFFT 처리기(460)의 동작 모드를 결정하는 제2 제어 신호(Sc2)를 각각 발생시킨다. 앞서 설명한 바와 같이, 제1 제어 신호(Sc1) 및 제2 제어 신호(Sc2 )는 각각 다중화기(450) 및 FFT/IFFT 처리기(460)에 입력된다. 그리고 다중화기(450)로 입력되는 두 개의 입력들 중 하나의 입력인 기준 심볼의 공액화된 값과 수신 신호의 기준 심볼이 곱해진 결과값을 다중화기(450)로 입력시킨다. 이를 위하여 심볼 동기 회로(470)는 FFT/IFFT 처리기(460)의 출력 신호를 입력받으며, 이 출력 신호에 의해 수신 신호의 기준 심볼을 검출한다. 검출된 기준 심볼은 수신 장치 자체에서 생성된 기준 심볼의 공액화된 값과 곱해지고, 그 결과값이 다중화기(450)에 입력되는 것이다. 이 외에도 동기 회로(470)는 FFT/IFFT 처리기(460)로 위치 제어 정보(Spc)를 제공한다. 이 위치 제어 정보(Spc)는 FFT/IFFT 처리기(460)로부터 입력된 이전 전송 데이터 프레임 내의 기준 심볼과 수신 장치 자체에서 생성된 공액화된 기준 심볼이 곱해진 결과값에 대한 고속 역 푸리에 변환된 신호를 이용하여 만들어진다. FFT/IFFT 처리기(460)는 이 위치 제어 정보(Spc)에 의해 현재 전송되는 전송 데이터 프레임의 유효 신호 구간에 대한 고속 푸리에 변환을 수행한다.
상기 심볼 복조기(480)는 FFT/IFFT 처리기(460)로부터의 출력 신호를 복조하여 최종 데이터를 출력시킨다. 여기서 FFT/IFFT 처리기(460)로부터의 출력 신호는 현재 전송되는 전송 데이터 프레임의 유효 신호 구간에 대해 고속 푸리에 변환된 신호를 의미한다.
도 5는 도 4의 직교 주파수 분할 다중 수신 장치의 동기 회로를 구성하는 일 예를 나타내 보인 블록도이다.
도 5를 참조하면, 상기 동기 회로(470)는, 전송 데이터 프레임의 널 심볼을 검출하여 제어 신호를 발생시키는 널 심볼 검출기(471)와, 기준 심볼을 생성하고 생성된 기준 심볼의 공액화된 값을 계산하는 기준 심볼 생성부(470a)와, 수신되는 전송 데이터 프레임에서 기준 심볼을 추출하는 기준 심볼 추출부(470b)와, 그리고 FFT/IFFT 처리기(460)로부터 고속 역 푸리에 변환되어 출력된 신호에 의해 심볼 동기 또는 주파수 동기 제어 신호를 발생시키는 동기 제어기(470c)를 포함하여 구성된다.
구체적으로 설명하면, 먼저 상기 널 심볼 검출기(471)는, 현재 수신되고 있는 전송 데이터 프레임의 널 심볼을 검출하기 위한 것이다. 즉 널 심볼이 검출되면, 널 심볼 검출기(471)는 다중화기(450) 및 FFT/IFFT 처리기(460)로 각각 제1 제어 신호(Sc1) 및 고속 역 푸리에 변환이 이루어지도록 하는 제2 제어 신호(Sc2)를 입력시킨다. 즉 제1 제어 신호(Sc1)에 의해서는, 다중화기(450)에서 심볼 동기 회로(470)로부터 입력되는 기준 심볼의 공액화된 값과 수신 신호의 기준 심볼을 곱한 계산값이 출력되도록 한다. 그리고 제2 제어 신호(Sc2)에 의해서는, FFT/IFFT 처리기(460)가 다중화기(450)를 통해 입력되는 기준 심볼의 공액화된 값과 수신 신호의 기준 심볼을 곱한 계산값에 대한 고속 역 푸리에 변환을 수행하고, 그 결과를 동기 제어기(470c)로 입력시켜 다음 전송 데이터 프레임에 대한 동기 제어가 이루어지도록 한다.
상기 기준 심볼 생성부(470a)는, 기준 심볼을 생성하는 기준 심볼 생성기(474)와, 이 기준 심볼 생성기(474)에 의해 생성된 기준 심볼의 공액화된 값을 계산하는 공액화기(475)를 포함하여 구성된다.
상기 기준 심볼 추출기(470b)는, FFT/IFFT 처리기(460)로부터 고속 푸리에 변환된 출력 신호로부터 기준 심볼을 추출하는 기준 심볼 추출기(472)와, 이 기준 심볼 추출기(472)로부터 추출된 기준 심볼을 다음 전송 데이터 프레임의 널 심볼이 검출될 때까지 대기하도록 일시 저장하기 위한 버퍼(473)를 포함하여 구성된다.
상기 곱셈기(476)는, 버퍼(473)에 저장되어 있던 수신 신호의 기준 심볼과 공액화기(475)에 의해 계산된 기준 심볼의 공액화된 값을 각각 입력받아서 곱셈 연산을 수행하여 출력한다. 곱셈기(476)에 의해 출력된 기준 심볼의 공액화된 값과 수신 신호의 기준 심볼의 곱의 결과값은 다중화기(450)에 입력되어 다음 전송 데이터 프레임의 널 심볼이 검출되는 시점에서 FFT/IFFT 처리기(460)에 입력된다.
상기 동기 제어기(470c)는 FFT/IFFT 처리기(460)로부터의 출력 신호를 입력받아 주파수 동기 또는 심볼 동기에 요구되는 제어 신호를 발생시킨다. 주파수 동기를 수행하는 경우, 이 제어 신호는 주파수 동기 회로(도 4의 440)로 입력된다. 심볼 동기를 수행하는 경우, 심볼 동기 회로로 입력되며, 도 4의 예의 경우, 제어 신호는 FFT/IFFT 처리기(460)로 입력된다.
도 6은 도 4의 동기 회로가 심볼 동기 회로로 동작하는 경우의 구성의 일 예를 나타내 보인 블록도이다. 도 6에서 도 5와 동일한 참조 부호는 동일한 요소를 나타내므로 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 상기 동기 제어기(470c)는 FFT/IFFT 처리기(460)로부터의 출력 신호를 입력받아 최대값이 있는 위치를 검출하는 최대값 위치 검출기(477)와, 최대값 위치 검출기(477)로부터의 최대값 위치 정보를 입력받아 위치 제어 신호를 출력하는 FFT 윈도우 위치 제어기(478)를 포함하여 구성된다. 상기 FFT/IFFT 처리기(460)로부터의 출력 신호는, FFT/IFFT 처리기(460)로 입력된 기준 심볼의 공액화된 값과 수신 신호의 기준 심볼의 곱의 결과값을 고속 역 푸리에 변환 처리한 신호로서 채널 임펄스 응답에 해당하는 정보 신호이다.
도 7은 도 4의 직교 주파수 분할 다중 수신 장치의 FFT/IFFT 처리기의 구성의 일 예를 나타내 보인 블록도이다.
도 7을 참조하면, FFT/IFFT 처리기(460)는 제1 크로스오버 스위치(461), FFT 연산기(462) 및 제2 크로스오버 스위치(463)를 포함하여 구성된다.
제1 크로스오버 스위치(461)는 두 개의 입력 단자와 두 개의 출력 단자를 가지며, 내부에서 신호가 스위칭될 수 있도록 구성된 스위치이다. 두 개의 입력 단자로는 각각 복소수의 실수부와 허수부가 각각 입력된다. 마찬가지로 두 개의 출력 단자로도 각각 복소수의 실수부와 허수부가 각각 출력된다. 따라서 실수부 입력 단자로 입력된 실수부 입력과 허수부 입력 단자로 입력된 허수부 입력은, 경로가 변경되지 않고 실수부 출력과 허수부 출력으로 각각 출력되거나, 또는 경로가 변경되어 허수부 출력과 실수부 출력으로 각각 출력된다. 실수부 출력 및 허수부 출력은 각각 FFT 연산기(462)의 실수부 입력단(IRE) 및 허수부 입력단(IIM)과 연결된다.
상기 FFT 연산기(462)는 입력되는 복소수 형태의 입력 신호에 대해 고속 푸리에 변환 연산을 수행하는 장치이다. FFT 연산기(462)의 입력단에는 제1 크로스오버 스위치(461)의 실수부 출력 단자 및 허수부 출력 단자와 각각 연결되는 실수부 입력단(IRE) 및 허수부 입력단(IIM)이 배치된다. FFT 연산기(462)의 출력단에는 실수부 출력단(ORE) 및 허수부 출력단(OIM)이 배치되며, 각각은 제2 크로스오버 스위치(463)의 실수부 입력 및 허수부 입력과 각각 연결된다.
제2 크로스오버 스위치(463)는, 제1 크로스오버 스위치(461)와 마찬가지로, 두 개의 입력 단자와 두 개의 출력 단자를 가지며, 내부에서 신호가 스위칭될 수 있도록 구성된 스위치이다. 두 개의 입력 단자로는 각각 실수부와 허수부가 각각 입력되며, 두 개의 출력 단자로도 각각 실수부와 허수부가 각각 출력된다. 따라서 실수부 입력 단자로 입력된 실수부 입력 및 허수부 입력 단자로 입력된 허수부 입력은, 경로가 변경되지 않고 실수부 출력 및 허수부 출력으로 각각 출력되거나, 또는 경로가 변경되어 허수부 출력과 실수부 출력으로 각각 출력된다. 실수부 입력 및 허수부 입력은 각각 FFT 연산기(462)의 실수부 출력단(ORE) 및 허수부 출력단(OIM)과 연결된다.
상기 제1 크로스오버 스위치(461) 및 제2 크로스오버 스위치(463)내에서의 신호 경로 변경 여부는 심볼 동기 회로(470)의 널 심볼 검출기(471)로부터 입력되는 제2 제어 신호(Sc2)에 의해 결정된다. 즉 널 심볼 검출기(471)에 의해 널 심볼이 검출되면, FFT 연산기(462)에 의한 고속 역 푸리에 변환 처리를 수행하여야 하므로, 제1 크로스오버 스위치(461) 및 제2 크로스오버 스위치(463) 내에서의 실수부 및 허수부의 이동 경로는 서로 바뀌어서 실수부는 허수부 출력으로 출력되고 허수부는 실수부 출력으로 출력된다. 그러나 널 심볼 검출기(471)에 의해 널 심볼이 검출되지 않은 경우, FFT 연산기(462)는 고속 푸리에 변환 처리를 수행하며, 이를 위하여 제1 크로스오버 스위치(461) 및 제2 크로스오버 스위치(463) 내에서의 실수부 및 허수부의 이동 경로는 서로 바뀌지 않고 실수부는 실수부 출력으로 출력되고 허수부는 허수부 출력으로 출력된다.
이는 고속 푸리에 변환 연산과 고속 역 푸리에 변환 연산 사이의 상관 관계에 의해 실현될 수 있으며, 이 관계는 아래의 수학식 2 및 수학식 3에 나타낸 바와 같다.
고속 푸리에 변환은, 복소수 입력인 xn에 대해 상기 수학식 2에 나타낸 바와 같은 연산을 수행하여 복소수 Xk을 출력시킨다. 이에 반하여 고속 역 푸리에 변환은, 복소수 입력인 Xk에 대해 상기 수학식 3에 나타낸 바와 같은 연산을 수행하여 복소수 xn을 출력시킨다. 수학식 2와 수학식 3을 비교하면 지수부의 부호가 반대인 점을 제외하고는 고속 푸리에 변환과 고속 역 푸리에 변환은 동일하다. 따라서 별도의 IFFT 연산기 없이 하나의 FFT 연산기(462) 만을 사용하더라도 제1 크로스오버 스위치(461) 및 제2 크로스오버 스위치(462)에서의 실수부와 허수부의 교환만으로도 고속 푸리에 변환 연산과 고속 역 푸리에 변환 연산을 모두 달성할 수 있다.
도 8및 도 9는 각각 도 7의 FFT/IFFT 처리기의 FFT 동작 및 IFFT 동작을 설명하기 위하여 나타내 보인 블록도이다. 그리고 도 10은 본 발명에 따른 직교 주파수 분할 다중 수신 장치에서 사용되는 전송 데이터 프레임 구조와 FFT/IFFT 처리기 모드 신호 사이의 관계를 나타내 보인 도면이다.
도 6 내지 도 9를 참조하면, N번째 전송 데이터 프레임(FN)과 N+1번째 전송 데이터 프레임(FN+1)이 순차적으로 수신된다. N번째 전송 데이터 프레임(FN)과 N+1번째 전송 데이터 프레임(FN+1)은 모두 각각 널 심볼, 기준 심볼, 데이터 심볼1, 데이터 심볼2 등으로 이루어진다.
N번째 전송 데이터 프레임(FN)의 널 심볼이 입력되는 시간 동안(T1)에 FFT/IFFT 처리기(460)는 고속 역 푸리에 변환 모드(IFFT)로 동작하고, 마찬가지로 N+1번째 전송 데이터 프레임(FN+1)의 널 심볼이 입력되는 시간 동안(T4)에도 FFT/IFFT 처리기(460)는 고속 역 푸리에 변환 모드(IFFT)로 동작한다. 고속 역 푸리에 변환 모드(IFFT)로 동작하는 동안(T1, T4), FFT/IFFT 처리기(460)의 제1 크로스오버 스위치(461) 및 제2 크로스오버 스위치(463)는, 도 8에 도시된 바와 같이, 신호 경로가 바뀌어서 실수부 입력은 허수부 출력 단자로 출력되고, 허수부 입력은 실수부 출력 단자로 출력된다. 비록 고속 역 푸리에 변환 모드(IFFT)이지만, FFT 연산기(462)는 여전히 고속 푸리에 변환 연산만을 수행하면 된다. N번째 전송 데이터 프레임(FN)의 기준 심볼이 입력되는 시간(T2)동안 입력된 기준 심볼은 N+1번째 전송 데이터 프레임(FN+1)의 널 심볼이 검출될 때까지 대기하도록 버퍼(473)에 일시 저장된다.
N번째 전송 데이터 프레임(FN)의 널 심볼 이외의 심볼들이 입력되는 시간동안(T2, T3)에 FFT/IFFT 처리기(460)는 고속 푸리에 변환 모드(FFT)로 동작하고, 마찬가지로 N+1번째 전송 데이터 프레임(FN+1)의 널 심볼 이외의 심볼들이 입력되는 시간동안(T5, T6)에도 FFT/IFFT 처리기(460)는 고속 푸리에 변환 모드(FFT)로 동작한다. 고속 푸리에 변환 모드(FFT)로 동작하는 동안(T2, T3, T5, T6), FFT/IFFT 처리기(460)의 제1 크로스오버 스위치(461) 및 제2 크로스오버 스위치(463)는, 도 7에 도시된 바와 같이, 신호 경로가 그대로 유지되어서 실수부 입력은 실수부 출력 단자로 출력되고, 허수부 입력은 허수부 출력 단자로 출력된다. N+1번째 전송 데이터 프레임(FN+1)의 널 심볼이 입력되는 시간(T4)동안 버퍼(473)에 일시 저장되어 있던 N번째 전송 데이터 프레임(FN)의 기준 심볼과 수신 장치 자체의 공액화된 기준 심볼이 곱해진 결과값에 대한 고속 역 푸리에 변환이 FFT/IFFT 처리기(460)에 의해 수행되어 진다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
이상의 설명에서와 같이, 본 발명에 따른 직교 주파수 분할 다중 수신 장치에 의하면, 하나의 FFT 연산기만으로 구성되는 FFT/IFFT 처리기를 사용함으로써 IFFT 연산을 필요로 하는 심볼 동기 회로 또는 주파수 동기 회로 내에 별도의 IFFT 연산기를 포함시킬 필요가 없으며, 이에 따라 전체 시스템의 크기 및 복잡성을 감소시킬 수 있어서 제조 비용을 절감시킬 수 있다는 이점을 제공한다.
도 1은 종래의 직교 주파수 분할 다중 수신 장치의 일 예를 개략적으로 나타내 보인 블록도이다.
도 2는 도 1의 직교 주파수 분할 다중 수신 장치에서 전송되는 전송 데이터 프레임 구조의 일 예를 나타내 보인 도면이다.
도 3은 도 1의 직교 주파수 분할 다중 수신 장치의 심볼 동기 회로의 구성의 일 예를 나타내 보인 블록도이다.
도 4는 본 발명에 따른 직교 주파수 분할 다중 수신 장치의 구성의 일 예를 나타내 보인 블록도이다.
도 5는 도 4의 직교 주파수 분할 다중 수신 장치의 동기 회로의 구성의 일 예를 나타내 보인 블록도이다.
도 6은 도 4의 동기 회로가 심볼 동기 회로로 동작하는 경우의 구성의 일 예를 나타내 보인 블록도이다.
도 7은 도 4의 직교 주파수 분할 다중 수신 장치의 FFT/IFFT 처리기의 구성의 일 예를 나타내 보인 블록도이다.
도 8은 도 6의 FFT/IFFT 처리기의 FFT 동작을 설명하기 위하여 나타내 보인 블록도이다.
도 9는 도 6의 FFT/IFFT 처리기의 IFFT 동작을 설명하기 위하여 나타내 보인 블록도이다.
도 10은 본 발명에 따른 직교 주파수 분할 다중 수신 장치에서 사용되는 전송 데이터 프레임 구조와 FFT/IFFT 처리기 모드 신호 사이의 관계를 나타내 보인 도면이다.

Claims (7)

  1. 널 심볼 및 기준 심볼로 이루어진 동기 신호를 포함하는 전송 데이터 프레임 신호를 수신하는 직교 주파수 분할 다중 수신 장치에 있어서,
    하나의 고속 푸리에 변환 연산기와, 고속 역 푸리에 변환 연산을 필요로 하는 주파수 또는 심볼 동기 회로를 구비하되, 상기 하나의 고속 푸리에 변환 연산기로서 고속 푸리에 연산 처리 및 고속 역 푸리에 연산 처리를 선택적으로 수행하게 함으로써 상기 주파수 또는 심볼 동기 회로에서 필요로 하는 IFFT 연산을 상기 FFT 연산기를 이용하여 수행하도록 하는 것을 특징으로 하는 직교 주파수 분할 다중 수신 장치.
  2. 널 심볼 및 기준 심볼로 이루어진 동기 신호를 포함하는 전송 데이터 프레임 신호를 수신하는 직교 주파수 분할 다중 수신 장치에 있어서,
    소정의 제1 제어 신호에 의해, 상기 전송 데이터 프레임 신호의 제1 신호, 또는 기준 심볼의 공액화된 값과 수신 신호의 기준 심볼을 곱한 결과값의 제2 신호를 선택적으로 출력시키는 다중화기;
    소정의 제2 제어 신호에 의해, 상기 제1 신호에 대한 고속 푸리에 변환 처리 또는 상기 제2 신호에 대한 고속 역 푸리에 변환 처리를 선택적으로 수행하여 출력하는 FFT/IFFT 처리기;
    상기 다중화기로 상기 제2 신호 및 제 1 제어 신호를 입력시키고, 상기 FFT/IFFT 처리기로 상기 제2 제어 신호를 입력시키고 상기 FFT/IFFT 처리기로부터 상기 고속 푸리에 변환 처리된 수신 신호를 입력받는 동기 회로; 및
    상기 FFT/IFFT 처리기로부터 상기 고속 푸리에 변환 처리된 수신 심볼을 복조시켜 최종 데이터를 출력시키는 심볼 복조기를 포함하는 것을 특징으로 하는 직교 주파수 분할 다중 수신 장치.
  3. 제2항에 있어서, 상기 FFT/IFFT 처리기는,
    입력단에 실수부 입력 단자 및 허수부 입력 단자가 구비되고, 출력단에 실수부 출력 단자 및 허수부 출력 단자가 구비되며, 상기 입력단을 통해 입력된 신호에 대해 고속 푸리에 연산을 수행하고, 상기 연산 결과를 상기 출력단을 통해 출력시키는 FFT 연산기;
    입력단에 상기 FFT/IFFT 처리기의 실수부 입력 단자 및 허수부 입력 단자가 구비되고, 출력단에 상기 FFT 연산기의 실수부 입력 단자 및 허수부 입력 단자에 각각 연결되는 실수부 출력 단자 및 허수부 출력 단자를 구비하며, 상기 제2 제어 신호에 의해 FFT/IFFT 처리기의 실수부 입력 단자 및 허수부 입력 단자와 상기 FFT 연산기의 실수부 입력 단자 및 허수부 입력 단자 사이의 연결을 2가지 연결상태로 스위칭할 수 있는 제1 크로스오버 스위치; 및
    입력단에 상기 FFT 연산기의 실수부 출력 단자 및 허수부 출력 단자에 각각 연결되는 실수부 입력 단자 및 허수부 입력 단자가 구비되고, 출력단에 상기 FFT/IFFT 처리기의 실수부 출력 단자 및 허수부 출력 단자를 구비하며, 상기 제2 제어 신호에 의해 상기 FFT 연산기의 실수부 출력 단자 및 허수부 출력 단자와 상기 FFT/IFFT 처리기의 실수부 출력 단자 및 허수부 출력 단자 사이의 연결을 2가지 연결상태로 스위칭할 수 있는 제2 크로스오버 스위치를 포함하는 것을 특징으로 하는 직교 주파수 분할 다중 수신 장치.
  4. 제2항에 있어서,
    상기 제1 제어 신호는, 상기 널 심볼이 입력되는 동안에는 상기 제2 신호가 상기 다중화기로부터 출력되도록 하고, 상기 널 심볼이 입력되지 않는 동안에는 상기 제1 신호가 상기 다중화기로부터 출력되도록 하는 것을 특징으로 하는 직교 주파수 분할 다중 수신 장치.
  5. 제2항에 있어서, 상기 동기 회로는,
    상기 전송 데이터 프레임에 포함된 널 심볼 검출기를 검출하여 상기 제1 및 제2 제어 신호를 각각 발생시키는 널 심볼 검출기;
    기준 심볼을 생성시키는 기준 심볼 생성기;
    상기 기준 심볼을 공액화시키는 공액화기;
    상기 FFT/IFFT 처리기로부터 고속 푸리에 변환된 심볼들 중에서 기준 심볼을 추출하는 기준 심볼 추출기;
    상기 기준 심볼 추출기로부터 추출된 기준 심볼을 일시 저장하기 위한 버퍼;
    상기 버퍼로부터 전달되는 기준 심볼과 상기 공액화기로부터 전달되는 공액화된 기준 심볼 사이의 곱을 계산하고, 계산 결과가 상기 다중화기에 입력되도록 하는 곱셈기; 및
    상기 FFT/IFFT 처리기에 의해 고속 역 푸리에 변환된 신호들로부터 동기 제어 신호를 발생시키는 동기 제어기를 포함하는 것을 특징으로 하는 직교 주파수 분할 다중 수신 장치.
  6. 제5항에 있어서, 상기 동기 제어기는,
    상기 FFT/IFFT 처리기로부터 역 푸리에 변환되어 출력되는 채널 임펄스 응답의 최대값에 해당되는 위치 정보를 검출하여 출력하는 최대값 위치 검출기; 및
    상기 최대값 위치 검출기로부터의 위치 정보에 의해 상기 FFT/IFFT 처리기에 입력될 심볼의 시작 위치가 보정되도록 하는 제어 신호를 상기 FFT/IFFT 처리기에 입력시키는 FFT 윈도우 위치 제어기를 포함하는 것을 특징으로 하는 직교 주파수 분할 다중 수신 장치.
  7. 제2항에 있어서,
    상기 전송 데이터 프레임 신호를 기저 대역 신호로 변환시키는 RF 튜너;
    상기 RF 튜너로부터의 출력을 디지털 형태로 변환시키는 A/D 변환기; 및
    상기 A/D 변환기로부터의 출력에 대해 주파수 옵셋에 대한 보정을 수행하여 상기 다중화기에 입력시키는 자동 주파수 제어기를 더 포함하는 것을 특징으로 하는 직교 주파수 분할 다중 수신 장치.
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