JP5445517B2 - 電源制御回路 - Google Patents
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Description
図1はこの発明の一実施形態である電源制御回路3Aの構成を示す回路図である。この電源制御回路3Aは、前掲図5の電源制御回路3と同様、増幅部1に対して電源電圧+VBおよび−VBを供給するチャージポンプ2の昇圧モードを制御するものである。なお、図1には電源制御回路3Aの機能の理解を容易にするため、図5における増幅部1および負荷1Aが電源制御回路3Aとともに図示されている。
モードアップ条件1:正電源電圧+VBが閾値電圧Vupp1より低くなったこと。
モードアップ条件2:出力電圧VOUTの正電源電圧+VBに対する余裕|+VB−VOUT|が閾値電圧Vupp2を下回ったこと。
モードアップ条件3:負電源電圧−VBが閾値電圧Vupm1より高くなったこと。
モードアップ条件4:出力電圧VOUTの負電源電圧−VBに対する余裕|−VB−VOUT|が閾値電圧Vupm2を下回ったこと。
ここで、モードアップ条件1および2は、増幅部1が正の出力電圧VOUTを出力する場合に満たされる可能性がある。また、モードアップ条件3および4は、増幅部1が負の出力電圧VOUTを出力する場合に満たされる可能性がある。
モードダウン条件:出力電圧VOUTの絶対値が所定時間以上継続して閾値電圧Vdwnを下回ったこと。
Oxide Semiconductor Field Effect Transistor;金属−酸化膜−半導体構造の電界効果トランジスタであり、以下、単にトランジスタという。)341、342および343は、各々のソースに電源電圧+VAが与えられており、各々のゲートはPチャネルトランジスタ341のドレインに接続されている。ここで、電源電圧VAは、チャージポンプ2が正電源電圧+VBおよび負電源電圧−VBを生成するために利用する電源電圧である。
以上がD/A変換部340の構成の詳細である。
Claims (4)
- 増幅部の出力電圧または電源電圧に応じて、前記増幅部の電源電圧を現状より高い電源電圧に切り換えるモードアップを行うとともに、前記増幅部の出力電圧の大きさが所定時間以上に亙って閾値電圧を下回った場合に前記増幅部の電源電圧を現状より低い電源電圧に切り換えるモードダウンを行うモード制御手段と、
前記モードアップが行われたときの前記増幅部の出力電圧を保持し、この保持した出力電圧に基づいて前記閾値電圧を設定する閾値設定手段と
を具備することを特徴とする電源制御回路。 - 前記増幅部は、正電源電圧および負電源電圧の供給を受け、前記出力電圧として、正および負の出力電圧を出力するものであり、
前記モード制御手段は、前記増幅部の出力電圧が前記正電源電圧または前記負電源電圧に対して所定限度を越えて接近した旨の条件を含む1または複数の条件のいずれかが満たされた場合に前記モードアップを行うことを特徴とする請求項1に記載の電源制御回路。 - 前記増幅部は、正電源電圧および負電源電圧の供給を受け、前記出力電圧として、正および負の出力電圧を出力するものであり、
前記モード制御手段は、前記正電源電圧または前記負電源電圧の絶対値が所定値を下回った旨の条件を含む1または複数の条件のいずれかが満たされた場合に前記モードアップを行うことを特徴とする請求項1または2に記載の電源制御回路。 - 前記閾値設定手段は、前記モードアップが行われたときの前記増幅部の出力電圧よりも所定量だけ絶対値の小さい電圧を前記閾値電圧として設定することを特徴とする請求項1〜3のいずれか1の請求項に記載の電源制御回路。
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