JP5428683B2 - 画像読取装置および画像形成装置 - Google Patents

Description

本発明は、原稿からの反射光を光電変換素子によりアナログ画像信号に変換し、得られたアナログ画像信号に対しアナログ信号処理を施した後にアナログ／デジタル変換器でデジタル画像信号に変換して出力する画像読取装置、および、当該画像読取装置を備えた画像形成装置に関する。

近年、画像データの読取速度は高速化が計られており、これに伴い読取動作クロックの周波数も上がり、電磁波強度規制（ＦＣＣ、ＶＣＣＩ等）に対してのＥＭＩ（Ｅｌｅｃｔｏｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）対策が必須となっている。

このＥＭＩ対策として有効な手段として一般的にＳＳＣＧ（Ｓｐｅｃｔｒａｍ Ｓｐｒｅａｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）が用いられている。これは動作クロック周波数に対して微小な範囲でゆっくりした周期で周波数変調を行うことでＥＭＩスペクトラムを積分的に平坦化する手法である。

このＳＳＣＧを画像読取装置に適用した場合に、問題となっているのが、ＳＳＣＧの変調の影響が画像上にあらわれてしまう問題である。これは光電変換素子として用いられるＣＣＤ（電荷結合素子）デバイスの駆動及びＡ／Ｄ（アナログ／デジタル変換器）の動作クロックに対してＳＳＣＧの変調がかかることにより、僅かではあるが画像のオフセットレベルがＳＳＣＧの変調周期と同期して変動してしまい、この影響が画像上で横スジや斜めスジなどといったスジＰＰとなって見えてしまう問題である（図１２参照）。

このような問題を解決するために、例えば、特許文献１のように、画像信号中の変動成分を除去し、横スジが表れないようにするものが提案されている。

この特許文献１では、入射光を光電変換素子１０５によりアナログ画像信号に変換し、アナログ画像信号をアナログ・デジタル変換器でデジタル化して出力する機能を有する画像読み取り装置において、前記光電変換素子１０５を周波数変調されたクロックにより駆動し、前記クロックの周波数変化に応じて前記アナログ画像信号の変動と逆位相で同じ変動量の信号を画像信号に重畳する変動除去回路１１２を備えている（図１３参照）。

上記の画像信号に重畳させる補正信号の振幅、位相はあらかじめ設定した状態の信号を生成し画像信号へ重畳するものであり、その実施例としてエミッタフォロワ接続されたトランジスタのバイアス電流を変化させる構成を備えている。

しかしながら、このような従来技術では、画像信号に重畳させる補正信号の振幅、位相はあらかじめ設定されているため、ＳＳＣＧの影響によるオフセット変動がデバイス毎にばらついた場合には、対応できないという事態を生じるおそれがあった。

本発明は、かかる実情に鑑みてなされたものであり、ＳＳＣＧの影響によるオフセット変動がデバイス毎にばらついた場合においても、読取画信号に現れるＳＳＣＧの影響を適切に補正できることができる画像読取装置および画像形成装置を提供すること目的とする。

この発明の画像読取装置は、原稿からの反射光を光電変換素子によりアナログ画像信号に変換し、得られたアナログ画像信号に対しアナログ信号処理を施した後にアナログ／デジタル変換器でデジタル画像信号に変換して出力する画像読取装置において、上記光電変換素子を周波数変調したクロックにより駆動する駆動手段と、上記周波数変調したクロックの周波数変化に応じたアナログ信号を生成する信号生成手段と、上記アナログ信号の交流成分を、外部から設定される設定値に対応した増幅率で増幅すると共に反転・非反転を切り替えることが可能な増幅反転手段と、上記アナログ画像信号と、上記増幅反転手段から出力されるアナログ信号とを重畳させる信号重畳手段と、該信号重畳手段により上記アナログ信号が重畳された上記アナログ画像信号を、上記アナログ／デジタル変換器によりデジタル画像信号に変換し、該デジタル画像信号に現れる特徴量に基いて、上記増幅反転手段の増幅率及び反転・非反転を制御する制御手段とを備え、上記増幅反転手段が、上記アナログ信号から振幅が同じで位相が逆相となる２つのアナログ信号を生成する基準信号生成手段と、上記基準信号生成手段が生成した２つのアナログ信号がおのおの基準電圧に供給されるデジタル／アナログ変換器とを有し、該デジタル／アナログ変換器に設定するデジタル値を切り替えることで増幅率及び反転・非反転を切り替えるようにしたものである。

上記増幅反転手段としては、外部から指定される上記設定値と、入力信号の増幅率との関係が線形な関係であるものを用いることができる。
上記制御手段は、所定の画像エリアにおける上記デジタル画像信号のピークボトム差の検出値を、上記特徴量とするとよい。
上記制御手段は、上記デジタル画像信号の複数ラインについての各読取位置での読取値の平均値に基いて、上記ピークボトム差を検出するとよい。
上記制御手段は、上記デジタル画像信号の各読取位置での読取値を基準として算出した移動平均値に基いて、上記ピークボトム差を検出するとよい。

上記基準信号生成手段は、上記アナログ信号の高周波成分をより増幅させる周波数特性を持った回路要素を備えるとよい。
上記光電変換素子は、複数チャネルに分割され、上記増幅反転手段の上記デジタル／アナログ変換器は、複数出力チャネルを備え、上記デジタル／アナログ変換器は、シリアル通信により各チャネルへのデジタル値を設定可能な汎用の変換器であってよい。

上記駆動手段は、周波数変調された基準クロックを入力するＰＬＬ回路を有し、上記信号生成手段は、上記ＰＬＬ回路から出力されるクロック信号を周波数−電圧変換して、上記基準クロックの周波数変化に対応したアナログ信号を生成するとよい。
上記周波数−電圧変換は、上記ＰＬＬ回路から出力されるクロック信号を平滑する回路により行うとよい。

上記アナログ画像信号に対し上記アナログ信号処理を施す手段と、上記アナログ／デジタル変換器は、同一のアナログ処理ＡＳＩＣにて構成することができる。
上記信号重畳手段は、上記増幅反転手段から出力されるアナログ信号を、上記アナログ処理ＡＳＩＣのクランプ電位に重畳させる手段であってよい。
上記制御手段が、上記増幅反転手段に設定する、増幅率及び反転・非反転を指定する設定値を任意のタイミングで調整可能とするとよい。

また、本発明の画像形成装置は、上述の画像読取装置を画像読取手段として備えたものである。

以上のようなこの発明の画像読取装置、及び、画像形成装置によれば、ＳＳＣＧを用いた読取り装置における画像に現れるスジ画像に対し、ＳＳＣＧの影響によるオフセット変動がデバイス毎にばらついた場合においても、読取画信号に現れるＳＳＣＧの影響を適切に補正できるという効果を得る。

本発明の一実施例にかかる画像読取装置の画信号処理系の要部の一例を示したブロック図である。 ＰＬＬ回路の一例を示したブロック図である。 ＳＳＣＧ補正信号生成回路の一例を示したブロック図である。 ＡＦＥの内部動作基準電位への補正信号の重畳動作について説明するためのタイミングチャートである。 基準電圧生成部の構成を例示した回路図である。 ＤＡＣの周波数特性の改善について説明するためのグラフ図である。 読取画信号に含まれるランダムノイズについて説明するための概略図である。 ランダムノイズ成分を低減させたピークボトム差検出方法の一例を説明するための概略図である。 ランダムノイズ成分を低減させたピークボトム差検出方法の他の例を説明するための概略図である。 ＳＳＣＧの影響による変動がある画像データに対して補正信号を重畳させた状態でのピークボトム差と各ＤＡＣ設定値との関係を示したグラフである。 基板制御部２００のＣＰＵ２０３がＤＡＣ設定値を計算する際の処理の一例を示すフローチャートである。 ＳＳＣＧが読取画像に及ぼす影響について説明するための概略図である。 ＳＳＣＧが読取画像に及ぼす影響を改善する方法について説明するための概略図である。

以下、添付図面を参照しながら、この発明の実施の形態を詳細に説明する。
図１は、本発明の一実施例にかかる画像読取装置の画信号処理系の要部の一例を示したブロック図である。

図１に示す画像読取装置は、読取原稿をコンタクトガラスに載置し、画像面を走査光学系で操作して、センサボードユニット（ＳＢＵ）１００に設けられたＣＣＤラインイメージセンサ１０１に収束する、いわゆる縮小光学系を用いるものであり、ＣＣＤラインイメージセンサ１０１は、高速読み取り等を目的として、複数（ｎ個）のブロックに分割されており、おのおののブロックからの読取画信号は、独立した出力チャネルから出力される。

ＣＣＤラインイメージセンサ１０１から出力されるｎチャネルの読取アナログ画信号ＡＶ１〜ＡＶｎは、アナログフロントエンド（ＡＦＥ）１０２に設けられているｎ個のアナログ処理ユニット１０３＿１〜１０３＿ｎにそれぞれ入力される。
ここに、アナログフロントエンド１０２は、アナログ処理及びＡ／Ｄ（アナログ／デジタル）変換処理及びデジタル信号処理を行なうＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；特定用途向け大規模集積回路））である。

アナログフロントエンド１０２の各アナログ処理ユニット１０３＿１〜１０３＿ｎに入力された読取アナログ画信号ＡＶ１〜ＡＶｎは、おのおの内部動作基準電位（後述）との差分が形成され、その差分信号が、アナログ画像信号ＡＲ１〜ＡＲｎ（図示略）として、それぞれ可変ゲイン増幅器（ＡＧＣ）により所定のゲインで増幅された後に、アナログ／デジタル変換器（ＡＤＣ）により対応するデジタル信号に変換され、そのデジタル信号はデジタル信号処理部により所定のデジタル処理が適用され、その処理結果が、デジタル画像信号ＤＶ１〜ＤＶｎとして信号送信部１０４に出力される。

信号送信部１０４は、入力したｎチャネルのデジタル画像信号ＤＶ１〜ＤＶｎを連結し、１ライン分の連続したデジタル画像信号ＤＶとして、後段の基板制御部２００の信号受信部２０１へ送信する。

ここで、各アナログ処理ユニット１０３＿１〜１０３＿ｎの可変ゲイン増幅器のゲインは、上述した縮小光学系のランプの部品ばらつき、ＣＣＤラインイメージセンサ１０１の感度ばらつきなどを吸収するためにプログラマブルに設定できるものであり、基準白レベルを読み取った場合に一定のデジタル出力となるように電源ＯＮ時、もしくは画像データの読取毎にゲインの調整を行い設定値を決定する（いわゆる、シェーディング補正処理）。

また、デジタル信号処理部は、所定のデジタル信号処理（例えば、ガンマ補正処理など）を適用するものである。また、信号送信部１０４としては、ＬＶＤＳ（Ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）トランスミッタが適用され、信号受信部２０１としては、例えば、ＬＶＤＳレシーバが適用される。
信号受信部２０１が受信したデジタル画像信号ＤＶは、画像処理部（ＩＰＵ）２０２のピーク検出部２０１＿１に出力されるとともに、図示しない後段の画像処理部へと出力されている。

また、センサボードユニット１００において、タイミングジェネレータ１０５は、ＣＣＤラインイメージセンサ１０１およびアナログフロントエンド１０２を駆動するための制御信号を生成するためのものであり、基本的なクロック信号等を生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１０５ａ、および、ＰＬＬ回路１０５ａが生成したクロック信号等（後述）に基づいて、ＣＣＤラインイメージセンサ１０１およびアナログフロントエンド１０２を駆動するための制御信号等を生成するタイミング発生回路１０５ｂを備えている。

さて、本実施例では、ＰＬＬ回路１０５ａへの外部入力クロックは、ＥＭＩ対策としてＳＳＣＧにより周波数変調を施したクロックを入力する構成であり、したがって、タイミングジェネレータ１０５で生成される全ての駆動信号はＳＳＣＧによる変調がかかったものとなる。このＳＳＣＧによる変調の影響が、上述したように画像信号（画像データ）のオフセット変動となってしまう。

そこで、本実施例では上述のＳＳＣＧの影響による画像信号でのオフセット変動に対して、逆相の信号を画像信号に重畳させることで変動を低減する（図１３参照）。
なお、特許文献１に記載されている方法は、上述したように、あらかじめ逆相の補正信号の振幅を設定しておく方法であり、オフセット変動量の固体バラツキを調整できない。また、補正信号の位相も逆相に限定する構成であり、切り換えができなかった。
そこで、本実施例では補正信号を生成する部分においてＤＡＣを用いた構成とすることで、固体バラツキを吸収するための調整と補正信号の極性を切替えることを可能とする（後述）。

また、図１に示すように、ＣＣＤラインイメージセンサ１０１の出力は多チャネル（一般的にカラーでは６チャネルまたは１２チャネル）であり、各チャネルでＳＳＣＧの影響による変動量はばらつくため、各チャネル毎に補正が必要となる。そこで、ＤＡＣとして汎用の多チャネル出力を持つＤＡＣを用いる構成とすることで各チャネルのＳＳＣＧの影響による変動を個別に補正できるようにした（後述）。

ただし、一般的に汎用ＤＡＣは低コストで入手性は高いが入出力応答特性が遅い。これに対し、本実施例ではＤＡＣを動作させるための周辺回路部分に周波数特性をもたせることで上述した汎用ＤＡＣの入出力特性が遅い点を補い、高コストな高速動作ＤＡＣを用いることなくＳＳＣＧの影響による変動を補正することとした（後述）。
また、汎用ＤＡＣの特性の一つとして設定値と出力電圧の関係は線形関係となる点がある。本実施例ではこの線形性を利用したアルゴリズムによりＳＳＣＧの影響によるスジ補正のための設定値を求めるようにしている（後述）。

図１に戻り、ＰＬＬ回路１０５ａに入力する基準クロック信号としては、水晶発振器１０６が出力する信号ＣＫをＳＳＣＧクロック生成回路１０６に入力させ、このＳＳＣＧクロック生成回路１０６が生成する、信号ＣＫにＳＳＣＧの周波数変調（以下、「ＳＳＣＧ変調」という）をかけたクロック信号ＣＫａが用いられる。
したがって、ＣＣＤラインイメージセンサ１０１から出力される各チャネルの読取アナログ画信号ＡＶ１〜ＡＶｎは、それぞれＳＳＣＧ変調の影響が現れ、上述したように、そのレベルがある幅で周期的に変化するような信号となる。

ＳＳＣＧ補正信号生成回路１０８は、読取アナログ画信号ＡＶ１〜ＡＶｎからＳＳＣＧ変調の影響を除去するために、タイミングジェネレータ１０５が出力する信号に基づいて読取アナログ画信号ＡＶ１〜ＡＶｎを補正する補正信号ＨＳ１〜ＨＳｎを生成するものであり、それらの補正信号ＨＳ１〜ＨＳｎを、アナログフロントエンド１０２の各アナログ処理ユニット１０３＿１〜１０３＿ｎに出力する。

また、基板制御部２００において、ピーク検出部２０２＿１は、入力するデジタル画像信号ＤＶのピーク値とボトム値の差を表すピークボトム差信号を、読取アナログ画信号ＡＶ１〜ＡＶｎのチャネル毎に検出するものであり、その検出値を、基板制御部２００のＣＰＵ（中央処理装置）２０３に出力する。

ＣＰＵ２０３は、基板制御部２００の動作およびセンサボードユニット１００の各要素の動作を制御するものであり、より具体的には、タイミングジェネレータ１０５およびアナログフロントエンド１０２の動作を制御するとともに、ＳＳＣＧ補正信号の生成に関しては、ピーク検出部２０２＿１から入力したチャネル毎のピークボトム差信号に基づいて、ＳＳＣＧ補正信号生成部１０８の動作を制御する。また、ピーク検出部２０２＿１が行うピークボトム差検出動作について必要な設定も行う。

ここで、タイミングジェネレータ１０５に含まれるＰＬＬ回路１０５ａは、図２に示すように構成される。
図２に示すように、本実施例でのＰＬＬ回路１０５ａは、外部からの設定により分周率と逓倍率とを設定できるものである。

ＰＬＬ回路１０５ａでは、外部から入力する（ＳＳＣＧ変調された）クロック信号ＣＫａを分周器１０５ａａで分周した信号ＢＣａと、後述のＶＣＯ１０５ａｅが出力する内部クロック信号ＣＫｂを分周器１０５ａｂで分周した信号ＢＣｂとを位相比較器１０５ａｃに入力させる。この位相比較器１０５ａｃは、信号ＢＣａと信号ＢＣｂとを位相比較し、その位相比較結果に応じて、その出力するパルスＰＨのデューティを変化させる。

このパルスＰＨは、平滑化フィルタ回路１０５ａｄに入力され、この平滑化フィルタ回路１０５ａｄで積分され、パルスＰＨのデューティに依存した電圧ＣＶに変換される。すなわち、この平滑化フィルタ回路１０５ａｄは、パルスＰＨを電圧ＣＶへ変換する周波数−電圧変換手段として作用する。

この電圧ＣＶは、ＶＣＯ（電圧制御発振器）１０５ａｅに入力される。ＶＣＯ１０５ａｅは、入力した電圧ＣＶに応じた周波数のパルスを出力するものであり、このＶＣＯ１０５ａｅの出力パルスは、内部クロック信号ＣＫｂとして外部の機器へ出力されるとともに、分周器１０５ａｂへフィードバックされる。

ここで、分周器１０５ａａ，１０５ａｂの分周率および逓倍率は、ＣＰＵ２０３により制御される分周率／低倍率設定部１０５ａｆにより設定されている。そして、ＣＰＵ２０３は、分周器１０５ａａ，１０５ａｂの分周率を適宜に設定することで、ＰＬＬ回路１０５ａが出力する内部クロック信号ＣＫｂの周波数を変化することができ、この内部クロック信号ＣＫｂに基いて作成されるタイミング信号、例えば、ＣＣＤラインイメージセンサ１０１の１ライン読み取り動作の開始をあらわすラインシンク信号（ライン同期信号）の周期を変化させることができ、その結果、読取アナログ画信号ＡＶ（ＡＶ１〜ＡＶｎ）の１ライン読取周期を変化させることができる。

また、平滑化フィルタ回路１０５ａｄの出力電圧ＣＶは、交流結合用のコンデンサＣＣ１を介し、その交流成分のみがアナログ信号ＳＳとして、ＳＳＣＧ補正信号生成回路１０８へと出力されている。

このＰＬＬ回路１０５ａの構成において、位相比較器１０５ａｃから出力されるパルス信号ＰＨのデューティは、位相比較結果に応じて変化し、このパルス信号ＰＨを平滑化した信号ＣＶは、パルス信号ＰＨのデューティに応じてその電圧レベルが変化する（上述した周波数−電圧変換）。

この場合のように、ＳＳＣＧ変調されたクロック信号ＣＫａをＰＬＬ回路１０５ａに入力した場合は、平滑化後のＶＣＯ１０５ａｅへの入力電圧ＣＶは、ＳＳＣＧの変調周期に同期して変動する電圧信号となる。そこで、この電圧信号を交流結合用のコンデンサＣＣ１を介して取り出すことで直流成分を取り除いた交流成分のみの信号とし、コンデンサＣＣ１を通過後の交流成分のみの信号を、ＳＳＣＧ変調周期に同期したアナログ信号ＳＳとして用いる。

次に、補正信号ＨＳ１〜ＨＳｎを生成するＳＳＣＧ補正信号生成回路１０８について説明する。図３は、ＳＳＣＧ補正信号生成回路１０８の一例を示したブロック図である。
このＳＳＣＧ補正信号生成回路１０８は、上述したアナログ信号ＳＳに基づいて、複数チャネルの出力を備えたＤＡＣ（デジタル／アナログ変換器）１０８ｂの基準信号VrefT(t),VrefB(t)を形成する基準電圧生成部１０８ａと、基準信号VrefT(t),VrefB(t)、及びＣＰＵ２００より入力する各チャネルのＤＡＣ設定値とに対応したアナログ信号を各チャネルについて出力する複数チャネル出力のＤＡＣ１０８ｂと、ＤＡＣ１０８ｂの各チャネルの出力信号を次段装置へ出力する出力回路１０８ｃから構成されている。なお、ＤＡＣ１０８ｂとしては、汎用のＤＡＣ装置を用いることができる。

ＤＡＣ１０８ｂは、入力する基準信号VrefT(t),VrefB(t)に基いて、各チャネルに入力するデジタル信号に対応して、各チャネルより出力するアナログ信号の信号レベルを設定する。
本実施例では、ＳＳＣＧ補正信号生成回路１０８において、補正信号の生成手段としてＣＣＤラインイメージセンサ１０１と同じチャネル数のＤＡＣ１０８ｂを用いる。これにより、ＣＣＤラインイメージセンサ１０１の各チャネルに対応して生成する補正信号を任意の増幅率で増幅できるようにすると共に、補正信号の反転・非反転の切り替えを可能としている（詳細は後述）。

そして、ＤＡＣ１０８ｂの各チャネルの出力信号は、出力回路１０８ｃを介して、アナログフロントエンド１０２の対応するチャネルのアナログ処理ユニット１０３＿１〜１０３＿ｎの内部動作基準電位を設定するクランプ電位入力端に入力している。
したがって、ＳＳＣＧの影響により発生するアナログ画像信号のオフセット変動と振幅が同じで位相が逆相となるようにＤＡＣ１０８ｂに入力するＤＡＣ設定値を設定することで、アナログ画像信号のオフセット変動を打ち消し、ＳＳＣＧの影響による発生するアナログ画像信号のオフセット変動を補正することが可能となる（詳細は後述）。

アナログ処理ユニット１０３＿１〜１０３＿ｎには、内部的に、クランプ電位を設定する分圧抵抗ＲＡ１，ＲＡ２が設けられており、この分圧抵抗ＲＡ１，ＲＡ２の分圧値が、内部動作基準電位としてアナログ処理ユニット１０３＿１〜１０３＿ｎの内部回路に供給される。
そして、上述したＤＡＣ１０８ｂの各チャネルの出力信号のように、外部からアナログ処理ユニット１０３＿１〜１０３＿ｎのクランプ電位入力端に供給される電圧は、この内部動作基準電位を変位させる重畳電位成分として作用することになる。

一方、アナログ処理ユニット１０３＿１においては、交流結合コンデンサＣＣ２を介して、１つのチャネルの読取アナログ画信号ＡＶ１が入力されており、その入力信号は、バッファアンプＢＢを介して、内部に取り込まれている。また、バッファアンプＢＢの入力端は、クランプスイッチＳＷを介して、クランプ電位入力端にも接続されている。

そして、このクランプスイッチＳＷは、クランプ信号により、図６（ａ），（ｂ）に示すように、主走査１ライン期間において、黒レベル基準値を検出するための所定期間、オンされる。それにより、バッファＢＢの入力端の電圧が、黒レベル基準値としてアナログ処理ユニット１０３＿１に保持される。

そして、クランプスイッチＳＷがオフした後の主走査１ライン期間では、黒レベル基準値検出手段に検出された黒レベル基準値が、読取アナログ画信号ＡＶ１の黒レベルの基準値としてアナログ処理ユニット１０３＿１で使用される。

すなわち、アナログ処理ユニット１０３＿１〜１０３＿ｎにおいては、クランプ電位入力端に補正信号（ＤＡＣ１０８ｂの各チャネルの出力信号）が重畳されることで、内部動作基準電位にその補正信号が重畳される。ここで、アナログ処理ユニット１０３＿１〜１０３＿ｎでは、内部動作基準電位と入力する読取アナログ画信号ＡＶとの差分信号をアナログ画像信号ＡＲ１〜ＡＲｎ（図示略）として形成し、そのアナログ画像信号ＡＲ１〜ＡＲｎをＡＧＣでアナログゲインで増幅した後に、ＡＤＣでデジタル画像信号ＤＶに変換している。

このように、アナログ処理ユニット１０３＿１〜１０３＿ｎで処理されるアナログ画像信号ＡＲ１〜ＡＲｎは、内部動作基準電位と読取アナログ画信号ＡＶとの差分信号であるから、上記のように、内部動作基準電位に補正信号を重畳すると、その重畳された補正信号の信号成分に従って内部動作基準電位と読取アナログ画信号ＡＶとの差分が変動し、結果的に、読取アナログ画信号ＡＶに補正信号を重畳したと同様の作用をアナログ画像信号ＡＲ（ＡＲ１〜ＡＲｎ）に対して及ぼす。それにより、アナログ画像信号ＡＲは、読取アナログ画信号ＡＶのオフセット変動を補正したものとなり、ＳＳＣＧ変調の影響を除去することができる。

図３に戻り、基準電圧生成部１０８ａは、タイミングジェネレータ１０５のＰＬＬ回路１０５ａから出力されるアナログ信号ＳＳからＤＡＣ１０８ｂの基準電位（VrefT(t)とVrefB(t)）を生成してＤＡＣ１０８ｂに供給する。この際に、図５に示したように、基準電位VrefT(t)と基準電位VrefB(t)の交流成分は、振幅は同じで位相を反転させた信号として生成する。

次に、基準電圧生成部１０８ａについて説明する。図５は、基準電圧生成部１０８ａの構成の一例を示す回路図である。
この基準電圧生成部１０８ａでは、ＰＬＬ回路１０５ａから取り出したアナログ信号ＳＳは微小振幅であるため、非反転増幅回路１０８ａａおよび反転増幅回路１０８ａｂで増幅を行いＤＡＣ１０８ｂの基準電位（VrefT(t)、VrefB(t)）として供給する。

非反転増幅回路１０８ａａは、オペアンプを用いた固定ゲインの増幅回路で構成されているとともに、ゲインの増幅率を決定する抵抗に、抵抗ＲとコンデンサＣの直列回路により形成した位相補償回路ＰＰ（詳細は後述）を並列接続している。この非反転増幅回路１０８ａａの出力信号は、トランジスタエミッタフォロワ回路Ｑ１を介し、所定のオフセット電圧（固定値）が重畳された状態で、基準電位VrefT(t)として、ＤＡＣ１０８ｂに加えられている。

また、非反転増幅回路１０８ａａの出力電圧は、ゲインが−１倍に設定された反転増幅回路１０８ａｂにより反転増幅され、この反転増幅回路１０８ａｂの出力信号は、トランジスタエミッタフォロワ回路Ｑ２を介し、所定のオフセット電圧（固定値）が重畳された状態で、基準電位VrefB(t)として、ＤＡＣ１０８ｂに加えられている。なお、この反転増幅回路１０８ａｂも、オペアンプを用いた固定ゲイン（この場合は、ゲインは−１倍）の増幅回路で構成されている。

すなわち、この基準電圧生成部１０８ａは、タイミングジェネレータ１０５から取り出したアナログ信号ＳＳをある固定ゲインでの非反転増幅回路１０８ａａで増幅し、その非反転増幅回路１０８ａａで増幅したアナログ信号にオフセット電圧を重畳させた信号を基準電圧VrefT(t)としてＤＡＣ１０８ｂへ供給する。

また、この基準電圧VrefT(t)の信号の位相を反転増幅回路１０８ａｂで位相反転させた信号に、オフセット電圧を重畳させた信号を、基準電圧VrefB(t)としてＤＡＣ１０８ｂへ供給する。ここで、位相反転は、オペアンプを用いて構成したゲインが−１倍の反転増幅回路にて実現する。

このようにして、ＤＡＣ１０８ｂの基準電圧であるVrefT(t)、VrefB(t)のそれぞれに、ＳＳＣＧ変調の周期に同期して変動する交流信号と同位相及び逆位相となる信号を入力し、ＣＰＵ２０３がＤＡＣ設定（ＤＡＣ１０８ｂに与えるデジタル入力値をセットすること）を行なうことで、ＳＳＣＧの変調周期に同期した任意の振幅の補正信号を得ることが可能となる。

この補正信号について、次に説明する。
まず、ＤＡＣ１０８ｂからの出力電圧は以下の式（Ｉ）で示される。
Vdac_out(t)＝(VrefT(t)−VrefB(t))×Dac_set／FullScale＋VrefB(t) ・・・（Ｉ）式
Dac_set：ＤＡＣへの設定値（8bitの場合、0〜255）
FullScale：ＤＡＣのフルスケール値（8bitの場合、255）
VrefT(t)：ＤＡＣの上側基準電位
VrefB(t)：ＤＡＣの下側基準電位
α(t)：増幅後のPLL部分で取り出したアナログ信号（交流信号）ＳＳ
Vdac_out(t)：ＤＡＣ出力

ここで、２つの基準電位の交流成分は、振幅が同じで逆相であるので、
VrefT(t)＝VrefT_dc＋α(t)
VrefB(t)＝VrefB_dc−α(t)
※VrefT_dc、VrefB_dcは各直流成分

したがって、式（Ｉ）は、
Vdac_out(t)＝(α(t)＋α(t))×Dac_set／FullScale−α(t)
＋(VrefT_dc−VrefB_dc)×Dac_set／FullScale＋VrefB_dc
となり、この式の右辺の最初の項で表される信号Vdac_out(t)の交流成分(Vdac_out(t)_AC)としては、ＤＡＣ１０８ｂのＤＡＣ設定値により振幅及び極性を設定できる信号を得ることが可能となる。

また、
Vdac_out(t)_AC＝
2α(t)×Dac_set／FulScale−α(t)＝(2×Dac_set／FulScale−1)×α(t)
例えばＤＡＣ１０８ｂが8bitの設定の場合で考えると
Set：255のとき、 Vdac_out(t)_AC＝ α(t)
Set：128のとき、 Vdac_out(t)_AC≒ 0
Set： 0 のとき、 Vdac_out(t)_AC＝ −α(t)
となり、任意の設定、反転・非反転を切り替えることができる。

ここで、ＤＡＣ１０８ｂとして、汎用的なシリアル通信にてＤＡＣ設定値を設定する多チャネルのＤＡＣ装置を用いた場合は、基準電圧VrefT(t),VrefB(t)の変化に対する出力変化の応答特性が悪いために、ＤＡＣ１０８ｂの出力信号として得られる補正信号の位相が遅れてしまう。

そこで、ＤＡＣ１０８ｂへの基準電位VrefT(t),VrefB(t)を生成する基準電圧生成部１０８ａ部分において、高周波成分の増幅率を上げ、位相を進ませるような周波数特性を持たせることでＤＡＣ１０８ｂの応答特性が悪い点を補うことが可能となる。

本実施例の場合には、図５の構成での非反転増幅回路１０８ａａにおいて、ゲインの増幅率を決定する抵抗部分に、前述の位相補償回路ＰＰ（後述）を並列接続させることで高周波成分での増幅率を上げ、位相を進ませる特性をもたせるようにしている。
ここで、図６（ａ）には、ＤＡＣ１０８ｂの周波数特性の一例を示し、同図（ｂ）に位相補償回路ＰＰを並列接続した場合のＶｒｅｆ供給回路（基準電圧生成部１０８ａ）の周波数特性を示し、同図（ｃ）には、ＤＡＣ１０８ｂとＶｒｅｆ供給回路（基準電圧生成部１０８ａ）を組み合わせたときの周波数特性の一例を示す。

図６（ｃ）に示すように、高周波成分では位相補償回路ＰＰのコンデンサ成分の影響で、増幅率があがり、位相が進むことになる。ここで、この周波数特性はＤＡＣ１０８ｂの応答特性を基に、あらかじめ位相補償回路ＰＰの抵抗及びコンデンサの定数を設定しておく。
このように、基準電位VrefT(t),VrefB(t)の供給回路部分（基準電圧生成部１０８ａ）に周波数特性を持たせることで、応答特性が遅いＤＡＣを用いた場合でもＤＡＣの位相遅れを補償することが可能となる。

次に、本実施例でのＤＡＣ設定値を求めるアルゴリズムについて説明する。
まず、ＳＳＣＧの影響による画像上でのスジについて説明する。
ＳＳＣＧの影響によるスジは、上述したように、ＥＭＩ対策でＳＳＣＧを用いた場合に読取アナログ画信号ＡＶのオフセットレベルが僅かな量だが、ＳＳＣＧの変調周期に同期した周期で変動してしまうために発生するものである。

ここで、ＳＳＣＧの影響によるスジ画像の特徴量として、読取アナログ画信号ＡＶのオフセットレベルの主走査方向の分布のピーク値とボトム値の差分量を採用することで、ＳＳＣＧの影響度合いを表せる。これは、ＳＳＣＧの影響による変動がない場合は、ピークボトム差は0となり、ＳＳＣＧの影響による変動が大きくなるにつれピークボトム差も大きくなるからである。

ただし、本実施例で処理対象としている読取アナログ画信号ＡＶは、ＣＣＤラインイメージセンサ１０１からの出力であり、ランダムノイズが含まれるので、ピークボトム差はランダムノイズ成分も含んだ特徴量となり、ＳＳＣＧの影響による変動が無い場合でもピークボトム差としてはランダムノイズ成分σが検出されることになる。図７（ａ）にＳＳＣＧの影響によるピークボトム差の値が０の場合について示し、同図（ｂ）にＳＳＣＧの影響によるピークボトム差の値が０でない場合について示す。したがって、ピークボトム差を検出する際、このランダムノイズ成分σの影響を低減することが好ましい。

なおここでは、読取アナログ画信号ＡＶについて、ピークボトム差の絶対値よりも相対的な大小関係の検出が重要である。また、デジタル画像信号ＤＶは、基本的には読取アナログ画信号ＡＶをアナログ／デジタル変換して形成したものであるから、デジタル画像信号ＤＶの値は、読取アナログ画信号ＡＶに含まれるオフセット成分及びランダムノイズ成分のアナログ値に対応したデジタル値を含むものである。そこで、デジタル画像信号ＤＶについてピークボトム差を算出することは、読取アナログ画信号ＡＶのピークボトム差の相対的な大小関係を検出することと同等である。そこで、本実施例では、デジタル画像信号ＤＶのピークボトム差を検出し、この結果に基づきＳＳＣＧの影響を見積もるようにした。

ランダムノイズ成分を低減させたピークボトム差検出方法としては、主走査方向の１ライン周期をＳＳＣＧの変調周期の整数倍とし、図８に示すように、読取信号（デジタル画像信号ＤＶ）の各画素毎に複数ライン分の平均処理を行った後にピークボトム検出を行う方法がある。また、ランダムノイズ成分を低減させたピークボトム差検出方法の別の検出方法としては、図９に示すように、読取信号（デジタル画像信号ＤＶ）の各画素毎に、主走査方向に移動平均を施した後にピークボトム差検出を行う方法などがある。

以上のいずれかの検出方法を用いて、ピーク検出部２０２＿１によりピークボトム差検出を実施し、検出した結果を用いて補正信号を決定するためのＤＡＣ１０８ｂのＤＡＣ設定値を求める。この場合、ピーク検出部２０２＿１は、デジタル画像信号ＤＶを入力するので、図８の方法でピークボトム差を検出する場合は、入力するデジタル画像信号ＤＶの各画素毎に複数ライン分の平均処理を行った後にピークボトム検出を行う。また、図９の方法でピークボトム差を検出する場合は、入力するデジタル画像信号ＤＶの各画素毎に、主走査方向に移動平均を施した後にピークボトム差検出を行う。

なお、これらの検出は、読取ラインの全点ではなく、所定の範囲についてのみ行ってもよい。また、ピーク検出部２０２＿１によりピークボトム差検出を行うに当たって、ＣＰＵ２０３は、そのピークボトム差検出動作に必要な設定を行う。例えば、図８の方法を採用する場合には、平均値を算出するために使用するライン数や、図９の方法を採用する場合には、移動平均する主走査方向の画素数などである。

次にＤＡＣ設定値を求めるアルゴリズムについて説明する。
ＤＡＣ設定値を求めるアルゴリズムとしては、例えば、ＤＡＣ１０８ｂのＤＡＣ設定値を少しずつ更新しながら、ピークボトム差を検出し、最終的にピークボトム差が極小となるようなＤＡＣ設定値、または、ピークボトム差が一定のスレッシュレベル以下となるＤＡＣ設定値を、補正信号としてのＤＡＣ設定値とするものも考えられる。

しかしながら、このようなアルゴリズムを適用した場合、ピークボトム差の検出とＤＡＣ１０８ｂのＤＡＣ設定値の更新を繰り返す必要があるため処理時間がかかってしまう。またＤＡＣ１０８ｂのＤＡＣ設定値が最適値に近づくほどピークボトム差が小さくなっていくので、ランダムノイズ成分の影響度が大きくなり、なかなか最適値に収束できないといった事態を生じる。

そこで、本実施例のアルゴリズムとしては、少ない検出回数とランダムノイズの影響を低減した、次のようなアルゴリズムを提供する。
本実施例の構成において、ＳＳＣＧの影響による変動がある画像データに対して補正信号を重畳させた状態での、各ＤＡＣ設定値とその時のピークボトム差の関係を示したグラフを図１０（ａ）に示す。
なお、説明のために図１０（ａ）では8bitの設定範囲を持つＤＡＣの場合でのグラフを示す。

このグラフを見ると、設定値Ａにおいてピークボトム差が極小となり、ＳＳＣＧの影響による変動を打ち消すためのＤＡＣ設定値としては、設定値Ａが最適な値であることがわかる。
すなわち、上述したように、ＤＡＣ１０８ｂのＤＡＣ設定値と出力の関係が線形であることから、ＤＡＣ１０８ｂのＤＡＣ設定値を0から増加させていくと、ピークボトム差は傾き：−βで直線的に減少し、設定値Ａを境に傾きβで増加する特性となる。ピークボトム差を検出しているので、設定値Ａの前後で減少と増加が切り替わった特性となっているが、その変化量の大きさはβで一定である。

ここで、図１０（ａ）のグラフを図形的にみると、同図（ｂ）に示すように、設定値Ａの左側にできる三角形ＴＡと右側にできる三角形ＴＢとは傾きの大きさがいずれもβであることから相似の関係となる。
相似であることにより設定値Ａの値は、設定値0でのピークボトム差ＤＦ（０）（＝Δ_0）と設定値255でのピークボトム差ＤＦ（２５５）（＝Δ_255）の比から、次の式（ＩＩ）のように計算により算出できる。
設定値A＝255×Δ_0／（Δ_0＋Δ_255） ・・・（ＩＩ）

この場合、ＤＡＣ設定値の最適値となる設定値Ａは、式（ＩＩ）を計算することで得られるので、ＤＡＣ１０８ｂのＤＡＣ設定値の更新を繰り返しながらピークボトム差を検出する必要がなく、ＤＡＣ１０８ｂのＤＡＣ設定値を変えた状態でのピークボトム差検出を２回実施するだけで設定値Ａを算出でき、非常に短時間でＤＡＣ設定値の最適値を得ることができる。
ここで、設定値0でのピークボトム差：Δ_0と及び設定値255でのピークボトム差：Δ_255は、いずれもランダムノイズ成分σ（図１０（ａ）参照）に対して十分に大きい量であるため、ＤＡＣ設定値の最適値に対してランダムノイズ成分σが及ぼす影響は少ない。

なお、前述の説明ではＤＡＣ設定値として、設定値0と設定値255で検出した各ピークボトム差：Δ_0とピークボトム差：Δ_255を用いたが、ピークボトム差の検出値に対するランダムノイズσの影響が少ない設定値であれば任意の設定値で構わない。

図１１は、上述したアルゴリズムに基づいて、基板制御部２００のＣＰＵ２０３がＤＡＣ設定値を計算する際の処理の一例を示すフローチャートである。
なお、この図１１を用いて行う処理の説明においては、ＤＡＣ１０８ｂは8bit階調とし、計算の際の設定値として0と255を採用し、ランダムノイズ低減方法は、図８に示したような画素単位での平均処理を実施する場合で説明をする。

まず、初期設定を実施し、各変数、及び条件を設定する（ステップＳ１）。
ランプ ← ＯＦＦ
ＡＦＥゲイン ← １０倍
１ライン周期 ← ＳＳＣＧの変調周期の整数倍に設定
ＤＡＣ設定値_nch ← ０
※変数及び定数の説明
ランプ：ＳＳＣＧの影響によるオフセット変動を検出するためランプはＯＦＦの状態に設定し、暗状態で読み取りを行う。
ＡＦＥゲイン：アナログ画像信号の増幅率を１０倍として検出感度を上げた状態に設定する。
ＤＡＣ設定_nch：ＤＡＣ１０８ｂのnchへのＤＡＣ設定値。補正信号設定として、まず０の状態から調整を開始する。
また、１ライン周期の設定は、ＰＬＬ回路１０５ａに設定する分周器１０５ａａ，１０５ａｂの分周率の値を、１ライン周期として設定する値に対応した値とすることで実現することができる。

初期設定を行なった後に、ＤＡＣ設定値を０として、ピーク検出部２０２＿１によるピークボトム差検出を行なう（ステップＳ２）。この場合、ピーク検出部２０２＿１は、図８を参照して説明したように、ランダムノイズ成分を低減するために各画素毎に副走査方向の平均処理を行なった後の主走査方向の分布からピークボトム差を検出する。また、そのために、ＣＰＵ２０３は、ピーク検出部２０２＿１にピークボトム差検出の際のライン数等の設定を行う。ここで検出したピークボトム差は、変数としてΔ_0_nchに保持しておく。また、このピークボトム差検出方法を採用するために、ステップＳ１の初期設定において１ライン周期をＳＳＣＧの変調周期の整数倍に設定している。

次にＤＡＣ設定値を255にしてピークボトム差検出を行う（ステップＳ３，Ｓ４）。
ＤＡＣ設定値_nch ← 255
ＤＡＣ１０８ｂのＤＡＣ設定値を255とした場合も、ステップＳ２と同様に、画像データを読み取り主走査方向のピークボトム差をピーク検出部２０２＿１により検出し、変数Δ_255_nchに保持する。

検出したピークボトム差：Δ_0_nchとΔ_255_nchとから補正信号のＤＡＣ設定値を算出する（ステップＳ４）。
ＤＡＣ設定値 ＝ 255×Δ_0_nch／（Δ_0_nch＋Δ_255_nch）

算出したＤＡＣ設定値をＤＡＣ１０８ｂのnchに設定した後に、初期設定で変更したライン周期とＡＦＥゲインを通常設定値に戻して終了となる（ステップＳ６）。
以上のＤＡＣ設定値計算フローに基づき計算を行なうことで、ＳＳＣＧの影響によるオフセット変動を低減するのに適当な設定値Ａを得る事が可能となり、その結果、画像にあわられるスジを低減できることになる。

なお、図１１に示した処理では、ピーク検出部２０２＿１が行うピークボトム差検出方法として、図８を参照して説明した方法を採用したので、各ラインでのＳＳＣＧ変調に基づくオフセット成分の変動の態様を揃える必要があるために、ステップＳ１において１ライン周期をＳＳＣＧの変調周期の整数倍に設定しているが、ピーク検出部２０２＿１が行うピークボトム差検出方法として、図９を参照して説明した方法を採用することもでき、その場合には、ステップＳ１において１ライン周期をＳＳＣＧの変調周期の整数倍に設定する必要はなく、例えば、ステップＳ６のように１ライン周期を通常設定値に設定するとよい。

ところで、ＳＳＣＧの影響によるオフセット変動はＣＣＤラインイメージセンサ１０１のデバイス特性の影響度が大きく、温度特性等に依存してオフセット変動量が変化する場合が考えられるので、このようなＣＣＤラインイメージセンサ１０１を用いた場合の画像読み取り装置では、上述のＤＡＣ設定値計算フローにより、ＤＡＣ設定値の最適値を設定し、画像上のスジを低減した場合でも、ＳＳＣＧの影響によるオフセット変動量が経時で変化することにより、再度、画像においてＳＳＣＧの影響によるスジが発生する場合がある。

このような場合においても、上述したＤＡＣ設定値の計算処理を任意の時間間隔で実施する処理を、システム処理において備えておくことでＳＳＣＧの影響によるオフセット変動量の経時変化にも対応することが可能となる。
例えば、本実施例の機能を備えた画像読取装置において連続通電時間をモニタしておき一定時間毎に上述のＤＡＣの設定値の計算処理を実施するモードを備えることで、ＳＳＣＧの影響によるオフセット変動の経時変化にも本実施例は対応できる。
さらに、本実施例にかかる画像読み取り装置を備えた画像形成装置においてはＳＳＣＧの影響によるスジを低減した画像情報に基づいた画像を形成することが可能となる。

以上説明したように、この画像読取装置によれば、ＳＳＣＧを用いた読み取り装置における画像へのスジ画像の問題に対してスジ画像を低減することが可能となる。
また、設定値を算出する処理をフィードバックにより設定を行う増幅手段の特性を利用した処理とすることで、簡単な処理で適切な設定値を得ることが可能となる。

また、補正信号生成の際に通常の画像読取動作と同じ画像処理パスで得られる特徴量を用いることで、特徴量抽出のための仕組を追加することなく補正信号を生成することが可能となる。
また、補正信号を生成する際に、補正信号を任意の増幅率及びその位相の反転、非反転を任意に設定できる仕組みを持つことで、ＳＳＣＧの影響によるオフセット変動がデバイス毎にばらついた場合においても補正できることを目的とする。またこの仕組みを汎用のＤＡＣを用いることで低コストで実現することが可能となる。

また、ＳＳＣＧの変調周期に同期したアナログ信号をＣＣＤ駆動信号を生成するタイミングジェネレータに内蔵されているＰＬＬブロックから取り出すことで、新たに複雑な回路を設けることなくＳＳＣＧの変調周期に同期したアナログ信号を取り出すことが可能となる。
また、画像信号に対するアナログ処理及びＡ／Ｄ変換処理とが集積回路化されたアナログＡＳＩＣを用いた画像読取装置において、ＳＳＣＧの影響によるスジ画像を低減することが可能となる

また、ＳＳＣＧの影響によるスジを低減するために生成した補正信号を画像信号に重畳する際に、アナログ処理ＡＳＩＣのクランプ電位にＡＣ結合を介して重畳させることで、新たに複雑な回路を設けることなくＳＳＣＧの影響によるスジを低減することが可能となる。
また、画像読取装置において他の制御とは独立して行なえる調整処理とすることで、ＳＳＣＧの影響によるスジ画像が経時変化する場合であっても補正を可能とすることが可能となる。
また、ＳＳＣＧの影響を低減した画像読取装置をもつ画像形成装置を提供することが可能となる。

なお、この発明によるＤＡＣ設定値計算フローのプログラムは、はじめから基板制御部２００がＣＰＵ２０３と共に備えるＲＯＭ，ＨＤＤあるいはＳＳＤ等の記憶手段に格納しておいてもよいが、記録媒体であるＣＤ−ＲＯＭあるいはフレキシブルディスク，ＭＯ，ＣＤ−Ｒ，ＣＤ−ＲＷ，ＤＶＤ＋Ｒ，ＤＶＤ＋ＲＷ，ＤＶＤ−Ｒ，ＤＶＤ−ＲＷ，又はＤＶＤ−ＲＡＭや、ＳＲＡＭ，ＮＯＶ−ＲＡＭ，ＥＥＰＲＯＭ，メモリカード等の不揮発性記録媒体（メモリ）に記録して提供することもできる。そのメモリに記録されたプログラムをコンピュータにインストールしてＣＰＵ２０３に実行させるか、ＣＰＵ２０３にそのメモリからこのプログラムを読み出して実行させることにより、上述した各手順を実行させることができる。

さらに、ネットワークに接続され、プログラムを記録した記録媒体を備える外部機器あるいはプログラムを記憶手段に記憶した外部機器からダウンロードして実行させることも可能である。
また、以上述べてきた各実施形態の構成及び変形例は、矛盾しない範囲で適宜組み合わせて適用することも可能である。

本発明は、ＳＳＣＧをＥＭＩ対策として用いている画像読取装置であれば、原稿以外を読み取る任意の構成の装置についても適用することができる。また、そのような画像読取装置を画像読取手段として備える画像形成装置であれば、電子写真式記録装置やインクジェット式記録装置等の任意の記録手段を備えたもの、ネットワーク対応の画像形成装置などに適用することができる。また、画像読取装置や画像形成装置以外の電子装置であって、ＳＳＣＧをＥＭＩ対策として用いているアナログ処理系を備えた電子装置であれば、適用することができる。

１０１：ＣＣＤラインイメージセンサ １０２：ＡＦＥ（アナログフロントエンド）
１０３＿１〜１０３＿ｎ アナログ処理ユニット １０４：信号送信部
１０５ タイミングジェネレータ １０５ａ：ＰＬＬ回路
１０５ｂ タイミング発生回路 １０６：水晶発振器
１０７ ＳＳＣＧクロック生成回路 １０８：ＳＳＣＧ補正信号生成回路
１０８ａ 基準電圧生成部 １０８ａａ：非反転増幅回路
１０８ａｂ 反転増幅回路 １０８ｂ：ＤＡＣ
１０８ｃ 出力回路 ２００：基板制御部 ２０１：信号受信部
２０２ 画像処理部（ＩＰＵ） ２０３：ＣＰＵ（中央処理装置）
Ｑ１，Ｑ２ トランジスタエミッタフォロワ回路

特開２００８−１１８３６６号公報

Claims (13)

1. 原稿からの反射光を光電変換素子によりアナログ画像信号に変換し、得られたアナログ画像信号に対しアナログ信号処理を施した後にアナログ／デジタル変換器でデジタル画像信号に変換して出力する画像読取装置において、
   前記光電変換素子を周波数変調したクロックにより駆動する駆動手段と、
   前記周波数変調したクロックの周波数変化に応じたアナログ信号を生成する信号生成手段と、
   前記アナログ信号の交流成分を、外部から設定される設定値に対応した増幅率で増幅すると共に反転・非反転を切り替えることが可能な増幅反転手段と、
   前記アナログ画像信号と、前記増幅反転手段から出力されるアナログ信号とを重畳させる信号重畳手段と、
   該信号重畳手段により前記アナログ信号が重畳された前記アナログ画像信号を、前記アナログ／デジタル変換器によりデジタル画像信号に変換し、該デジタル画像信号に現れる特徴量に基いて、前記増幅反転手段の増幅率及び反転・非反転を制御する制御手段とを備え、
   前記増幅反転手段は、
   前記アナログ信号から振幅が同じで位相が逆相となる２つのアナログ信号を生成する基準信号生成手段と、
   前記基準信号生成手段が生成した２つのアナログ信号がおのおの基準電圧に供給されるデジタル／アナログ変換器とを有し、
   該デジタル／アナログ変換器に設定するデジタル値を切り替えることで増幅率及び反転・非反転を切り替えることを特徴とする画像読取装置。
2. 前記増幅反転手段は、外部から指定される前記設定値と、入力信号の増幅率との関係が線形な関係であることを特徴とする請求項１記載の画像読取装置。
3. 前記制御手段は、所定の画像エリアにおける前記デジタル画像信号のピークボトム差の検出値を、前記特徴量とすることを特徴とする請求項１または２記載の画像読取装置。
4. 前記制御手段は、前記デジタル画像信号の複数ラインについての各読取位置での読取値の平均値に基いて、前記ピークボトム差を検出することを特徴とする請求項３記載の画像読取装置。
5. 前記制御手段は、前記デジタル画像信号の各読取位置での読取値を基準として算出した移動平均値に基いて、前記ピークボトム差を検出することを特徴とする請求項３記載の画像読取装置。
6. 前記基準信号生成手段は、前記アナログ信号の高周波成分をより増幅させる周波数特性を持った回路要素を備えることを特徴とする請求項１乃至５のいずれか一項に記載の画像読取装置。
7. 前記光電変換素子は、複数チャネルに分割され、
   前記増幅反転手段の前記デジタル／アナログ変換器は、複数出力チャネルを備え、
   前記デジタル／アナログ変換器は、シリアル通信により各チャネルへのデジタル値を設定可能な汎用の変換器であることを特徴とする請求項１乃至６のいずれか一項に記載の画像読取装置。
8. 前記駆動手段は、周波数変調された基準クロックを入力するＰＬＬ回路を有し、
   前記信号生成手段は、前記ＰＬＬ回路から出力されるクロック信号を周波数−電圧変換して、前記基準クロックの周波数変化に対応したアナログ信号を生成することを特徴とする請求項１乃至７の何れか一項に記載の画像読取装置。
9. 前記周波数−電圧変換は、前記ＰＬＬ回路から出力されるクロック信号を平滑する回路により行うことを特徴とする請求項８に記載の画像読取装置。
10. 前記アナログ画像信号に対し前記アナログ信号処理を施す手段と、前記アナログ／デジタル変換器は、同一のアナログ処理ＡＳＩＣにて構成されることを特徴とする請求項１乃至９の何れか一項に記載の画像読取装置。
11. 前記信号重畳手段は、前記増幅反転手段から出力されるアナログ信号を、前記アナログ処理ＡＳＩＣのクランプ電位に重畳させる手段であることを特徴とする請求項１０に記載の画像読取装置。
12. 前記制御手段が、前記増幅反転手段に設定する、増幅率及び反転・非反転を指定する設定値を任意のタイミングで調整可能であることを特徴とする請求項１乃至１１の何れか一項に記載の画像読取装置。
13. 請求項１乃至１２の何れか一項に記載の画像読取装置を画像読取手段として備えたことを特徴とする画像形成装置。

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