JP5415657B2 - 応力補償組成物、応力補償組成物によって導電性バンプを形成する方法、及び半導体部品 - Google Patents

応力補償組成物、応力補償組成物によって導電性バンプを形成する方法、及び半導体部品 Download PDF

Info

Publication number
JP5415657B2
JP5415657B2 JP2000201009A JP2000201009A JP5415657B2 JP 5415657 B2 JP5415657 B2 JP 5415657B2 JP 2000201009 A JP2000201009 A JP 2000201009A JP 2000201009 A JP2000201009 A JP 2000201009A JP 5415657 B2 JP5415657 B2 JP 5415657B2
Authority
JP
Japan
Prior art keywords
stress compensation
conductive
epoxy resin
layer
conductive bump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000201009A
Other languages
English (en)
Other versions
JP2001057374A (ja
Inventor
リザベス・アン・ケーサー
トレリアント・ファン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2001057374A publication Critical patent/JP2001057374A/ja
Application granted granted Critical
Publication of JP5415657B2 publication Critical patent/JP5415657B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0231Manufacturing methods of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Epoxy Resins (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Compositions Of Macromolecular Compounds (AREA)

Description

産業上の利用分野
本発明は、一般に、半導体部品(semiconductor component)に関し、さらに詳しくは、半導体部品における応力除去(stress relief)に関する。
半導体製造業者は、プリント回路板,TAB(Tape Automated Bonding)基板,リードフレームなどの基板を電気接触するために、半導体チップ上に導電性バンプを形成する場合が多い。導電性バンプ(conductive bumps)を利用する利点には、ウェハ・レベルのパッケージングを行うことができること、入出力(I/O)密度の向上(これによるデバイス「フットプリント(footprint)」の小型化),相互接続の短縮による信号伝搬速度の向上,垂直高さ(vertical profile)の縮小およびデバイスの軽量化が含まれる。
一般に、導電性バンプは、基板上にマスキング材料またはステンシル材料の層を被着させ、半田マスクに開口部を形成し、開口部内に導電性ペーストを設けて、導電性ペーストをリフローして導電性バンプを形成することによって形成される。次に、導電性バンプを含む半導体ウェハは、プリント回路板などの支持基板に装着される。機械的応力からの損傷を防ぐために、応力補償層(stress compensation layer)は半導体ウェハ上に形成される。一つの方法では、応力補償層は、樹脂トランスファ成形プロセスを利用して半導体ウェハの表面を封入することによって形成される。この方法の欠点として、樹脂内に空気泡が閉じ込められることや、半導体ウェハの圧迫が含まれる。別の方法では、ウェハの表面上に再分布誘電体(redistribution dielectric)を導入する。この方法の欠点は、パッケージの信頼性を向上させるためには、大きなバンプを形成しなければならないことである。この結果、導電性バンプの大型化に伴い、I/Oカウント密度は低下する。
発明が解決しようとする課題
従って、光露光可能な(photoimageable)応力補償層を有する半導体部品を有することは有利である。また、応力補償層が半導体部品上に存在する半田接合部の熱膨張係数(CTE:Coefficient of Thermal Expansion)と一致する熱膨張係数を有することはさらに有利である。
図面を簡単かつ明瞭にするため、図面における要素は必ずしも縮尺通りではなく、異なる図面における同じ参照番号は同じ要素を表すものとする。
一般に、本発明は、感光性(photosensitive)応力補償層を有する半導体部品,この半導体部品を製造する方法および感光性応力補償材料の組成を提供する。感光性応力補償材料は、プロセスの複雑度またはボンドパッド・フットプリント(bondpad footprint)を増加せずに、最大400マイクロメートル(μm)のバンプ高さを有する導電性バンプの形成を可能にする。本発明の応力補償材料(stress compensation material)は感光性があり、そのため、露光可能な(photoimageable)手法を利用して開口部または穴(via)を材料に形成できる。この材料は感光性があるので、光画定可能(photodefinable)ともいう。この特性の他に、感光性応力補償材料は、基板とバンプ下材料(underbump material)またはボンド・パッドとの間に形成される半田接合部の熱膨張係数(CTE)と一致する熱膨張係数を有する。
本発明の一態様は、光画定可能な応力補償層の組成物である。なお、応力補償材料の特性は、エポキシ樹脂の特性によって影響され、そのため、エポキシ樹脂は半田接合部のCTEに近いCTEと、信頼性試験中に寸法安定性(dimensional stability)を確保するガラス転移温度(glass transition temperature)と、熱サイクル中に大きな応力に寄与しない弾性係数と、1パーセント以上の破断伸び(elongation at break)と、低い吸湿性(moisture absorption)とを有することが望ましい。ただし、これらの特性は一つのエポキシ樹脂では存在しない。従って、光画定可能な応力補償材料を生成するために、エポキシ樹脂および充填剤(fillers)の混合物からなるエポキシ樹脂の配合が発明された。一例として、光画定可能な応力補償材料は、充填剤入りエポキシ樹脂(filled epoxy)からなる。
本発明の一実施例に従って、光画定可能な応力補償材料は、エポキシ樹脂,希釈剤(diluent),充填剤および光開始剤(photoinitiator)を合成することによって形成される。好ましくは、エポキシ樹脂は、適切な応力補償組成物を生成するように調合または調整可能な特性を有する芳香性エポキシ樹脂(aromatic epoxy)である。一例として、芳香性エポキシ樹脂は、ビスフェノールFジエポキシド(bisphenol F diepoxide)である。別の適切な芳香性エポキシ樹脂は、ビスフェノールAジエポキシドである。ビスフェノールFジエポキシド・ポリマは、約58ppm/℃(parts permillion per degree Celsius)のCTEと、約50キロセンチポアズ(KCp:kiloCentipoise)の粘度と、約135℃のガラス転移温度と、約1.58の屈折率とを有する。ビスフェノールFジエポキシドのCTEは、半田接合部のCTEよりも高く、そのため、30〜45ppm/℃程度のCTEを有するエポキシ組成物を生成するために、充填剤がビスフェノールFジエポキシドに追加される。適切な充填剤は、硼珪酸ガラス(borosilicate glass)であるが、硼珪酸ガラスが1.52〜1.54の範囲の屈折率を有するためである。ただし、充填剤の屈折率は、約1.58の屈折率を有するエポキシ樹脂の屈折率よりも低い。他の適切な充填剤には、石英,シリカ,球状ガラス・ビーズ(spherical glass beads)などがある。
エポキシ組成物と充填剤との間の屈折率を一致させるため、芳香性エポキシ樹脂の屈折率よりも低い屈折率を有する脂肪性エポキシ樹脂(aliphatic epoxy)などの希釈剤が芳香性エポキシ樹脂と合成され、エポキシ組成物を形成する。ビスフェノールFジエポキシドと合成可能な脂肪性エポキシ樹脂の適切なクラスは、脂環エポキシ樹脂(cycloaliphatic epoxies)である。脂肪性エポキシ樹脂の例には、ジグリシジル−1,2−シクロヘキサンジカルボキシレート(diglycidyl-1, 2-cyclohexanedicarboxylate),酸化リモネン(limonene oxide)および3,4−エポキシシクロヘキシルメチル3,4−エポキシシクロヘキサンカルボキシレート(3,4-epoxycyclohexylmethyl3,4-epoxycyclohexane carboxylate)がある。なお、脂肪性エポキシ樹脂はビスフェノールFジエポキシドの粘度よりも低い粘度を有するので、エポキシ組成物の粘度はビスフェノールFジエポキシドの粘度よりも低いことに留意されたい。さらに、硬化した脂肪性エポキシ樹脂は耐湿性が悪く、脆弱であるため、脂肪性エポキシ樹脂の量は、これらのパラメータがエポキシ組成物に悪影響を及ぼさないように調整すべきであることに留意されたい。
光開始剤は、光などの放射の露光時に、エポキシ組成物の重合(polymerization)を開始する。光開始剤は、陽イオン光開始剤(cationic photoinitiator)または遊離基光開始剤(free-radical photoinitiator)でもよい。紫外線(UV)光の存在下では、陽イオン光開始剤は、エポキシ樹脂の重合を開始する強酸を発生する。すなわち、強酸はエポキシ組成物の架橋(cross-linking)を促進する。遊離基光開始剤は、エポキシ・アクリレートのアクリレート部分に作用することにより、エポキシ・アクリレートの重合を開始する。
一実施例に従って、光開始剤は、例えば、トリアリル・スルホニウム・ヘキサフルオロホスフェート(triaryl sulfonium hexafluorophosphate)塩などのオニウム塩(onium salt)と、例えば、プロピレン・カーボネート(propylene carbonate)などの溶媒との混合物である、陽イオン光開始剤である。適切なトリアリル・スルホニウム・ヘキサフルオロホスフェート塩は、ビスpジフェニルスルホニウムフェニルサルフィド・ヘキサフルオロホスフェート(bis-p-diphenylsulfoniumphenylsulfide hexafluorophosphate)と、ジフェニルフェニルチオフェニルサルホニウム・ヘキサフルオロホスフェート(diphenylphenylthiophenylsulfonium hexafluorophosphate)との組合せである。一例として、陽イオン光開始剤は、50重量パーセントのオニウム塩と、50重量パーセントの溶媒とによって構成される。
エポキシ樹脂の陽イオン光架橋(cationic photocrosslinking)は、UV放射が陽イオン光開始剤と反応して、強酸を形成した結果である。この強酸は、エポキシ樹脂モノマ(epoxy monomer)の環を開いて、反応性陽イオン種(reactive cationic species)を形成し、その結果、エポキシ樹脂の重合が生じる。
陽イオン光開始剤の別の例では、光画定可能な応力補償材料は、エポキシ樹脂,希釈剤,エポキシ・アクリレート,架橋剤(cross-linker),充填剤および陽イオン光開始剤を合成することによって形成される。エポキシ・アクリレートは、光画定可能な応力補償層の光露光性(photoimageability)を向上させ、エポキシ・アクリレート・モノマと、例えば、トリアクリレート(triacrylate)などの架橋剤と混合することによって形成される。具体的には、光画定可能な応力補償材料は、約15重量パーセントの芳香性エポキシ樹脂と、約32.6重量パーセントの希釈剤または脂環エポキシ樹脂と、約47.5重量パーセントのエポキシ・アクリレートとトリアクリレートとの混合物と、約4.7重量パーセントの陽イオン光開始剤とによって構成される。好ましくは、エポキシ樹脂は、Ciba Geigy Corporation社製の商品名GY 281として販売されるビスフェノールFジエポキシドであり;脂環エポキシ樹脂は、Union Carbide Corporation社製の商品名ERL 4221として販売される3,4−エポキシシクロヘキシルメチル3,4−エポキシシクロヘキサン・カルボキシレートであり;エポキシ・アクリレートとトリアクリレートとの混合物は、UCB Chemical Corporation社製の商品名Ebecryl 9636として販売される、70重量パーセントのアクリレート化ビスフェノールFと30重量パーセントのトリメチルオルプロパントリアクリレート(trimethylolpropanetriacrylate)であり;充填剤は、硼珪酸ガラスであり;陽イオン光開始剤は、UCB Chemical Corporation社製の商品名Uvacure 1590として販売される、50重量パーセントのトリアリル・スルホニウム・ヘキサフルオロホスフェート塩と50重量パーセントの1,2プロピレン・カーボネートである。特に、トリアリル・スルホニウム・ヘキサフルオロホスフェート塩は、ビスpジフェニルスルホニウムフェニルサルフィド・ヘキサフルオロホスフェートと、ジフェニルフェニルチオフェニルサルホニウム・ヘキサフルオロホスフェートの組合せである。なお、エポキシ樹脂の配合は30〜80重量パーセントの充填剤を含有してもよいことを理解されたい。
陽イオン光開始剤のさらに別の例では、光画定可能な応力補償材料は、希釈剤,充填剤および陽イオン光開始剤を合成することによって形成され、ここで充填剤は石英またはシリカである。
遊離基光開始剤の実施例に従って、光画定可能な応力補償材料は、エポキシ樹脂,エポキシ・アクリレート,希釈剤,充填剤および遊離基光開始剤を合成することによって形成される。遊離基光開始剤の実施例に従って、遊離基光開始剤は、開始剤と、アミン協力剤(amine synergist)との混合物である。一例として、開始剤は、イソプロピルチオキサントン(isopropylthioxanthone)であり、アミン協力剤は、エチルp−(ヂメチルアミノ)ベンゾエート(ethyl p-(dimethylamino)benzoate)である。適切な混合物は、1:1の重量比のイソプロピルチオキサントンとエチルp−(ヂメチルアミノ)ベンゾエートの混合物である。例えば、この混合物は、約50重量パーセントのイソプロピルチオキサントンと、50重量パーセントのエチルp−(ヂメチルアミノ)ベンゾエートによって構成される。
好ましくは、エポキシ樹脂は、適切な応力補償組成物を生成するように調合または調整可能な特性を有する芳香性エポキシ樹脂である。一例として、芳香性エポキシ樹脂は、ビスフェノールFジエポキシドであり、エポキシ・アクリレートはEbecryl 9636である。別の適切な芳香性エポキシ樹脂は、ビスフェノールAジエポキシドである。
エポキシ組成物と充填剤との間の屈折率を一致させるため、芳香性エポキシ樹脂の屈折率よりも低い屈折率を有する脂肪性エポキシ樹脂が芳香性エポキシ樹脂と合成され、エポキシ組成物を形成する。ビスフェノールFジエポキシドと合成可能な脂肪性エポキシ樹脂の適切なクラスは、脂環エポキシ樹脂である。
アクリレートの光架橋は、UV放射が遊離基光開始剤とが反応して、アミン引抜(amine abstraction)により遊離基を発生した結果である。次に、遊離基はアクリレートと反応して、エポキシ樹脂を溶けにくくする網(network)を形成する(光内位添加(photointercalation))。
本発明の別の態様は、導電性バンプの形成において応力補償組成を利用することである。図1は、本発明の別の実施例による初期の製造段階における半導体部品10の拡大断面図である。図1に示すのは、例えば、表面12を有する半導体ウェハなどの基板11である。誘電材料の層14は、表面12上に形成され、開口部は、ボンド・パッド13が形成される箇所にて誘電層14に形成される。当業者であれば理解されるように、半導体ウェハは、トランジスタ,ダイオード,集積回路,受動性素子などの回路素子を収容する複数の半導体チップからなる。ボンド・パッド13は、集積回路または半導体デバイスの適切な領域に電気接触する。なお、回路素子は図1では図示されていないことに留意されたい。
ボンド・パッド13は、誘電層14における開口部によって露出される表面12の部分に形成される。再分布構造(redistribution structure)16は、ボンド・パッド13および誘電層14の部分に形成される。図1に示す実施例に従って、再分布構造16は、誘電材料の層18がその上に形成された導電材料の層17によって構成される。導電層17の適切な材料には、銅,アルミニウムなどが含まれる。誘電層18の適切な材料には、ポリイミド,ベンゾシクロブテン(BCB:benzocyclobutene)などが含まれる。再分布構造16は、細ピッチの周辺構造から粗ピッチのエリア・アレイ構造に、ボンド・パッドを再分布する。従って、再分布構造16は、ボンド・パッド拡張を提供すべく機能する。再分布構造16について、絶縁材料18上に配置された導電層17として図説したが、これは本発明を制限するものではないことを理解されたい。例えば、再分布構造16は、複数の絶縁または非導電層によって分離された複数の導電層によって構成できる。
複数の穴(via)19は、導電層17のバンプ領域を露出するために、絶縁層18に形成される。導電層17のバンプまたはバンプ領域は、導電性バンプが形成される領域である。
ここで図2を参照して、上記の光画定可能な応力補償材料の層21は、再分布構造16の上に設けられる。応力補償層21は、穴19を埋める。フォトリソグラフィ方法を利用して、開口部22は応力補償層21に形成され、導電層17のバンプ領域を露出する。
ここで図3を参照して、任意のバンプ下メタライゼーション層(underbump metallization layer)23は、導電層17の露出部分、すなわち、導電層17の露出したボンド・パッド領域に形成される。
例えば、半田ペーストなどの導電性ペースト24は、応力補償層21上に設けられる。好ましくは、導電性ペースト24は、応力補償層21の表面および開口部22内に供給(dispense),拡散(spread)あるいは流入(flood)される。応力補償層21に導電性ペースト24を塗布し、また応力補償層21の開口部22を実質的に埋めるために、スキージ(squeegee)または他の適切な器具が用いられる。余分な導電性ペーストは、応力補償層21の表面から除去される。
ここで図4を参照して、導電性ペースト24はリフローされ、導電性バンプ26を形成する。導電性バンプ26は、導電性ペースト24が半田ペーストである場合には、半田バンプともいう。追加の導電性ペースト27は、応力補償層21および導電性バンプ26の上に設けられる。追加の導電性ペーストを適用する目的は、導電性バンプの高さを増加することである。あるいは、半田ボールが導電性バンプ26上に設けられる。
ここで図5を参照して、導電性ペーストはリフローされ、導電性バンプ26上に導電性バンプ28を形成する。導電性バンプ28は、導電性バンプ26と溶融して、導電性バンプ29を形成する。本実施例では、応力補償層21は、ウェハ上の応力を除去するだけでなく、導電性バンプ28の形成のためのステンシルとしても機能する。
図6は、本発明のさらに別の実施例による初期の製造段階における半導体部品40の拡大断面図である。なお、同じ要素を表すために、図面において同じ参照番号が用いられていることを理解されたい。図6に示すのは、例えば、表面12と、表面12上のボンド・パッド13および誘電層14とを有する半導体ウェハなどの基板11である。再分布構造16は、ボンド・パッド13および誘電層14の部分に形成される。本実施例に従って、再分布構造16は、非導電材料の層18がその上に設けられた導電材料の層17によって構成される。複数の穴19は、非導電層18に形成され、導電層17の部分を露出する。任意のバンプ下メタライゼーション層42は、導電層17の露出部分に形成される。
ここで図7を参照して、半田マスク材料の層41は、再分布構造16およびバンプ下メタライゼーション層42上に形成される。半田マスク層41は、バンプ下メタライゼーション層42の部分を露出すべく開口部43が半田マスク層41に形成されるようにパターニングされる。なお、半田マスク層41はステンシルとして機能し、またステンシルとして用いられる材料は本発明を制限するものではないことを理解されたい。例えば、ステンシルは、フォトレジスト,応力補償材料などでもよい。例えば、半田ペーストなどの導電性ペースト44は、半田マスク層41上および開口部43内に設けられる。導電性ペーストを設けるための方法については、図3を参照して説明した。余分な導電性ペーストは、半田マスク層41の表面から除去される。
ここで図8を参照して、半田マスク層41は除去され、導電性ペーストはリフローされて、導電性バンプ46を形成する。導電性ペースト44が半田ペーストである場合、導電性バンプ46は半田バンプともいう。導電性バンプ46は洗浄され、光画定可能な応力補償材料の層47が導電性バンプ46および再分布構造16の上に設けられる。フォトリソグラフィ方法を利用して、開口部49は応力補償層47に形成される。
ここで図9を参照して、導電性バンプ46上に第2セットの導電性バンプ51が形成される。導電性バンプ51は導電性バンプ46と溶融して、バンプ構造52を形成する。なお、本発明を利用して、約300ミクロン以上の全高を有するバンプが形成できることを理解されたい。あるいは、半田ボールが導電性バンプ46上に設けられる。
以上、光画定可能な応力補償層を有する半導体部品と、この応力補償層の化学組成物が提供されたことを理解されたい。光画定可能な応力補償層は、屈折率が充填剤の屈折率と一致したエポキシ樹脂の配合を含む。この屈折率を一致させることにより、応力補償層は、非一致配合では不可能であった厚さで光露光が可能になり、UV光などの放射に露光した応力補償層の部分が重合し、一方、露光していない部分は容易に除去できる。従って、厚いエポキシ樹脂の膜、すなわち、最大200μm厚の膜を形成でき、これらの厚い膜に穴を形成できる。
本発明の特定の実施例について図説してきたが、更なる修正および改善は当業者に想起される。なお、本発明は図示の特定の形式に制限されず、特許請求の範囲は、本発明の精神および範囲から逸脱しないあらゆる修正を網羅するものとする。例えば、導電性バンプ16は、プリント配線基板,フレックス回路(flex circuits),メタライゼーションされたセラミックまたはガラスなどの上に形成できる。さらに、導電性バンプは、半田パウダと固体半田フラックスの組合せを利用して形成できる。
本発明の実施例による初期の製造段階における半導体部品の拡大断面図である。 応力補償層が形成された図1の半導体部品の拡大断面図である。 以降の製造段階における図2の半導体ウェハの拡大断面図である。 以降の製造段階における図3の半導体ウェハの拡大断面図である。 以降の製造段階における図4の半導体ウェハの拡大断面図である。 本発明の別の実施例による初期の製造段階における半導体部品の拡大断面図である。 以降の製造段階における図6の半導体ウェハの拡大断面図である。 以降の製造段階における図7の半導体ウェハの拡大断面図である。 以降の製造段階における図8の半導体ウェハの拡大断面図である。
10 半導体部品
11 基板
12 表面
13 ボンド・パッド
14 誘電層
16 再分布構造
17 導電層
18 誘電層(絶縁層)
19 穴
21 応力補償層
22 開口部
23 バンプ下メタライゼーション層
24 導電性ペースト
26 導電性バンプ
27 導電性ペースト
28 導電性バンプ
29 導電性バンプ
40 半導体部品
41 半田マスク層
42 バンプ下メタライゼーション層
43 開口部
44 導電性ペースト
46 導電性バンプ
47 応力補償層
49 開口部
51 導電性バンプ
52 バンプ構造

Claims (4)

  1. 導電性バンプを半導体ウェハの表面に備えその半導体ウェハ上に設けられる応力補償組成物であって、
    第1の屈折率を有する芳香性エポキシ樹脂と、
    石英またはシリカと、
    第1の屈折率よりも低い第2の屈折率を有する脂肪性エポキシ樹脂と、
    露光時にエポキシ組成物の重合を開始する光開始剤と
    を含み、
    エポキシ組成物は、エポキシ組成物の屈折率と石英またはシリカの屈折率とを一致させるように芳香性エポキシ樹脂と脂肪性エポキシ樹脂とを混合して生成されていることを特徴とする応力補償組成物。
  2. 請求項1記載の応力補償組成物を用いて導電性バンプを形成する方法であって、
    主面(12)および前記主面上に設けられたボンド・パッド(13)を有する基板(11)と、前記ボンド・パッド(13)上に形成された第1導電性バンプ(26)とを設ける段階と、
    前記応力補償組成物を用いて、前記主面および前記第1導電性バンプ(26)上に応力補償層(21)を形成する段階と、
    前記第1導電性バンプを露出するため前記応力補償層(21)に開口を形成する段階と、
    前記第1導電性バンプ上に第2導電性バンプを形成する段階と
    を備えることを特徴とする方法。
  3. 請求項1記載の応力補償組成物を用いて導電性バンプを形成する方法であって、
    主面(12)および前記主面上に設けられたボンド・パッド(13)を有する基板を設ける段階と、
    前記応力補償組成物を用いて、前記主面および前記ボンド・パッド(13)上に応力補償層(21)を形成する段階と、
    前記ボンド・パッド(13)を露出するため前記応力補償層(21)に開口を形成する段階と、
    前記ボンド・パッド上に第1導電性バンプを形成する段階と
    を備えることを特徴とする方法。
  4. 請求項2又は3記載の方法を用いて形成される導電性バンプを備えた半導体部品。
JP2000201009A 1999-07-06 2000-07-03 応力補償組成物、応力補償組成物によって導電性バンプを形成する方法、及び半導体部品 Expired - Fee Related JP5415657B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US348737 1999-07-06
US09/348,737 US6458622B1 (en) 1999-07-06 1999-07-06 Stress compensation composition and semiconductor component formed using the stress compensation composition

Publications (2)

Publication Number Publication Date
JP2001057374A JP2001057374A (ja) 2001-02-27
JP5415657B2 true JP5415657B2 (ja) 2014-02-12

Family

ID=23369311

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000201009A Expired - Fee Related JP5415657B2 (ja) 1999-07-06 2000-07-03 応力補償組成物、応力補償組成物によって導電性バンプを形成する方法、及び半導体部品

Country Status (3)

Country Link
US (1) US6458622B1 (ja)
JP (1) JP5415657B2 (ja)
KR (1) KR100718821B1 (ja)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4239310B2 (ja) * 1998-09-01 2009-03-18 ソニー株式会社 半導体装置の製造方法
US6710454B1 (en) 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
US6664176B2 (en) * 2001-08-31 2003-12-16 Infineon Technologies Ag Method of making pad-rerouting for integrated circuit chips
US6605524B1 (en) * 2001-09-10 2003-08-12 Taiwan Semiconductor Manufacturing Company Bumping process to increase bump height and to create a more robust bump structure
KR100429856B1 (ko) * 2001-11-15 2004-05-03 페어차일드코리아반도체 주식회사 스터드 범프가 있는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법
US6930032B2 (en) * 2002-05-14 2005-08-16 Freescale Semiconductor, Inc. Under bump metallurgy structural design for high reliability bumped packages
US6605491B1 (en) * 2002-05-21 2003-08-12 Industrial Technology Research Institute Method for bonding IC chips to substrates with non-conductive adhesive
JP2004014854A (ja) 2002-06-07 2004-01-15 Shinko Electric Ind Co Ltd 半導体装置
FR2855650B1 (fr) * 2003-05-30 2006-03-03 Soitec Silicon On Insulator Substrats pour systemes contraints et procede de croissance cristalline sur un tel substrat
US20070105277A1 (en) 2004-11-10 2007-05-10 Stats Chippac Ltd. Solder joint flip chip interconnection
US7901983B2 (en) * 2004-11-10 2011-03-08 Stats Chippac, Ltd. Bump-on-lead flip chip interconnection
US20060216860A1 (en) 2005-03-25 2006-09-28 Stats Chippac, Ltd. Flip chip interconnection having narrow interconnection sites on the substrate
US8216930B2 (en) * 2006-12-14 2012-07-10 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US8026128B2 (en) 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
USRE47600E1 (en) 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
USRE44500E1 (en) 2003-11-10 2013-09-17 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US8674500B2 (en) 2003-12-31 2014-03-18 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US9029196B2 (en) 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US7659633B2 (en) 2004-11-10 2010-02-09 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US8350384B2 (en) * 2009-11-24 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
KR101286379B1 (ko) * 2003-11-10 2013-07-15 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
US8129841B2 (en) 2006-12-14 2012-03-06 Stats Chippac, Ltd. Solder joint flip chip interconnection
US8574959B2 (en) * 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
US8076232B2 (en) 2008-04-03 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US6890795B1 (en) * 2003-12-30 2005-05-10 Agency For Science, Technology And Research Wafer level super stretch solder
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
US7745912B2 (en) * 2005-03-25 2010-06-29 Intel Corporation Stress absorption layer and cylinder solder joint method and apparatus
US8841779B2 (en) 2005-03-25 2014-09-23 Stats Chippac, Ltd. Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate
US8048570B2 (en) 2005-08-09 2011-11-01 Polyplus Battery Company Compliant seal structures for protected active metal anodes
EP1917689B1 (en) 2005-08-09 2017-11-08 Polyplus Battery Company Compliant seal structures for protected active metal anodes
CN101278394B (zh) * 2005-10-03 2010-05-19 罗姆股份有限公司 半导体装置
US7397121B2 (en) * 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
US20080237822A1 (en) * 2007-03-30 2008-10-02 Raravikar Nachiket R Microelectronic die having nano-particle containing passivation layer and package including same
US7786001B2 (en) * 2007-04-11 2010-08-31 International Business Machines Corporation Electrical interconnect structure and method
US20090065555A1 (en) * 2007-09-12 2009-03-12 Stephen Leslie Buchwalter Electrical interconnect forming method
US7868457B2 (en) * 2007-09-14 2011-01-11 International Business Machines Corporation Thermo-compression bonded electrical interconnect structure and method
US8043893B2 (en) * 2007-09-14 2011-10-25 International Business Machines Corporation Thermo-compression bonded electrical interconnect structure and method
US20090127718A1 (en) * 2007-11-15 2009-05-21 Chen Singjang Flip chip wafer, flip chip die and manufacturing processes thereof
JP5337404B2 (ja) * 2008-05-21 2013-11-06 ローム株式会社 半導体装置および半導体装置の製造方法
KR100979497B1 (ko) * 2008-06-17 2010-09-01 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조방법
US9093448B2 (en) 2008-11-25 2015-07-28 Lord Corporation Methods for protecting a die surface with photocurable materials
JP5318222B2 (ja) * 2008-11-25 2013-10-16 ロード コーポレイション 光硬化性材料でダイ表面を保護する方法
WO2011152255A1 (ja) * 2010-06-02 2011-12-08 株式会社村田製作所 Esd保護デバイス
US9978656B2 (en) * 2011-11-22 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming fine-pitch copper bump structures
EP2871455B1 (en) 2013-11-06 2020-03-04 Invensense, Inc. Pressure sensor
EP3367082A1 (en) 2013-11-06 2018-08-29 Invensense, Inc. Pressure sensor
JP6335513B2 (ja) * 2014-01-10 2018-05-30 新光電気工業株式会社 半導体装置、半導体装置の製造方法
US9806046B2 (en) * 2014-03-13 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device structure and manufacturing method
EP3614115A1 (en) 2015-04-02 2020-02-26 InvenSense, Inc. Pressure sensor
US11225409B2 (en) 2018-09-17 2022-01-18 Invensense, Inc. Sensor with integrated heater
CN113785178A (zh) 2019-05-17 2021-12-10 应美盛股份有限公司 气密性改进的压力传感器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2187763A1 (en) * 1994-04-15 1995-10-26 Michael Alan Masse Epoxidized low viscosity rubber toughening modifiers for epoxy resins
US6020220A (en) * 1996-07-09 2000-02-01 Tessera, Inc. Compliant semiconductor chip assemblies and methods of making same

Also Published As

Publication number Publication date
US6458622B1 (en) 2002-10-01
KR20010049703A (ko) 2001-06-15
KR100718821B1 (ko) 2007-05-17
JP2001057374A (ja) 2001-02-27

Similar Documents

Publication Publication Date Title
JP5415657B2 (ja) 応力補償組成物、応力補償組成物によって導電性バンプを形成する方法、及び半導体部品
US5959363A (en) Semiconductor device with improved encapsulating resin
US6593220B1 (en) Elastomer plating mask sealed wafer level package method
JP4935670B2 (ja) 半導体装置、並びにバッファーコート用樹脂組成物、ダイボンド用樹脂組成物、及び封止用樹脂組成物
US5388328A (en) Process for fabricating an interconnected multilayer board
CN107134414B (zh) 半导体装置及其制造方法、倒装芯片型半导体装置及其制造方法
US7473998B2 (en) Method for forming bump protective collars on a bumped wafer
US6710446B2 (en) Semiconductor device comprising stress relaxation layers and method for manufacturing the same
JP5618093B2 (ja) 電子装置の製造方法、電子装置、電子装置パッケージの製造方法および電子装置パッケージ
KR101641608B1 (ko) 광경화성 재료를 이용한 다이 표면의 보호방법
US6396145B1 (en) Semiconductor device and method for manufacturing the same technical field
KR20040088569A (ko) B-스테이지 가공 가능한 언더필 캡슐화제 및 그의 적용방법
US11923326B2 (en) Bump structure and method of manufacturing bump structure
KR101138574B1 (ko) 반도체 장치
TWI225701B (en) Process for forming bumps in adhesive layer in wafer level package
JP5157980B2 (ja) 半導体素子封止体の製造方法および半導体パッケージの製造方法
TWI768111B (zh) 負型感光性樹脂組成物、半導體裝置及電子機器
JPH01161850A (ja) 半導体装置の製造方法
JP2006098568A (ja) 感光性樹脂組成物及びそれを用いた半導体装置
Patel Compliant wafer level package (CWLP)
JP2019062016A (ja) 半導体装置の製造方法
JPH11288971A (ja) フィリップチップ実装工法
JP4325531B2 (ja) 樹脂封止型半導体装置
JP3879973B2 (ja) 半導体装置
JP2006100562A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041217

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070531

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070531

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080930

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100611

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100629

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100927

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110809

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111109

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111114

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120619

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121017

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20121024

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20121228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130920

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131114

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees