JP5411082B2 - Mems素子用パッケージ - Google Patents
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Description
上記のとおり、MEMSミラー素子Mxxの電極は、配線を介して、電極基板上に配置されたパッドPxx−A,Pxx−B,Pxx−C,Pxx−Dと電気的に接続されている。これらのパッドは、図4に示したように、MEMSミラーアレイチップ1がパッケージ2にダイボンディングされた後に、金ワイヤ3によってパッケージ2の表面のパッドK(K01〜K48)と電気的に接続される。
MEMSミラーアレイチップ1の4辺には、外部と電気的に接続するためのパッドP01−A〜P12−Dが配置されている。これらのパッドPは、MEMSミラーアレイチップ1の長辺と平行な分割線L1に対して対称に配置されている。MEMSミラーアレイチップ1には、12個のMEMSミラー素子M01〜M12が形成されている。図5(A)、図5(B)で説明したとおり、1個のMEMSミラー素子あたりの電極の数はNe=4個である。
Claims (2)
- 複数のMEMS素子を搭載した矩形のチップを格納する矩形のMEMS素子用パッケージにおいて、
パッケージ中央部に格納されるチップに対してパッケージの4辺に配置された、前記チップのパッドとの接続用の第1のパッドと、
パッケージの4辺に配置された、前記チップのパッドとの接続用の予備の第2のパッドと、
前記第1のパッドと接続された外部接続用端子とを備え、
前記チップの各パッドはチップの長辺と平行な第1の分割線に対して対称に配置され、各MEMS素子はチップの長辺方向に沿って配置され、このMEMS素子の電極のうち半数は前記第1の分割線で分割されるチップの一方の領域に配置されるパッドと接続され、電極の残りの半数は前記第1の分割線で分割されるチップの他方の領域に配置されるパッドと接続され、前記第1、第2のパッドはパッケージの長辺と平行な第2の分割線に対して対称に配置されているものとし、
前記チップ上に配置されたMEMS素子の数をN、使用するMEMS素子の数をn(N≧n)、1個のMEMS素子あたりの電極数をNe、パッケージの1つの短辺の半分あたりの第1のパッド数をNy、パッケージの1つの短辺の半分あたりの第1のパッドに接続されると想定されるMEMS素子の最大個数をh(=Ny/2)としたとき、
前記第2のパッドを、パッケージの2つの短辺の両端にそれぞれNe/2×(N−n)/2個ずつ配置すると共に、(N−n)/2個とh−(N−n)/2個のうち小さい方の個数にNe/2を掛けた個数の前記第2のパッドを、パッケージの2つの長辺の両端にそれぞれ配置し、
前記第2のパッドは、近隣する辺にある前記第1のパッドと相互に結線されていることを特徴とするMEMS素子用パッケージ。 - 請求項1記載のMEMS素子用パッケージにおいて、
パッケージの長辺に配置された前記第2のパッドのうち最も内側のパッドから外側のパッドに向かって順番に前記第2のパッドを選択し、パッケージの短辺に配置された前記第1のパッドのうち最も外側のパッドから内側のパッドに向かって順番に前記第1のパッドを選択して、選択した第2のパッドと選択した第1のパッドとを接続すると共に、
パッケージの短辺に配置された前記第2のパッドのうち最も内側のパッドから外側のパッドに向かって順番に前記第2のパッドを選択し、パッケージの長辺に配置された前記第1のパッドのうち最も外側のパッドから内側のパッドに向かって順番に前記第1のパッドを選択して、選択した第2のパッドと選択した第1のパッドとを接続することを特徴とするMEMS素子用パッケージ。
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