JP5388306B2 - プラズマ酸化方法及びプラズマ酸化装置 - Google Patents

プラズマ酸化方法及びプラズマ酸化装置 Download PDF

Info

Publication number
JP5388306B2
JP5388306B2 JP2010092291A JP2010092291A JP5388306B2 JP 5388306 B2 JP5388306 B2 JP 5388306B2 JP 2010092291 A JP2010092291 A JP 2010092291A JP 2010092291 A JP2010092291 A JP 2010092291A JP 5388306 B2 JP5388306 B2 JP 5388306B2
Authority
JP
Japan
Prior art keywords
substrate
plasma
potential
vmin
vmax
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010092291A
Other languages
English (en)
Other versions
JP2011222860A (ja
Inventor
秀治 高橋
春雄 進藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Corp
Tokai University Educational Systems
Original Assignee
Fujifilm Corp
Tokai University Educational Systems
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujifilm Corp, Tokai University Educational Systems filed Critical Fujifilm Corp
Priority to JP2010092291A priority Critical patent/JP5388306B2/ja
Priority to US13/085,215 priority patent/US8404602B2/en
Priority to CN201110092993.6A priority patent/CN102222613B/zh
Publication of JP2011222860A publication Critical patent/JP2011222860A/ja
Application granted granted Critical
Publication of JP5388306B2 publication Critical patent/JP5388306B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Plasma Technology (AREA)

Description

本発明は、プラズマ酸化方法及びプラズマ酸化装置に係り、特に、半導体プロセスに用いられるシリコン基板に酸素プラズマを照射してシリコンを酸化させてシリコン酸化膜を形成するプラズマ酸化方法及びプラズマ酸化装置に関する。
半導体装置の製造工程において、例えばシリコン基板を酸化して表面にシリコン酸化膜を形成するプロセスは重要である。シリコンの酸化方法としては、熱酸化法が代表的であるが、処理温度が1000℃と高温であり、シリコン基板中の不純物が拡散するという問題がある。そこで、従来より、プラズマ酸化によるシリコン酸化方法が提案されている。
例えば、特許文献1には、MOS特性を発現する極薄シリコン酸化膜を室温で生成することを目的として、シリコン基板に正または負バイアス電圧を印加して、シリコン基板を室温に保持してシリコン基板表面をプラズマ酸化するようにしたシリコン酸化膜製造方法が開示されている。
また、特許文献2には、シリコン基板のようなシリコン系被処理物を1000℃より低い温度で異方性の酸化を実行することを目的として、シリコン系被処理物を酸素ラジカルを含むプラズマに曝すと共に、基板に直流電圧を印加することにより異方性の酸化を行うようにしたシリコン系被処理物の酸化処理方法が開示されている。
また、特許文献3には、基板表面を窒化処理又は酸化処理する際、処理膜を厚く均一に、かつ低温で安価に形成することを目的として、プラズマ生成とは独立に基板に入射するイオンのエネルギーを制御することができる変形マグネトロン型プラズマ処理装置を用い、処理室内に酸素元素を含むガスを供給し、酸素元素を含むガスを筒状電極に高周波電力を供給することにより得られる高周波電界と、磁力線形成手段より得られる磁界とによりプラズマ放電させ、被処理体を酸化して酸化膜を形成する半導体装置の製造方法が開示されている。
また、特許文献4には、集積回路の更なる高密度化・微細化に対応可能なシリコン酸化膜を形成することを目的として、シリコン基板に酸化膜を形成する際、酸素を含むプラズマを発生し、発生したプラズマ中の酸素負イオンをシリコン基板に照射するようにしたシリコン基板の酸化膜形成装置が開示されている。
特開平11−121448号公報 特開2005−294551号公報 特開2004−47950号公報 特開2002−280369号公報
しかしながら、プラズマ酸化によるシリコン酸化方法では、400℃以下の低温での実施例は少なく、さらに400℃以下の低温で実施した時の酸化レートも低く、酸化膜厚を厚くすることができないという問題があった。また、正イオンや負イオンを用いたプラズマ酸化方法では、正イオン負イオンの一方を用いた場合には、チャージアップの発生により、酸化レートが低下したり、厚膜酸化が困難である等の問題があった。
例えば、上記特許文献1に記載のものにおいては、半導体などの極薄酸化の場合には酸化レートが低いことで膜厚制御が可能であり、生産性も問題とはならない。しかしながら、シリコン基板に正バイアスを印加した場合には負イオンが主に基板に到達し、また負バイアスを印加した場合には正イオンが到達する。このように、正負どちらか一方を印加する方法、すなわち直流バイアスを印加する方法では、チャージアップが発生し、酸化膜を厚く形成することが困難となり、さらに酸化レートも低いため生産性が悪いという問題がある。
また、上記特許文献2に記載のものにおいては、凸形状の上面と底面を酸化させ、かつ側面は酸化させないように、イオンを用いることで異方性の酸化を実現している。しかしながら、基板に直流電圧を印加した場合には、正負イオンの一方が引き込まれるためチャージアップが発生するという問題がある。さらに、チャージアップの影響により、厚い酸化膜の形成が困難となると同時に酸化レートが低い、生産性が悪いという問題がある。
また、上記特許文献3に記載のものにおいては、基板の電位を可変インピーダンスで制御し、イオンのエネルギーを制御することにより酸化を行っている。しかしながら、基板電位を可変インピーダンスで制御する場合、自己バイアス電圧Vdcの値を正電位に制御することができず、またピーク−ピーク間電圧Vppの値を制御すると同時にVdcの値も変化してしまい、VdcとVppを個別に制御できないため、酸化条件の範囲に制約が存在し、その結果、酸化膜の厚膜化や酸化レートの向上も困難となるという問題がある。
また、上記特許文献4に記載のものにおいては、基板に負イオンを照射することで酸化を行っており、またトランス結合でRF(高周波)とDC(直流)を印加することで負イオンを照射している。しかしながら、負イオンのみを用いた場合は、チャージアップの発生により厚膜化が困難となったり、酸化レートが低下するという問題がある。また、酸化時のピーク−ピーク間電圧Vpp、自己バイアス電圧Vdcが高過ぎると、ステージ近傍でプラズマが形成されるため、低ダメージの酸化が困難となる。また、上記特許文献4においては、バイアス印加周波数400kHz、1MHzを用いており、低周波の場合は、酸化膜がコンデンサとなり、バイアス印加されにくいので、酸化膜厚を厚く形成する際、バイアス印加の効果が得にくいため、厚膜化が困難となる。
本発明は、このような事情に鑑みてなされたもので、基板温度が低温の場合でも酸化レートを向上させて、低温での酸化を可能とするとともに、厚膜酸化を可能とするプラズマ酸化方法及びプラズマ酸化装置を提供することを目的とする。
前記目的を達成するために、請求項1に記載の発明は、酸素を含むプロセスガスで酸素含有プラズマを生成し、ステージ上に設置された基板に対してバイアス電圧を印加し、前記基板のバイアス電位の最大値Vmax及び最小値Vminが、プラズマ電位Vpに対して、Vmin<Vp<Vmax を満たし、かつ、前記基板のバイアス電位の最大値Vmaxが、プラズマ電位VpとVmax<Vp+30[V]の関係を満たすように前記バイアス電位を制御することにより、前記酸素含有プラズマ中の正イオンと負イオンとを前記基板に照射して、前記基板をプラズマ酸化することを特徴とするプラズマ酸化方法を提供する。
このように、VmaxをVpより大きな値に制御した基板バイアス電圧を印加することで、プラズマ中の負イオンを効率良く基板に引き込むことが可能となり、反応性が向上する。その結果、プラズマ酸化レートの向上、膜質の向上、低温での成膜が可能となる。また、VminをVpより小としたため、チャージアップによる酸化レートの低下を抑制することが可能となる。従って、基板温度が低温の場合でも、酸化レートを向上させて、低温での基板の酸化を可能とするとともに、厚い酸化膜の形成が可能となる。
例えば、基板温度が400℃のように低温の場合でも、シリコン基板やシリコン基板上に形成されたトレンチを高速に酸化してシリコン酸化膜を形成するとともに厚膜酸化も可能となる。また、プラズマ中の負イオンを効率良く基板に引き込むことが可能となり、プラズマ酸化レートの向上、膜質の向上、低温での成膜が可能となる。
また、請求項2に示すように、前記基板の温度が200℃以下の時は、前記基板のバイアス電位の最小値Vminが、プラズマ電位VpとVmin<Vp−5[V] の関係を満たすことを特徴とする。これにより、チャージアップにより酸化レートの低下を抑制することが可能となる。
前記目的を達成するために、請求項3に記載の発明は、酸素を含むプロセスガスで酸素含有プラズマを生成し、ステージ上に設置された基板に対してバイアス電圧を印加し、前記基板のバイアス電位の最大値Vmax及び最小値Vminが、プラズマ電位Vpに対して、Vmin<Vp<Vmaxを満たし、かつ、前記基板の温度が200℃以下の時は、前記基板のバイアス電位の最小値Vminが、プラズマ電位VpとVmin<Vp−5[V]の関係を満たすように前記バイアス電位を制御することにより、前記酸素含有プラズマ中の正イオンと負イオンとを前記基板に照射して、前記基板をプラズマ酸化することを特徴とするプラズマ酸化方法を提供する。
このように、VmaxをVpより大きな値に制御した基板バイアス電圧を印加することで、プラズマ中の負イオンを効率良く基板に引き込むことが可能となり、反応性が向上する。その結果、プラズマ酸化レートの向上、膜質の向上、低温での成膜が可能となる。また、VminをVpより小としたため、チャージアップによる酸化レートの低下を抑制することが可能となる。従って、基板温度が低温の場合でも、酸化レートを向上させて、低温での基板の酸化を可能とするとともに、厚い酸化膜の形成が可能となる。
例えば、基板温度が400℃のように低温の場合でも、シリコン基板やシリコン基板上に形成されたトレンチを高速に酸化してシリコン酸化膜を形成するとともに厚膜酸化も可能となる。また、チャージアップにより酸化レートの低下を抑制することが可能となる。
また、請求項に示すように、前記基板に対して印加されるバイアス電圧は、前記ステージに対して設置された高周波印加手段によって制御されることを特徴とする。
また、請求項に示すように、前記高周波印加手段は、トランス結合方式で高周波電圧及び直流電圧を印加することを特徴とする。
これにより、基板バイアス電圧のピーク−ピーク間電圧Vpp及び自己バイアス電圧Vdcを独立して制御することが可能となる。
また、請求項に示すように、前記基板をプラズマ酸化する際の浮遊電位が0[V]以上である領域に前記ステージを位置させることを特徴とする。
これにより、ステージに設置された基板上にたくさんの負イオンが存在するようにできる。
また、請求項7に示すように、前記プラズマ酸化によって酸化される基板は、シリコンまたはアルミニウムであることを特徴とする。
また、同様に前記目的を達成するために、請求項8に記載の発明は、酸素含有プラズマを生成するプラズマ生成部と、基板を設置するステージと、前記ステージ上の基板に対してバイアス電圧を印加する高周波印加手段と、を備え、前記基板にバイアス電圧を印加した状態で、前記基板をプラズマ酸化するプラズマ酸化装置であって、前記基板に印加するバイアス電位の最大値Vmax及び最小値Vminが、プラズマ電位Vpに対して、Vmin<Vp<Vmax を満たし、かつ、前記基板のバイアス電位の最大値Vmaxが、プラズマ電位VpとVmax<Vp+30[V]の関係を満たすように前記バイアス電位を制御することにより、前記酸素含有プラズマ中の正イオンと負イオンとを前記基板に照射して、前記基板をプラズマ酸化することを特徴とするプラズマ酸化装置を提供する。
このように、VmaxをVpより大きな値に制御した基板バイアス電圧を印加することで、プラズマ中の負イオンを効率良く基板に引き込むことが可能となり、反応性が向上する。その結果、プラズマ酸化レートの向上、膜質の向上、低温での成膜が可能となる。また、VminをVpより小としたため、チャージアップによる酸化レートの低下を抑制することが可能となる。従って、基板温度が低温の場合でも、酸化レートを向上させて、低温での基板の酸化を可能とするとともに、厚い酸化膜の形成が可能となる。また、プラズマ中の負イオンを効率良く基板に引き込むことが可能となり、プラズマ酸化レートの向上、膜質の向上、低温での成膜が可能となる。
また、請求項9に示すように、前記基板の温度が200℃以下の時は、前記基板のバイアス電位の最小値Vminが、プラズマ電位VpとVmin<Vp−5[V] の関係を満たすことを特徴とする。これにより、チャージアップにより酸化レートの低下を抑制することが可能となる。
また、同様に前記目的を達成するために、請求項10に記載の発明は、酸素含有プラズマを生成するプラズマ生成部と、基板を設置するステージと、前記ステージ上の基板に対してバイアス電圧を印加する高周波印加手段と、を備え、前記基板にバイアス電圧を印加した状態で、前記基板をプラズマ酸化するプラズマ酸化装置であって、前記基板に印加するバイアス電位の最大値Vmax及び最小値Vminが、プラズマ電位Vpに対して、Vmin<Vp<Vmaxを満たし、かつ、前記基板の温度が200℃以下の時は、前記基板のバイアス電位の最小値Vminが、プラズマ電位VpとVmin<Vp−5[V]の関係を満たすように前記バイアス電位を制御することにより、前記酸素含有プラズマ中の正イオンと負イオンとを前記基板に照射して、前記基板をプラズマ酸化することを特徴とするプラズマ酸化装置を提供する。
このように、VmaxをVpより大きな値に制御した基板バイアス電圧を印加することで、プラズマ中の負イオンを効率良く基板に引き込むことが可能となり、反応性が向上する。その結果、プラズマ酸化レートの向上、膜質の向上、低温での成膜が可能となる。また、VminをVpより小としたため、チャージアップによる酸化レートの低下を抑制することが可能となる。従って、基板温度が低温の場合でも、酸化レートを向上させて、低温での基板の酸化を可能とするとともに、厚い酸化膜の形成が可能となる。また、チャージアップにより酸化レートの低下を抑制することが可能となる。
また、請求項11に示すように、前記高周波印加手段は、トランス結合方式で高周波電圧及び直流電圧を印加することを特徴とする。
これにより、基板バイアス電圧のピーク−ピーク間電圧Vpp及び自己バイアス電圧Vdcを独立して制御することが可能となる。
また、請求項1に示すように、前記基板をプラズマ酸化する際の浮遊電位が0[V]以上である領域に前記ステージを位置させることを特徴とする。
これにより、ステージに設置された基板上にたくさんの負イオンが存在するようにできる。
また、請求項11に示すように、前記基板のバイアス電位の最大値Vmaxが、プラズマ電位Vpと
Vmax<Vp+30[V] の関係を満たすことを特徴とする。
これにより、プラズマ中の負イオンを効率良く基板に引き込むことが可能となり、プラズマ酸化レートの向上、膜質の向上、低温での成膜が可能となる。
また、請求項12に示すように、前記基板の温度が200℃以下の時は、前記基板のバイアス電位の最小値Vminが、プラズマ電位Vpと
Vmin<Vp−5[V] の関係を満たすことを特徴とする。
これにより、チャージアップにより酸化レートの低下を抑制することが可能となる。
以上説明したように、本発明によれば、VmaxをVpより大きな値に制御した基板バイアス電圧を印加することから、プラズマ中の負イオンを効率良く基板に引き込むことが可能となり、反応性が向上し、プラズマ酸化レートの向上、及び膜質の向上、さらに低温での成膜が可能となる。また、VminがVpより小としたため、チャージアップによる酸化レートの低下を抑制することが可能となる。従って、基板温度が低温の場合でも、酸化レートを向上させて、低温での酸化を可能とするとともに、厚膜酸化が可能となる。
本発明の一実施形態に係るプラズマ酸化装置の構成を示す断面図である。 ステージ上の基板に印加される基板バイアスの電圧波形の一例を示すグラフである。 誘電体窓からの距離ZにおけるフローティングポテンシャルVfの測定結果を示すグラフである。 誘電体窓からの距離ZにおけるプラズマポテンシャルVpを測定した結果を示すグラフである。 基板温度400℃の場合に、各Vpp、Vdcに対する酸化膜厚の測定結果を示すグラフである。 Vpp及びVdcの値をVmax及びVminの値に変換して図5の酸化膜厚の測定結果を示すグラフであり、(a)、(b)は、横軸をVmin、縦軸を酸化膜厚とし、(c)は、横軸をVmaxとして縦軸を酸化膜厚としたものである。 基板温度200℃の場合に、各Vpp、Vdcに対する酸化膜厚の測定結果を示すグラフである。 Vpp及びVdcの値をVmax及びVminの値に変換して図7の酸化膜厚の測定結果を示すグラフであり、(a)、(b)は、横軸をVmax、縦軸を酸化膜厚として、各Vminの値に対するデータを表示したものであり、(c)は、横軸をVminとして縦軸を酸化膜厚としたものである。
以下、添付図面を参照して、本発明に係るプラズマ酸化方法及びプラズマ酸化装置について詳細に説明する。
図1は、本発明の一実施形態に係るプラズマ酸化装置の構成を示す断面図である。
図1に示すように、このプラズマ酸化装置10は、真空チャンバー12(真空容器)を備え、真空チャンバー12の上部にはプロセスガス導入部14があり、ここからプラズマ生成用のプロセスガスが導入される。なお、図示を省略したが、プロセスガス導入部14には、マスフローコントローラ(MFC)が配置されており、プロセスガスの流量を制御して真空チャンバー12内へ供給するようになっている。
また、真空チャンバー12には、排気用ポンプ(図示省略)を備えた排気部11及び図示を省略した圧力調整機構が接続されており、これらによって、プラズマ酸化処理に用いられるガス流量と処理圧力が調整されるようになっている。
また、真空チャンバー12内の底部には、被処理材としての基板16を固定するためのステージ18が設置されている。ステージ18には、ステージ温度を制御するためのヒータ(図示省略)が内蔵されており、温調部20によってステージ温度が制御可能に構成されている。なお、被処理材としての基板16としては、例えば、シリコンやアルミニウムなどが対象とされるが、これに限定されるものではない。
また、ステージ18には、基板16に印加する基板バイアス電圧を制御するため、高周波印加手段として、トランス結合方式のマッチングボックス50を介して高周波電源52(バイアス用高周波電源)と直流電源54(バイアス用直流電源)とが直列に設置されている。
図1に示すように、トランス56のコア57に巻かれた一次側巻線に高周波電源52が接続され、二次側巻線に抵抗器58を介して直流電源54が接続される。このような構成により、ステージ18上の基板16には、高周波電源52及び直流電源54からトランス56を介して高周波電圧と直流電圧とが重畳された基板バイアス電圧が印加されるようになっている。
また、真空チャンバー12の上面には、誘電体窓(マイクロ波導入窓)22を介して、マイクロ波発生源(図示省略)に接続されたマイクロ波導入部24が設置されている。マイクロ波発生源は、例えばマグネトロンからなり、2.45[GHz]のマイクロ波を発生する。マイクロ波の周波数は、0.8〜20[GHz]の範囲から選択すればよい。
マイクロ波は、モード変換器(図示省略)によりTM、TEモードなどに変換されて、同じく図示を省略した導波管を伝搬するようになっている。また、図示を省略するが、マイクロ波導波経路には、アイソレータやインピーダンス整合器などが設けられている。
アイソレータは、反射されたマイクロ波がマイクロ波発生源に戻ることを防止し、そのような反射を吸収するものである。
また、インピーダンス整合器は、マイクロ波発生源から負荷に供給される進行波と負荷により反射されてマイクロ波発生源に戻ろうとする反射波のそれぞれの強度と位相を検知するパワーメーターを有し、マイクロ波発生源と負荷側とのマッチングをとる機能を果たすものであり、スタブチューナ等から構成される。
なお、プロセスガスとしては、酸素を含むガス、例えば、O、O、HO、NOなどを用いる。また、プロセスガスとして、Ar、N、He、Kr、Xeなどの不活性ガスと酸素含有ガスとの混合ガスを用いても良い。真空チャンバー12内にプロセスガスが所定流量で供給され、真空チャンバー12内の圧力を調整するための圧力調整機構(図示省略)により圧力が調整される。また、図示を省略するが、圧力調整機構の後段にはターボポンプ、ドライポンプなどの真空排気機構が設けられている。
また、誘電体窓22は、マイクロ波発生源(図示省略)から供給されるマイクロ波を真空チャンバー12内に透過するとともに真空チャンバー12の隔壁として機能する。誘電体窓22は、例えば石英、アルミナ、窒化アルミナなどを用いれば良い。
また、基板16は、ステージ18に固定され、真空チャンバー12内に収納されて設置される。なお、図示を省略するが、基板16を固定するためのクランプ機構や静電チャック機構により基板16をステージ18に固定することで、ステージ温度を基板16に効率的に伝えることができる。
温調部20は、ステージ18内に内蔵されたヒータを介してステージ温度を制御する。ステージ温度は200〜400[℃]となるように制御される。ステージ温度を200[℃]以下に制御する場合には、ステージ18内にヒータと温調液を通す流路が内蔵されるとともに、温調液の温度を制御するチラーが接続されてステージ18の温度を調整するようになっている。また、ステージ温度を制御するため、ステージ18には、温度計(図示省略)が設置されており、ステージ18が所定温度になるように温調部20によって制御される。
なお、バイアス用の高周波電源は、低周波数の電源であることが望ましく、例えば、100[KHz]〜4[MHz]の範囲の低周波電源であることが望ましい。高周波電源の出力波形は、正弦波に限らず、矩形波、三角波などでもよい。
高周波電源の出力及び直流電源の出力は、図示を省略した制御回路によって制御され、それぞれの出力は適宜調整可能となっている。高周波電源の出力を調整することで、基板バイアス電圧のピーク−ピーク間電圧(peak-to-peak電位差)Vppの値を任意に設定することができる。
また、直流電源の出力を調整することにより、基板バイアス電圧の自己バイアス電圧Vdcの値を任意に設定することができる。
このように、高密度プラズマを用いたプラズマ酸化装置(ドライエッチング装置)において、基板バイアス印加部に高周波電源と直流電源とを組み合わせたトランス結合方式のバイアス印加手段(高周波印加手段)を採用したことにより、基板バイアス電圧のピーク−ピーク間電圧Vppと、自己バイアス電圧Vdcとをそれぞれ独立に制御することができる。このため、Vmaxの値をVp以上とする基板バイアス電圧の印加が可能であり、基板16に正バイアスを印加することが可能となる。
以上の構成により、高密度プラズマのダウンストリーム領域にて基板16のプラズマ酸化を行う。
図2は、ステージ18上の基板16に印加される基板バイアスの電圧波形の一例を示すグラフである。図2は、横軸に時間をとり縦軸に電圧をとったもので、Vmaxは電圧波形の最大値を表し、Vminは電圧波形の最小値を表している。また、Vpはプラズマ電位を表している。
図2に示すように、Vdcを印加することで、波形全体を正とするとともにVmin<Vp<Vmaxが成り立つようにしている。電位がVpより大きい場合には負イオンが基板16に照射され、Vpより小さい場合には正イオンが照射される。
図2に示すように、特にVmaxをVp以上の値に制御した基板バイアス電圧を印加することで、プラズマ中の負イオンを効率良く基板に引き込むことが可能となり、反応性が向上し、プラズマ酸化レートの向上、及び膜質の向上、さらに低温での成膜が可能となる。また、VminがVp以下であるため、チャージアップによる酸化レートの低下を抑制することができる。なお、これらについて詳しくは後述する。
以下、図1のプラズマ酸化装置10を用いてシリコン基板をプラズマ酸化処理することで酸化膜(絶縁膜)を形成する方法について説明する。
まず、シリコン基板を公知の洗浄方法を用いて表面を清浄化する。例えば、RCA洗浄に有機物・金属・パーティクル除去を行い、バッファードフッ酸を用いた洗浄を行い、シリコン基板表面にある自然酸化膜を除去する。そして、シリコン基板(基板16)をステージ18上に設置する。
次に、プロセスガス導入部14から、プロセスガスが真空チャンバー12内に導入される。前述したように、プロセスガスは、酸素を含むガスを用いれば良く、O、O、HO、NOなどを用いれば良い。また、不活性ガスであるAr、N、He、Kr、Xeなどと酸素含有ガスとの混合ガスを用いても良い。今回は、酸素ガスを用い、流量は500[sccm]とした。
真空チャンバー12内の圧力(ガス導入時の真空度)は、1〜100[Pa]の範囲が好ましい。今回は、6.6[Pa]で行った。また、マイクロ波の出力は、50〜5000[W]で行えば良く、今回は、500[W]で行った。
基板バイアスは、トランス結合のマッチングボックス50を介して、100[kHz]〜4[MHz]の高周波を用いれば良く、本実験の実施に際しては、周波数は、略2MHzを用いた。
ここで、基板バイアスに印加する高周波の周波数は、酸素負イオンのイオンプラズマ周波数以下にする必要がある。それは、バイアスに印加する周波数がイオンプラズマ周波数よりも高い場合には、イオンが追従できないため、もしも酸素負イオンのイオンプラズマ周波数よりも高いと、酸素負イオンを照射できないからである。
具体的には、イオンプラズマ周波数fは、以下の式(1)及び式(2)で求めることができる。
Figure 0005388306
Figure 0005388306
ここで、ωpiは、イオンプラズマ角周波数、eは、電荷、nは、電子密度、εは、真空の誘電率、mは、イオンの質量を表す。上記式(1)で求めたイオンプラズマ角周波数ωpiを用いて式(2)よりイオンプラズマ周波数fが求められる。
なお、初期の酸化膜が形成された後、引き続き酸化を行うことを考慮すると、印加する周波数は、より高い方が望ましい。これは形成された酸化膜がコンデンサの働きをするようになるためである。そこで、今回は上述したように、略2MHzとしたものである。
図3は、上記条件で、誘電体窓22からの距離をZ[mm]とし、各距離Zにおけるフローティングポテンシャル(浮遊電位)Vfの測定結果を示すグラフである。
測定には、市販のラングミュアプローブを用いれば良い。図3より、誘電体窓22からの距離Zが150[mm]以上で、フローティングポテンシャルVfが約6[V]程度で一定となっていることがわかる。これはダウンフロー領域を示しており、ステージ18の位置は、誘電体窓22より150[mm]以上であることが望ましい。これにより、今回ステージ18の位置は、誘電体窓22からの距離を200[mm]とした。
なお、フローティングポテンシャルVfは、ステージ18上のダウンフロー領域内に負イオンがたくさん存在するようなステージ18の位置となるように、0[V]以上であることが好ましい。
図4は、上記フローティングポテンシャルVfと同様に、誘電体窓22からの距離Zにおけるプラズマポテンシャル(プラズマ電位)Vpを測定した結果を示すグラフである。
上述したように今回プラズマ酸化を行ったときの誘電体窓22からの距離Zは200[mm]であり、その時のプラズマポテンシャルVpは、約11.5[V]であることがわかる。
基板温度は、常温から400[℃]で行えば良く、今回は400[℃]で行った。
基板温度400[℃]、誘電体窓22からの距離200[mm]、ガス圧力50mTorrという条件で、基板バイアス電位を、高周波の出力と直流電源の出力を調整し、Vppを15〜50[V]、Vdcを0〜25[V]とし、プラズマ酸化を行い、酸化膜厚を測定した。
図5に、これらのVpp、Vdcに対する酸化膜厚の測定結果を示す。
図5では、横軸にVpp、縦軸にVdcをとり、各ピーク−ピーク間電圧Vppと、自己バイアス電圧Vdcに対する酸化膜厚を膜厚に応じて複数段階に色分けして示す。
図5において、破線の枠Aで囲んだ部分が、他より酸化膜厚が厚い部分である。ただし、これだと最適なVpp、Vdcの値の範囲が解りにくいので、Vpp及びVdcの値をVmax及びVminの値に変換して考える。
図6に、Vpp及びVdcの値をVmax及びVminの値に変換した結果を示す。すなわち、図6は、Vmaxを5〜50[V]とし、Vminを−27.5〜17.5[V]とした条件でプラズマ酸化を行った時の酸化膜厚の測定データをプロットしたものである。
図6(a)、(b)は、横軸をVmin、縦軸を酸化膜厚として、各Vmaxの値に対するデータを表示したものであり、図6(c)は、横軸をVmaxとして縦軸を酸化膜厚としたものである。また、図6(a)は、Vmaxを5から50まで2.5刻みでとった測定データをすべてプロットしているのに対して、図6(b)は、Vmaxの値が11.5から30の間のデータのみを表示したものである。
図6(a)及び(b)からは、厚い酸化膜厚を得るのに最適なVminの値は見出せない。これに対して、図6(c)からは、Vmaxが10〜30[V]の範囲で酸化膜厚のピークが得られていることがわかる。
ここで、プラズマ酸化の酸化膜厚のピークは、プラズマポテンシャルVp以上の時であり、Vp<Vmax<Vp+30[V]である、ということができる。
VmaxがVp以上ということは、正のバイアスが印加されている条件であり、負イオンを基板16に照射していることを示している。また、VmaxがVp+30[V]以上になると酸化膜厚は、低い値を示しているが、これは酸素イオンによる逆スパッタが発生していることや、基板周辺部でプラズマが点火しているため、プラズマ酸化の酸化レートが低下したこと等によると推測される。
従って、基板温度が400[℃]の場合、VmaxがVp<Vmax<Vp+30[V]を満たすように制御することが好ましい。
また、図7に、基板温度200[℃]、誘電体窓22からの距離200[mm]、ガス圧力50mTorrという条件で、基板バイアス電位を、高周波の出力と直流電源の出力を調整し、Vppを15〜50[V]、Vdcを0〜25[V]とし、プラズマ酸化を行い、酸化膜厚を測定した結果を示す。
図7は、横軸にVpp、縦軸にVdcをとり、図5と同様に各Vppと、Vdcに対する酸化膜厚を膜厚に応じて複数段階に色分けして示したものである。図7において、破線の枠Bで囲んだ部分が、他より酸化膜厚が厚い部分である。
また、図8に、Vpp及びVdcの値をVmax及びVminの値に変換した結果を示す。すなわち、図8は、Vmaxを5〜50[V]とし、Vminを−27.5〜17.5[V]とした条件でプラズマ酸化を行った時の酸化膜厚の測定データをプロットしたものである。
図8(a)、(b)は、横軸をVmax、縦軸を酸化膜厚として、各Vminの値に対するデータを表示したものであり、図8(c)は、横軸をVminとして縦軸を酸化膜厚としたものである。また、図8(a)は、Vminを−27.5から17.5まで2.5刻みでとった測定データをすべてプロットしているのに対して、図8(b)は、Vminの値が5以下のもののみを表示したものである。
図8(a)及び(b)から、基板温度200[℃]の場合にも、上と同様に、プラズマ酸化の酸化膜厚のピークは、VmaxがプラズマポテンシャルVp以上の時であり、Vp<Vmax<Vp+30[V]である、ということができる。
また、横軸をVminとして示した図8(c)から、VminがVp以下(11.5[V]以下)から酸化膜厚が厚くなっていることがわかる。さらに、5[V]以下の時に酸化膜厚が厚くなっている。これは、プラズマ酸化の温度が低いため、ある程度のイオンエネルギーがある程度必要であることを示している。
このように基板温度を200[℃]とした場合には、Vmaxは、Vp<Vmax<Vp+30[V]であれば良く、Vmin<Vp<Vmaxとなる条件が良い。また更には、Vmax<Vp+30[V]かつVmin<Vp−5[V]であれば良い。
以上詳細に説明したように、本実施形態によれば、Vpp及びvdcを独立に制御可能とし、印加する基板バイアス電位が、Vmin<Vp<Vmaxを満たし、さらには、Vmax<Vp+30[V]、かつVmin<Vp−5[V]を満たすようにしたため、低温での酸化が可能となり、酸化レートの向上が可能となった。また、バイアス周波数が略2MHzとなるようにしたため、高速で酸化することが可能となり、しかも低ダメージで厚膜酸化が可能となった。
以上、本発明のプラズマ酸化方法及びプラズマ酸化装置について詳細に説明したが、本発明は、以上の例には限定されず、本発明の要旨を逸脱しない範囲において、各種の改良や変形を行ってもよいのはもちろんである。
10…プラズマ酸化装置、11…排気部、12…真空チャンバー、14…プロセスガス導入部、16…基板、18…ステージ、20…温調部、22…誘電体窓、24…マイクロ波導入部、50…マッチングボックス、52…高周波電源、54…直流電源、56…トランス、57…コア、58…抵抗器

Claims (12)

  1. 酸素を含むプロセスガスで酸素含有プラズマを生成し、
    ステージ上に設置された基板に対してバイアス電圧を印加し、
    前記基板のバイアス電位の最大値Vmax及び最小値Vminが、プラズマ電位Vpに対して、
    Vmin<Vp<Vmax
    を満たし、かつ、
    前記基板のバイアス電位の最大値Vmaxが、プラズマ電位Vpと
    Vmax<Vp+30[V]
    の関係を満たすように前記バイアス電位を制御することにより、前記酸素含有プラズマ中の正イオンと負イオンとを前記基板に照射して、前記基板をプラズマ酸化することを特徴とするプラズマ酸化方法。
  2. 前記基板の温度が200℃以下の時は、前記基板のバイアス電位の最小値Vminが、プラズマ電位Vpと
    Vmin<Vp−5[V]
    の関係を満たすことを特徴とする請求項1に記載のプラズマ酸化方法。
  3. 酸素を含むプロセスガスで酸素含有プラズマを生成し、
    ステージ上に設置された基板に対してバイアス電圧を印加し、
    前記基板のバイアス電位の最大値Vmax及び最小値Vminが、プラズマ電位Vpに対して、
    Vmin<Vp<Vmax
    を満たし、かつ、
    前記基板の温度が200℃以下の時は、前記基板のバイアス電位の最小値Vminが、プラズマ電位Vpと
    Vmin<Vp−5[V]
    の関係を満たすように前記バイアス電位を制御することにより、前記酸素含有プラズマ中の正イオンと負イオンとを前記基板に照射して、前記基板をプラズマ酸化することを特徴とするプラズマ酸化方法。
  4. 前記基板に対して印加されるバイアス電圧は、前記ステージに対して設置された高周波印加手段によって制御されることを特徴とする請求項1〜3のいずれかに記載のプラズマ酸化方法。
  5. 前記高周波印加手段は、トランス結合方式で高周波電圧及び直流電圧を印加することを特徴とする請求項に記載のプラズマ酸化方法。
  6. 前記基板をプラズマ酸化する際の浮遊電位が0[V]以上である領域に前記ステージを位置させることを特徴とする請求項1〜のいずれかに記載のプラズマ酸化方法。
  7. 前記プラズマ酸化によって酸化される基板は、シリコンまたはアルミニウムであることを特徴とする請求項1〜6のいずれかに記載のプラズマ酸化方法。
  8. 酸素含有プラズマを生成するプラズマ生成部と、
    基板を設置するステージと、
    前記ステージ上の基板に対してバイアス電圧を印加する高周波印加手段と、
    を備え、前記基板にバイアス電圧を印加した状態で、前記基板をプラズマ酸化するプラズマ酸化装置であって、
    前記基板に印加するバイアス電位の最大値Vmax及び最小値Vminが、プラズマ電位Vpに対して、
    Vmin<Vp<Vmax
    を満たし、かつ、
    前記基板のバイアス電位の最大値Vmaxが、プラズマ電位Vpと
    Vmax<Vp+30[V]
    の関係を満たすように前記バイアス電位を制御することにより、前記酸素含有プラズマ中の正イオンと負イオンとを前記基板に照射して、前記基板をプラズマ酸化することを特徴とするプラズマ酸化装置。
  9. 前記基板の温度が200℃以下の時は、前記基板のバイアス電位の最小値Vminが、
    プラズマ電位Vpと
    Vmin<Vp−5[V]
    の関係を満たすことを特徴とする請求項8に記載のプラズマ酸化装置。
  10. 酸素含有プラズマを生成するプラズマ生成部と、
    基板を設置するステージと、
    前記ステージ上の基板に対してバイアス電圧を印加する高周波印加手段と、
    を備え、前記基板にバイアス電圧を印加した状態で、前記基板をプラズマ酸化するプラズマ酸化装置であって、
    前記基板に印加するバイアス電位の最大値Vmax及び最小値Vminが、プラズマ電位Vpに対して、
    Vmin<Vp<Vmax
    を満たし、かつ、
    前記基板の温度が200℃以下の時は、前記基板のバイアス電位の最小値Vminが、
    プラズマ電位Vpと
    Vmin<Vp−5[V]
    の関係を満たすように前記バイアス電位を制御することにより、前記酸素含有プラズマ中の正イオンと負イオンとを前記基板に照射して、前記基板をプラズマ酸化することを特徴とするプラズマ酸化装置。
  11. 前記高周波印加手段は、トランス結合方式で高周波電圧及び直流電圧を印加することを特徴とする請求項8〜10のいずれかに記載のプラズマ酸化装置。
  12. 前記基板をプラズマ酸化する際の浮遊電位が0[V]以上である領域に前記ステージを位置させることを特徴とする請求項8〜11のいずれかに記載のプラズマ酸化装置。
JP2010092291A 2010-04-13 2010-04-13 プラズマ酸化方法及びプラズマ酸化装置 Expired - Fee Related JP5388306B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010092291A JP5388306B2 (ja) 2010-04-13 2010-04-13 プラズマ酸化方法及びプラズマ酸化装置
US13/085,215 US8404602B2 (en) 2010-04-13 2011-04-12 Plasma oxidation method and plasma oxidation apparatus
CN201110092993.6A CN102222613B (zh) 2010-04-13 2011-04-13 等离子体氧化方法和等离子体氧化设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010092291A JP5388306B2 (ja) 2010-04-13 2010-04-13 プラズマ酸化方法及びプラズマ酸化装置

Publications (2)

Publication Number Publication Date
JP2011222860A JP2011222860A (ja) 2011-11-04
JP5388306B2 true JP5388306B2 (ja) 2014-01-15

Family

ID=44761232

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010092291A Expired - Fee Related JP5388306B2 (ja) 2010-04-13 2010-04-13 プラズマ酸化方法及びプラズマ酸化装置

Country Status (3)

Country Link
US (1) US8404602B2 (ja)
JP (1) JP5388306B2 (ja)
CN (1) CN102222613B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5486383B2 (ja) * 2010-04-13 2014-05-07 富士フイルム株式会社 ドライエッチング方法及び装置
JP6344639B2 (ja) * 2011-05-09 2018-06-20 学校法人トヨタ学園 窒化処理方法及び窒化処理装置
JP6257071B2 (ja) * 2012-09-12 2018-01-10 株式会社日立国際電気 基板処理装置及び半導体装置の製造方法
CN103681192B (zh) * 2012-09-17 2017-10-13 北京北方华创微电子装备有限公司 一种等离子体刻蚀方法及硅浅沟槽隔离方法
JP7313929B2 (ja) * 2019-06-26 2023-07-25 住友重機械工業株式会社 負イオン照射装置
JP7349910B2 (ja) * 2019-12-27 2023-09-25 住友重機械工業株式会社 負イオン生成装置、及び負イオン生成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160112A (ja) * 1991-12-03 1993-06-25 Toyota Central Res & Dev Lab Inc プラズマ処理装置及びプラズマ処理方法
JPH08203869A (ja) * 1995-01-24 1996-08-09 Yasuhiro Horiike プラズマ処理方法及びその装置
JP3345636B2 (ja) 1997-10-15 2002-11-18 独立行政法人物質・材料研究機構 極薄シリコン酸化膜の生成方法
JPH11224796A (ja) * 1998-02-05 1999-08-17 Matsushita Electron Corp プラズマ処理装置及びプラズマ処理方法
JP2002033381A (ja) * 2000-07-19 2002-01-31 Mitsubishi Electric Corp 素子分離絶縁膜の形成方法及び、半導体装置の製造方法
JP2002280369A (ja) * 2001-03-19 2002-09-27 Canon Sales Co Inc シリコン基板の酸化膜形成装置及び酸化膜形成方法
TWI243422B (en) 2002-03-26 2005-11-11 Hitachi Int Electric Inc Semiconductor device producing method and semiconductor producing device
TWI237313B (en) 2002-04-03 2005-08-01 Hitachi Int Electric Inc Method for manufacturing semiconductor device
JP2004047950A (ja) 2002-04-03 2004-02-12 Hitachi Kokusai Electric Inc 半導体装置の製造方法および半導体製造装置
JP4643168B2 (ja) 2004-03-31 2011-03-02 株式会社東芝 シリコン基板の酸化処理方法
JP5209482B2 (ja) * 2007-02-09 2013-06-12 キヤノンアネルバ株式会社 酸化処理方法
JP5199595B2 (ja) * 2007-03-27 2013-05-15 東京エレクトロン株式会社 プラズマ処理装置及びそのクリーニング方法
JP5227734B2 (ja) * 2008-10-15 2013-07-03 ジョージア テック リサーチ コーポレーション 基板の低エネルギー電子促進エッチング及びクリーニング方法及び装置

Also Published As

Publication number Publication date
US8404602B2 (en) 2013-03-26
JP2011222860A (ja) 2011-11-04
CN102222613A (zh) 2011-10-19
CN102222613B (zh) 2015-07-15
US20110250763A1 (en) 2011-10-13

Similar Documents

Publication Publication Date Title
WO2019244734A1 (ja) 制御方法及びプラズマ処理装置
JP5388306B2 (ja) プラズマ酸化方法及びプラズマ酸化装置
US20210327681A1 (en) Control method and plasma processing apparatus
KR102038617B1 (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
TWI552223B (zh) 電漿處理裝置
KR102265228B1 (ko) 플라즈마 처리 장치
JP4773079B2 (ja) プラズマ処理装置の制御方法
JPWO2008026531A1 (ja) プラズマ酸化処理方法
CN110462798A (zh) 在感应耦合等离子体处理室内以低偏压产生近衬底补充等离子体密度
KR20150051879A (ko) 플라즈마 처리 장치
KR19990072585A (ko) 반도체소자의표면처리방법및장치
JP6997642B2 (ja) プラズマ処理装置およびプラズマ処理方法
KR20010087195A (ko) 플라즈마처리장치 및 플라즈마 처리방법
JP2009545890A (ja) Rf変調によって弾道電子ビームの均一性を制御する方法及びシステム
JP5802454B2 (ja) プラズマ処理方法
TW201715562A (zh) 電漿處理裝置及電漿處理方法
JP5089121B2 (ja) シリコン酸化膜の形成方法およびプラズマ処理装置
JP2957403B2 (ja) プラズマエッチング方法とその装置
CN103928285A (zh) 等离子体处理方法和等离子体处理装置
JP2016119344A (ja) プラズマ処理方法
JP2008027816A (ja) プラズマ処理装置及びプラズマ処理方法
KR20190100313A (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 컴퓨터 프로그램
US20120252226A1 (en) Plasma processing method
KR102498944B1 (ko) 유기 재료들의 자가 제한 에칭을 수행하기 위한 프로세스
JP7374023B2 (ja) 検査方法及びプラズマ処理装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130531

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131002

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131004

R150 Certificate of patent or registration of utility model

Ref document number: 5388306

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees