JP5387255B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5387255B2
JP5387255B2 JP2009211603A JP2009211603A JP5387255B2 JP 5387255 B2 JP5387255 B2 JP 5387255B2 JP 2009211603 A JP2009211603 A JP 2009211603A JP 2009211603 A JP2009211603 A JP 2009211603A JP 5387255 B2 JP5387255 B2 JP 5387255B2
Authority
JP
Japan
Prior art keywords
substrate
heat
hole
semiconductor device
lsi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009211603A
Other languages
English (en)
Other versions
JP2011061131A (ja
Inventor
真也 平田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2009211603A priority Critical patent/JP5387255B2/ja
Publication of JP2011061131A publication Critical patent/JP2011061131A/ja
Application granted granted Critical
Publication of JP5387255B2 publication Critical patent/JP5387255B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors

Description

本発明は、半導体チップを基板に実装させた半導体装置に関する。
従来、高速動作が必要とされる半導体チップを搭載した半導体装置では、半導体チップを効率的に冷却するために様々な構成が検討されている。
例えば、特許文献1に記載の半導体装置に備えられたプリント板放熱装置は、LSI(半導体チップ)の上部に接着された第1の放熱フィンと、プリント板(基板)内部に設けられた内層パターンと、内層パターンに伝達された熱を放熱する第2の放熱フィンとを備えている。また、このプリント板内には、プリント板を板厚方向に貫通する放熱ビア(ビア)が形成され、半導体チップが発した熱を第2の放熱フィンに伝達している。
このように構成されたプリント板放熱装置を備えることで、放熱効率を上げ、低コスト・低騒音を実現することができるとされる。
また、他の構成として、特許文献2に記載の半導体パッケージ(半導体装置)に備えられた放熱部材は、光機能素子(半導体チップ)からの熱を外部に放散させるためのものである。この放熱部材は、光機能素子からの熱を基板の背面から放散させるための第1の放熱経路(ビア)と、基板から露出し第1の放熱経路の終端に取り付けられた放熱手段と、ウィンドウリッドで発生した熱を基板の背面から放散させるための第2の放熱経路と、基板から露出し第2の放熱経路の終端に取り付けられた放熱手段とを有している。
この放熱部材によれば、光機能素子及びウィンドウリッドに与えられた熱を半導体パッケージの外側に効果的に放散することができるという。
基板には、一般的に、その表面又は内部に信号を伝送するための導体層が形成されていて、半導体チップと導体層は、基板を貫通するように設けられたビア等により電気的に接続されている。また、このビアは、熱伝導率が大きい銅等で形成されている。
近年は、半導体装置の高性能化にともない、ビアにより伝送される信号が反射したり減衰したりするのを防止するため、信号の伝送に一部のみしか用いられていないビアに公知のバックドリル工法が施されるようになってきている。このバックドリル工法とは、基板において、信号の伝送に用いられていないビアの一部が配置された面側から、ビアの当該一部をドリル等を用いて削り取る工法のことである。
基板において、ビアが削り取られずに残った面側では、半導体チップからビアに伝導された熱が放熱される。
一般的に、信号の伝送レートが3Gbpsを越える基板において、バックドリル工法が有効であると言われている。最新の携帯機器の場合、例えば、12Mピクセルの画素を有する撮像素子を備えたデジタルカメラでは、4.32Gbpsのデータ伝送レートが要求されている等、バックドリル工法が効果的となっている。
特開2008−98556号公報 特開2008−159869号公報
しかしながら、バックドリル工法を施すと、ビアと、基板におけるビアを削り取った側の面とが基板のみにより接続された状態となる。このため、ビアとこの面との間の電熱性能が低下するという問題が生じてしまう。
本発明は、このような問題点に鑑みてなされたものであって、ビアによる信号の反射及び減衰は抑えつつも、基板の両方の面側から効果的に半導体チップの熱を放出することができる半導体装置を提供することを目的とする。
上記課題を解決するために、この発明は以下の手段を提案している。
本発明の半導体装置は、自身の厚さ方向にスルーホールが形成された基板と、前記基板上に固定された半導体チップと、前記スルーホール内において前記基板の一方の面側に設けられ前記半導体チップに電気的に接続された導電性のビアと、前記スルーホール内において前記基板の前記一方の面に対して反対側の他方の面側に設けられ、絶縁性を有するとともに前記基板よりも熱伝導率が大きい放熱部材と、を備え、前記基板は前記ビアと電気的に接続され制御信号を伝送する導体層を有することを特徴としている。
本発明の半導体装置によれば、半導体チップから発せられた熱は、半導体チップに電気的に接続されたビアに伝導され、基板の一方の面側から外部に放熱される。また、半導体チップから発せられた熱は、ビアから基板を通して基板よりも熱伝導率が大きい放熱部材に伝導され、さらに基板の他方の面側から外部に放熱される。このように、半導体チップから発せられた熱を、ビアと放熱部材により基板の両方の面側から効果的に放熱することができる。
そして、スルーホールの他方の面側に設けられている放熱部材は絶縁性を有するので、ビアを通して半導体チップと導体層との間で伝送される信号が、放熱部材を伝送して反射又は減衰するのを防止することができる。
本発明の実施形態の半導体装置の側面の断面図である。 同半導体装置を製造する工程を示す説明図である。 同半導体装置を製造する工程を示す説明図である。 本発明の実施形態の変形例の半導体装置の側面の断面図である。
以下、本発明に係る半導体装置の実施形態を、図1から図4を参照しながら説明する。
図1に示すように、本実施形態の半導体装置1は、自身の厚さ方向に複数のスルーホール2が形成された基板3と、基板3上に実装されたLSI(半導体チップ)4と、スルーホール2内において基板3の一方の面3a側に設けられたビア5a〜5kと、スルーホール2内において基板3の一方の面3aに対して反対側の他方の面3b側に設けられ放熱フィラー(放熱部材)6とを備えている。
基板3は多層基板であって、LSI4等で処理された信号やクロック信号を含む制御信号を伝送する6つの導体層10a〜10fと、セラミック等の絶縁層11とを交互に積層させて構成されている。基板3には、導体層10a〜10f以外にも、不図示の電源配線層やグランド配線層による導体層が設けられているが、これらの導体層はスルーホール2には接続されない。
なお、以下で各ビア5a〜5k、各導体層10a〜10fを区別せずにまとめて示すときには、それぞれを「ビア5」、「導体層10」と表す。
スルーホール2の一方の面3a側の部分である第一の穴部2aは、基板3の所定位置にパンチング等により形成されている。
スルーホール2の他方の面3b側の部分である第二の穴部2bは、後述するように、第一の穴部2aにビアを設けた後で、基板3の所定の厚さをビアとともに削り取るバックドリル工法を施すことにより形成されている。このため、第一の穴部2aの内径よりも第二の穴部2bの内径の方が大きくなっている。
LSI4は、一方の主面に配置された不図示のポートがビア5の一方の面3a側の端部に対向するように配置されている。なお、半導体チップとしては、LSI4に代えてBGA(Ball Grid Array)の素子を用いても良い。
ビア5は、導電性を有する銅等の金属を用いてメッキ等によりにスルーホール2の内周面に形成されている。そして、略円筒状に形成されたビア5の中空部には、樹脂製の封止部材8が充填されている。
なお、ビア5は、本実施形態のように略円筒状に形成しても良いし、中実の円柱状に形成しても良い。
また、封止部材に金属を用いても良い。この場合、封止部材の熱伝導率が大きくなるので、ビア5及び封止部材を全体としてみたときに熱を通り易くする(熱抵抗を低下させる)ことができる。
ビア5の一方の面3a側の端部には導電性のパッド12が設けられていて、基板3の一方の面3a上に配置されている。パッド12は、半田ボール7により前述のビア5と電気的に接続されている。
各ビア5には、導体層10a〜10fの少なくとも1つが電気的に接続されている。例えば、ビア5aには導体層10cが、ビア5bには導体層10aが、ビア5cには導体層10eが、それぞれ紙面より奥側又は紙面より手前側に設けられた不図示の配線パターンにより接続されている。
放熱フィラー6には、絶縁性を有するとともに基板3の絶縁層11よりも熱伝導率が大きい材料が用いられている。放熱フィラー6としては、例えば、エポキシ樹脂系材料、アルミナ系材料、エラストマー、又はシリコーン樹脂系材料を適宜選択して用いることができる。放熱フィラー6は、第二の穴部2b内にすき間なく充填されていることが好ましいが、第二の穴部2b内の内周面だけに設けられる等しても良い。
スルーホール2内で、各放熱フィラー6は、ビア5と互いに接触している。
基板3の他方の面3b側には、放熱フィラー6と接続されたフレーム(放熱体)13が配置されている。本実施形態では、基板3の他方の面3bに放熱フィラー6と同じ材料で形成された放熱補助部材6aを塗布し、放熱フィラー6とフレーム13とが間に放熱補助部材6aを挟んで互いに接続されるように構成されている。このため、基板3の他方の面3bとフレーム13とが接続される面積を、一定以上確保することができる。
次に、以上のように構成された半導体装置1の製造方法について説明する。
まず、作業者は、図2に示すように、導体層10a〜10fと絶縁層11とを交互に積層させて基板3を構成する。そして、基板3の所定の位置にパンチング等で孔を開けてスルーホール22を形成する。
続いて、スルーホール22の内周面の全体にわたり銅を用いたメッキ等によりビア25a〜25kを形成するとともに、各ビア25a〜25kの一方の面3a側の端部に導電性のパッド12をそれぞれ設ける。さらに、ビア25a〜25kの中空部に封止部材8を充填する。
次に、半田ボール7が融点温度以上となる高温環境下で、基板3のパッド12にLSI4のポートが対向するように配置して、半田ボール7でパッド12とLSI4のポートとを接続して、基板3にLSI4を実装する。
続いて、図3に示すように、作業者は、バックドリル工法により、各スルーホール22に基板3の他方の面3b側からドリル等で穴を開けて、第二の穴部2bを形成する。
次に、図1に示すように、各スルーホール2の第二の穴部2bに放熱フィラー6を充填すると、放熱フィラー6が各第二の穴部2bの形状に形成される。そして、基板3の他方の面3bに放熱補助部材6aを塗布し、基板3の他方の面3bとの間に放熱補助部材6aを挟むようにフレーム13を取り付ける。
以上により、半導体装置1が完成する。
ここで、図2に示すバックドリル工法を施す前の状態において、基板3の厚さをL、ビア25a〜25kの熱伝導率をλ、スルーホール22の自身の軸線に直交する平面での断面積をAとする。このとき、ビア25a〜25kの全体の熱抵抗Rは、次式のようになる。
R=Σ(L/(λ×A)) ‥(1)
(上記の(1)式の右辺は、(L/(λ×A))の値をビア25a〜25kの数だけ足し合わせた値を意味する。)
また、LSI4の発熱量をQとすると、ビア25a〜25kの他方の面3b側の端部の温度に対する一方の面3a側の端部の温度の温度勾配ΔTは、次式のようになる。
ΔT=Q×R ‥(2)
(2)式から、温度勾配ΔTを抑えて放熱効率を上げるには、ビア25a〜25kに熱伝導率λの大きい材料を用いることが有効であることが分かる。
バックドリル工法を施す前には、スルーホール22の内周面の全体にわたり、銅等の熱伝導率の大きな材料で形成されたビア25a〜25kを形成することができるので、基板3の他方の面3b側の放熱効率が優れている。
しかし、バックドリル工法を施すと、ビア25a〜25kのうち、各スルーホール2の第二の穴部2b内に設けられていた部分が除去されることになる。本実施形態の半導体装置1は、スルーホール2の第二の穴部2b内に基板3の絶縁層11よりも熱伝導率が大きい放熱フィラー6が充填されているので、基板3の他方の面3b側からLSI4の熱を効果的に放出することができる。
以上説明したように、本実施形態の半導体装置1によれば、LSI4から発せられた熱は、LSI4に半田ボール7を通して電気的に接続されたビア5に伝導され、基板3の一方の面3a側から外部に放熱される。また、LSI4から発せられた熱は、ビア5から基板3を通して絶縁層11よりも熱伝導率が大きい放熱フィラー6に伝導され、さらに基板3の他方の面3b側から外部に放熱される。このように、LSI4から発せられた熱を、ビア5と放熱フィラー6により基板3の両方の面側から効果的に放熱することができる。
そして、スルーホール2の他方の面3b側に設けられている放熱フィラー6は絶縁性を有するので、ビア5を通してLSI4と導体層10との間で伝送される信号が、放熱フィラー6を伝送して反射又は減衰するのを防止することができる。
また、ビア5と放熱フィラー6とは、スルーホール2内で互いに接触している。このため、LSI4から発せられビア5に伝導された熱が、放熱フィラー6よりも熱伝導率の小さい基板3の絶縁層11を通ることなく放熱フィラー6に直接伝導するので、半導体装置1の放熱効率を上げることができる。
そして、基板3の他方の面3b側には、放熱フィラー6と接続されたフレーム13が配置されているので、放熱フィラー6によりフレーム13に伝導された熱を、他方の面3b側から外部に効果的に放熱することができる。
スルーホール2は、第一の穴部2aの内径よりも第二の穴部2bの内径の方が大きくなるように形成されているので、放熱経路をより広く確保することができる。このとき、(1)式及び(2)式におけるスルーホール22の断面積Aが増加するので、基板3の他方の面3b側からより効果的に放熱することができる。
また、ビア5の数が多くなるほど、放熱がより効果的になる。
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の構成の変更等も含まれる。
例えば、上記実施形態では、放熱体としてフレーム13を備えたが、これに代えて図4に示す半導体装置31ようにヒートシンク32を備えてもよい。このように構成することで、放熱フィラー6によりヒートシンク32に伝導された熱を、外部により効果的に放熱することができる。
このとき、LSI4の基板3に対して反対側の面にヒートシンク33を備えても良い。上記実施形態の半導体装置1がコンピュータ基板用であっても、この変形例のように、局所的に冷却するための補助手段としてのヒートシンク33を備えることで、好適に用いることができる。
また、上記実施形態では、LSI4のポートが、ビア5のパッド12に対向するように配置して、基板3の一方の面3a側にLSI4を実装した。しかし、LSI4はビア5のパッド12に対向するように配置する必要はなく、一方の面3a上においてLSI4をパッド12とは位置をずらして実装し、LSI4のポートとビア5とを基板3の内部に設けられた導体層等で電気的に接続しても良い。
また、上記実施形態では、放熱体としてフレーム13を用いたが、半導体装置を保持するスティフナー等を用いても良い。
そして、上記実施形態では、スルーホール2内においてビア5と放熱フィラー6とは互いに接触しているとした。ただし、両者が離間している場合であっても基板3を通してビア5から放熱フィラー6に熱を伝導することができるので、ビア5と放熱フィラー6とは離間していても良い。
また、上記実施形態では、LSI4のポートとビア5のパッド12とを半田ボール7により電気的に接続した。しかし、LSI4のポートとパッド12とを直接接触させることで、互いを電気的に接続させても良い。
1、31 半導体装置
2 スルーホール
3 基板
3a 一方の面
3b 他方の面
4 LSI(半導体チップ)
5、5a〜5f、25a〜25f ビア
6 放熱フィラー(放熱部材)
10、10a〜10f 導体層
13 フレーム(放熱体)
32 ヒートシンク(放熱体)

Claims (4)

  1. 自身の厚さ方向にスルーホールが形成された基板と、
    前記基板上に固定された半導体チップと、
    前記スルーホール内において前記基板の一方の面側に設けられ前記半導体チップに電気的に接続された導電性のビアと、
    前記スルーホール内において前記基板の前記一方の面に対して反対側の他方の面側に設けられ、絶縁性を有するとともに前記基板よりも熱伝導率が大きい放熱部材と、
    を備え、
    前記基板は前記ビアと電気的に接続され制御信号を伝送する導体層を有することを特徴とする半導体装置。
  2. 前記ビアと前記放熱部材とは、前記スルーホール内で互いに接触していることを特徴とする請求項1に記載の半導体装置。
  3. 前記基板の前記他方の面側には、前記放熱部材と接続された放熱体が配置されていることを特徴とする請求項1又は請求項2に記載の半導体装置。
  4. 前記放熱体はヒートシンクであることを特徴とする請求項1から請求項3のいずれかに記載の半導体装置。
JP2009211603A 2009-09-14 2009-09-14 半導体装置 Expired - Fee Related JP5387255B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009211603A JP5387255B2 (ja) 2009-09-14 2009-09-14 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009211603A JP5387255B2 (ja) 2009-09-14 2009-09-14 半導体装置

Publications (2)

Publication Number Publication Date
JP2011061131A JP2011061131A (ja) 2011-03-24
JP5387255B2 true JP5387255B2 (ja) 2014-01-15

Family

ID=43948380

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009211603A Expired - Fee Related JP5387255B2 (ja) 2009-09-14 2009-09-14 半導体装置

Country Status (1)

Country Link
JP (1) JP5387255B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5884611B2 (ja) * 2012-04-10 2016-03-15 株式会社デンソー 電子装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2958380B2 (ja) * 1990-03-12 1999-10-06 株式会社日立製作所 半導体装置
JP3603354B2 (ja) * 1994-11-21 2004-12-22 株式会社デンソー 混成集積回路装置
JP2001015869A (ja) * 1999-06-30 2001-01-19 Kyocera Corp 配線基板
CN101547562A (zh) * 2003-09-19 2009-09-30 通道系统集团公司 闭合反钻系统
JP2006179551A (ja) * 2004-12-21 2006-07-06 Nec Corp 配線構造および配線構造の製造方法
JP4561697B2 (ja) * 2006-06-09 2010-10-13 新神戸電機株式会社 積層回路基板
JP4915519B2 (ja) * 2007-03-16 2012-04-11 富士通株式会社 多層配線基板構造

Also Published As

Publication number Publication date
JP2011061131A (ja) 2011-03-24

Similar Documents

Publication Publication Date Title
JP4688526B2 (ja) 半導体装置及びその製造方法
TWI437949B (zh) A wiring board provided with an electronic component, and a heat dissipation method of a wiring board provided with an electronic component
TWI505755B (zh) 封裝載板及其製作方法
JP4086068B2 (ja) 半導体装置
JPWO2016080333A1 (ja) モジュール
EP2894950B1 (en) Embedded heat slug to enhance substrate thermal conductivity
JP6286477B2 (ja) パッケージキャリアおよびその製造方法
KR20090071386A (ko) 전자 장치
US10952310B2 (en) High-frequency module
JP2010080572A (ja) 電子装置
WO2018168591A1 (ja) モジュール
JP6917287B2 (ja) 電子制御装置
US20150201484A1 (en) Wiring Substrate
JP2015092524A (ja) 電子部品の放熱構造
JP5387255B2 (ja) 半導体装置
JP5115200B2 (ja) 電子素子、それを有するパッケージ及び電子装置
US20150053462A1 (en) Wiring board structure
JP2011119481A (ja) 半導体装置および半導体装置の製造方法
KR102194720B1 (ko) 방열 구조체를 포함하는 회로기판
JP2021022615A (ja) プリント配線板
TWI702887B (zh) 軟性線路板結構
JP6686467B2 (ja) 電子部品放熱構造
CN105938821A (zh) 热增强的散热器
JP2010073943A (ja) 電子回路装置
JP6587796B2 (ja) 回路モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120806

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130313

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130821

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130910

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130923

R150 Certificate of patent or registration of utility model

Ref document number: 5387255

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees