JP5383106B2 - 電源回路 - Google Patents
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また、第1の電圧を昇圧して昇圧電圧を生成する昇圧回路と、第2の電圧の振幅を有する第1の2値信号を、前記昇圧電圧である第3の電圧の振幅を有する第2の2値信号にレベルシフトし、前記昇圧回路に昇圧動作をさせるための制御信号として出力する第1のレベルシフト回路と、前記第1の2値信号を出力し、前記第1のレベルシフト回路を介して前記昇圧回路の昇圧動作を制御する昇圧制御回路と、ドレインに前記第2の電圧が印加される第1のNMOSFETと、ソースが前記第1のNMOSFETのソースに接続され、ドレインに前記第3の電圧が印加される第2のNMOSFETと、前記第2の電圧の振幅を有し、前記第1のNMOSFETのゲートに入力される第3の2値信号を出力するMOSFET制御回路と、前記第3の2値信号を、前記第3の電圧の振幅を有する第4の2値信号にレベルシフトし、前記第2のNMOSFETのゲートに入力する第2のレベルシフト回路と、を有し、前記MOSFET制御回路は、前記第3の電圧が前記第2の電圧以下の所定の電圧より低い場合には、ハイ・レベルの前記第3の2値信号を出力して、前記第1のNMOSFETをオンし、前記昇圧回路が昇圧動作を開始した場合には、ロー・レベルの前記第3の2値信号を出力して、前記第2の電圧が前記第3の電圧より高いときには、前記第1のNMOSFETをオフし、前記第2の電圧が前記第3の電圧より低いときには、前記第2のNMOSFETをオフすることを特徴とする電源回路としてもよい。
以下、図1を参照して、本発明の第1の実施形態における電源回路の構成について説明する。
図1に示すように、本実施形態における電源回路は、昇圧制御回路10、レベルシフト回路20、80、昇圧回路30、コンデンサ41ないし44、電圧検出回路60、MOSFET制御回路70a、およびPMOSFET(P-channel MOSFET:PチャネルMOSFET)91、92を含んで構成されている。
まず、昇圧回路30が昇圧動作をしている場合の動作について説明する。この場合、レベルシフト回路20の電源電圧として基準電圧Vref以上の昇圧電圧LV4が供給されており、レベルシフト回路20は、昇圧回路30の昇圧動作を正常に制御することのできる昇圧制御信号を出力している。なお、昇圧回路30の動作については、一例として図4に示した最大の昇圧電圧LV4を生成する昇圧回路(チャージポンプ回路)の動作について説明し、昇圧電圧LV1ないしLV3を生成する昇圧回路の動作についての詳細な説明は省略するものとする。
以下、図8を参照して、本発明の第2の実施形態における電源回路の構成について説明する。
図8に示されている電源回路は、第1実施形態のMOSFET制御回路70aがMOSFET制御回路70bとなっており、第1実施形態のPMOSFET91および92がそれぞれNMOSFET93および94となっている以外は、第1実施形態の電源回路と同様の構成となっている。なお、図8においては、第1実施形態の電源回路と同様の他の構成は、一部を省略するものとする。
まず、昇圧回路30が昇圧動作をしている場合の動作について説明する。
第1実施形態の電源回路と同様に、電圧検出回路60の出力信号は、ハイ・レベルとなる。また、電圧検出回路60のハイ・レベルの出力信号によって、MOSFET制御回路70bのOR回路71の出力信号がハイ・レベルとなり、RS型フリップフロップ72がリセットされるため、MOSFET制御回路70bの出力信号は、ハイ・レベルとなる。なお、MOSFET制御回路70bの出力信号は、電源回路をリセットするためのハイ・レベルのReset信号が入力された場合、および、昇圧制御回路10がRS型フリップフロップ72をリセットするように制御する場合も、ハイ・レベルとなる。
20 レベルシフト回路
21 インバータ(反転回路)
22、23 NMOSFET(NチャネルMOSFET)
24、25 PMOSFET(PチャネルMOSFET)
30 昇圧回路
31、32、33、34 PMOSFET(PチャネルMOSFET)
35、36、37 コンデンサ
41、42、43、44 コンデンサ
51、52 ダイオード
60 電圧検出回路
61 PMOSFET(PチャネルMOSFET)
62 抵抗
70a、70b MOSFET制御回路
71 OR回路(論理和回路)
72 RS型フリップフロップ
80 レベルシフト回路
91、92 PMOSFET(PチャネルMOSFET)
93、94 NMOSFET(NチャネルMOSFET)
Claims (3)
- 第1の電圧を昇圧して昇圧電圧を生成する昇圧回路と、
第2の電圧の振幅を有する第1の2値信号を、前記昇圧電圧である第3の電圧の振幅を有する第2の2値信号にレベルシフトし、前記昇圧回路に昇圧動作をさせるための制御信号として出力する第1のレベルシフト回路と、
前記第1の2値信号を出力し、前記第1のレベルシフト回路を介して前記昇圧回路の昇圧動作を制御する昇圧制御回路と、
ソースに前記第2の電圧が印加される第1のPMOSFETと、
ドレインが前記第1のPMOSFETのドレインに接続され、ソースに前記第3の電圧が印加される第2のPMOSFETと、
前記第2の電圧の振幅を有し、前記第1のPMOSFETのゲートに入力される第3の2値信号を出力するMOSFET制御回路と、
前記第3の2値信号を、前記第3の電圧の振幅を有する第4の2値信号にレベルシフトし、前記第2のPMOSFETのゲートに入力する第2のレベルシフト回路と、
を有し、
前記MOSFET制御回路は、
前記第3の電圧が前記第2の電圧以下の所定の電圧より低い場合には、ロー・レベルの前記第3の2値信号を出力して、前記第1のPMOSFETをオンし、
前記昇圧回路が昇圧動作を開始した場合には、ハイ・レベルの前記第3の2値信号を出力して、
前記第2の電圧が前記第3の電圧より高いときには、前記第1のPMOSFETをオフし、
前記第2の電圧が前記第3の電圧より低いときには、前記第2のPMOSFETをオフすることを特徴とする電源回路。 - 第1の電圧を昇圧して昇圧電圧を生成する昇圧回路と、
第2の電圧の振幅を有する第1の2値信号を、前記昇圧電圧である第3の電圧の振幅を有する第2の2値信号にレベルシフトし、前記昇圧回路に昇圧動作をさせるための制御信号として出力する第1のレベルシフト回路と、
前記第1の2値信号を出力し、前記第1のレベルシフト回路を介して前記昇圧回路の昇圧動作を制御する昇圧制御回路と、
ドレインに前記第2の電圧が印加される第1のNMOSFETと、
ソースが前記第1のNMOSFETのソースに接続され、ドレインに前記第3の電圧が印加される第2のNMOSFETと、
前記第2の電圧の振幅を有し、前記第1のNMOSFETのゲートに入力される第3の2値信号を出力するMOSFET制御回路と、
前記第3の2値信号を、前記第3の電圧の振幅を有する第4の2値信号にレベルシフトし、前記第2のNMOSFETのゲートに入力する第2のレベルシフト回路と、
を有し、
前記MOSFET制御回路は、
前記第3の電圧が前記第2の電圧以下の所定の電圧より低い場合には、ハイ・レベルの前記第3の2値信号を出力して、前記第1のNMOSFETをオンし、
前記昇圧回路が昇圧動作を開始した場合には、ロー・レベルの前記第3の2値信号を出力して、
前記第2の電圧が前記第3の電圧より高いときには、前記第1のNMOSFETをオフし、
前記第2の電圧が前記第3の電圧より低いときには、前記第2のNMOSFETをオフすることを特徴とする電源回路。 - 前記昇圧回路は、前記第1の電圧を昇圧して複数の昇圧電圧を生成し、
前記第3の電圧は、前記複数の昇圧電圧のうち最大の電圧であることを特徴とする請求項1または請求項2に記載の電源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008174693A JP5383106B2 (ja) | 2008-07-03 | 2008-07-03 | 電源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2010016983A JP2010016983A (ja) | 2010-01-21 |
JP5383106B2 true JP5383106B2 (ja) | 2014-01-08 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP5383106B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3548161B2 (ja) * | 2001-02-01 | 2004-07-28 | 三洋電機株式会社 | チャージポンプ回路 |
JP3972916B2 (ja) * | 2004-04-08 | 2007-09-05 | セイコーエプソン株式会社 | 昇圧回路及び半導体集積回路 |
JP5260142B2 (ja) * | 2007-10-22 | 2013-08-14 | ローム株式会社 | チャージポンプ回路ならびにそれを利用した過電圧保護回路および電子機器 |
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