JP5380754B2 - 窒化物半導体自立基板の製造方法および窒化物半導体デバイスの製造方法 - Google Patents

窒化物半導体自立基板の製造方法および窒化物半導体デバイスの製造方法 Download PDF

Info

Publication number
JP5380754B2
JP5380754B2 JP2010028434A JP2010028434A JP5380754B2 JP 5380754 B2 JP5380754 B2 JP 5380754B2 JP 2010028434 A JP2010028434 A JP 2010028434A JP 2010028434 A JP2010028434 A JP 2010028434A JP 5380754 B2 JP5380754 B2 JP 5380754B2
Authority
JP
Japan
Prior art keywords
nitride semiconductor
crystal
impurity concentration
free
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010028434A
Other languages
English (en)
Other versions
JP2011162407A (ja
Inventor
序章 藤倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Metals Ltd
Original Assignee
Hitachi Metals Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Metals Ltd filed Critical Hitachi Metals Ltd
Priority to JP2010028434A priority Critical patent/JP5380754B2/ja
Priority to US12/870,332 priority patent/US8237245B2/en
Priority to CN201010547424.1A priority patent/CN102154704B/zh
Publication of JP2011162407A publication Critical patent/JP2011162407A/ja
Application granted granted Critical
Publication of JP5380754B2 publication Critical patent/JP5380754B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H01L21/0265—Pendeoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/343—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/34333—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser with a well layer based on Ga(In)N or Ga(In)P, e.g. blue laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/305—Structure or shape of the active region; Materials used for the active region characterised by the doping materials used in the laser structure

Description

本発明は、窒化物半導体結晶、窒化物半導体自立基板の製造方法および窒化物半導体デバイスに関し、更に詳しくは、複数枚の窒化物半導体自立基板を取得可能な窒化物半導体結晶、窒化物半導体結晶から窒化物半導体自立基板を製造する窒化物半導体自立基板の製造方法、および窒化物半導体自立基板を用いて作製される窒化物半導体デバイスに関する。
窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）等に代表される窒化物半導体は、紫外から緑色までの波長領域をカバーする発光デバイス材料として、また、高温動作、高出力動作の電子デバイス材料としても注目されている。
窒化物半導体以外の従来の半導体は、ほとんどの場合、当該半導体と同種の単結晶からなる自立基板を準備し、その上に各種の結晶成長法によりデバイス構造を形成することで様々なデバイスを実現・実用化してきた。
一方、窒化物半導体では、ＧａＮやＡｌＮなどの窒化物半導体からなる単結晶の自立基板を得るのが困難なため、サファイアやＳｉＣ等の異種基板を使わざるを得なかった。この場合、異種基板上に成長する窒化物半導体層中には高密度の欠陥（転位）が発生し、これがデバイス特性の向上を妨げる大きな要因となっていた。代表的な例で言うと、半導体レーザーの寿命は結晶中の転位密度に強く依存するため、上述の異種基板上への結晶成長により形成した窒化物半導体素子においては、実用的な素子寿命を得ることは困難であった。
近年、各種の手法により低欠陥密度のＧａＮ単結晶自立基板が供給されるようになり、ようやく窒化物半導体を用いた半導体レーザーが実用化されるに至った。ＧａＮ自立基板の製造方法としては様々な方法が提案されている。代表的なものとしては、種基板上にハイドライド気相成長法（Hydride Vapor Phase Epitaxy、ＨＶＰＥ法）によりＧａＮを厚
く成長し、成長中あるいは成長後に種基板を除去する方法、溶融Ｎａ中にＧａ金属を含ませた上で、窒素で全体を加圧することで、種結晶上にＧａＮを析出させるＮａフラックス法、高温・高圧下でＧａ、窒素から直接ＧａＮを合成する高圧合成法、アンモニア中にＧａやＧａＮを溶解させ、高圧合成法よりも低温、低圧で種結晶上にＧａＮを析出させる安熱合成法、Ｇａ蒸気とアンモニアからＧａＮを合成する昇華法などが知られている。
上記の方法の中でも、ＨＶＰＥ法を用いた幾つかの方法が現時点では最も成功を収めており、ＨＶＰＥ法を用いた方法によって作製したＧａＮの自立単結晶の表裏面を研磨することで、大面積（２〜３インチ径）のＧａＮ自立基板が実現されている。代表的なＨＶＰＥ法に基づく方法としては、サファイア基板上のＧａＮ薄膜表面にＴｉを蒸着し、これを熱処理することでボイドを形成し、その上にＨＶＰＥ法によりＧａＮを厚く成長し、上記のボイド部分よりサファイア基板を剥離する方法（Void-Assisted Separation Method:ＶＡＳ法、非特許文献１参照）や、部分的に表面を絶縁体マスクで覆ったＧａＡｓ基板上にＨＶＰＥ法によりＧａＮを厚く成長し、その後ＧａＡｓ基板を除去する方法（ＤＥＥＰ法、非特許文献２参照）が知られている。
Yuichi OSHIMA et al., Japanese Journal of Applied Physics, Vol.42(2003), pp.L1-L3 Kensaku Motoki et al., Journal of Crystal Growth, Vol.305(2007), pp. 377-383.
しかしながら、上記ＨＶＰＥ法を用いた方法により製作したＧａＮ基板であっても依然として高価であり、従来のＧａＡｓやＩｎＰ基板などと比較しても面積あたり１０倍以上の価格差があるのが現状である。これは、これらの方法により１ｍｍ以上の厚さの自立単結晶を得るのが難しいため、１回の成長により得られる自立単結晶から１枚の自立基板しか得られないためである。
上記ＨＶＰＥ法を用いた方法は、異種基板上への窒化物半導体自立単結晶の成長であるため、成長初期には単結晶中に高密度の転位が導入される。成長の進展とともに転位密度は減少していくが、この転位の減少過程で窒化物半導体単結晶中に歪が導入される。窒化物半導体自立単結晶が厚くなれば、結晶内部に蓄積される歪エネルギーが大きくなり、この歪エネルギーがある臨界値を越えると、窒化物半導体結晶にクラックや割れが生じる。これが、上記ＨＶＰＥ法を用いた方法により窒化物半導体自立単結晶を厚く成長できない原因となっている。
一方、従来のＧａＡｓやＩｎＰを例えばＬＥＣ法等により成長する場合、同種のＧａＡｓやＩｎＰの単結晶を種結晶とするため、結晶内部に発生する歪は小さく、数１０ｃｍの長さの単結晶を１回の成長で得ることが可能である。この単結晶をスライス、研磨することで、1個の単結晶から数枚〜１００枚の基板が得られる。このため、ＧａＡｓ基板やＩ
ｎＰ基板はＧａＮ基板よりも格段に低いコストでの生産が可能となっている。
従って、もしスライス工程を適用できる厚さ（典型的には、２ｍｍ以上）の窒化物半導体自立単結晶を、割れやクラックを生じることなく作製できれば、窒化物半導体自立基板の製造コストを大幅に引き下げることが可能となる。
本発明の目的は、複数枚の窒化物半導体自立基板を安価に製造できる窒化物半導体自立基板の製造方法、及び窒化物半導体デバイスを安価に製造できる窒化物半導体デバイスの製造方法を提供することにある。
本発明の第１の態様は、厚さ２ｍｍ以上に同種の窒化物半導体層が積層され、且つ前記積層された同種の窒化物半導体層は、不純物濃度の低い窒化物半導体層と不純物濃度の高い窒化物半導体層とが交互に２周期以上積層されて構成されている窒化物半導体結晶を、下地基板上に積層形成する工程と、前記下地基板上に積層形成された前記窒化物半導体結晶を、前記不純物濃度の低い窒化物半導体層を切断位置にしてスライスする工程と、を含む窒化物半導体自立基板の製造方法である。
本発明の第２の態様は、第１の態様の窒化物半導体自立基板の製造方法において、前記不純物濃度の高い窒化物半導体層が、窒化物半導体自立基板の少なくとも最表面にあるように作製する。
本発明の第３の態様は、第１または第２の態様に記載の窒化物半導体自立基板の製造方法により窒化物半導体自立基板を製造する工程と、前記窒化物半導体自立基板上に、デバイス構造を有する窒化物半導体層を積層形成する工程とを含む窒化物半導体デバイスの製造方法である。
本発明によれば、割れやクラックを生じることなく、複数枚の窒化物半導体自立基板を取得可能な構造を有する窒化物半導体結晶を提供できる。また、安価に窒化物半導体自立基板及び窒化物半導体デバイスを提供できる。
本発明に係る窒化物半導体結晶の一実施形態を示す概略的な断面図である。 本発明に係る窒化物半導体自立基板の製造方法の一実施形態を示す工程図である。 本発明に係る実施例のＧａＮ単結晶における、Ｓｉ添加ＧａＮ層の不純物濃度と、ＧａＮ単結晶の厚さと、ＧａＮ単結晶の成長歩留との関係を示すグラフである。 比較例のＧａＮ単結晶における、ＧａＮ単結晶の不純物濃度と、ＧａＮ単結晶の厚さと、ＧａＮ単結晶の成長歩留との関係を示すグラフである。
本発明に係る窒化物半導体結晶、窒化物半導体自立基板の製造方法の一実施形態の説明に先立って、本発明の知見及び概略的な説明をする。
（発明の知見及び概略的な説明）
上述したように、窒化物半導体結晶が結晶成長中に割れやクラックが発生するのは、成長中に結晶内部に蓄積する応力が原因である。結晶中のある部分に蓄積した応力エネルギーが臨界値を超えるとその部分が塑性変形しはじめ、更に応力エネルギーが強くなると、結晶の割れやクラックを生じるのである。ここで塑性変形とは、結晶中に新たな転位を発生しながら、不可逆的に結晶が変形する現象である。すなわち、塑性変形が始まる応力の臨界値は、結晶中に新たな転位が導入されはじめる応力であるとも言える。また、もしこの転位が導入される臨界応力を制御できれば、窒化物半導体結晶の割れやクラックの発生も抑制することが可能となると考えられる。
そこで、本発明者は、結晶成長時の様々なパラメータが窒化物半導体結晶の塑性変形のし易さに及ぼす影響を詳細に調査した結果、結晶中の不純物濃度により結晶の塑性変形のし易さが大きく変化することを見出した。すなわち、窒化物半導体結晶中の不純物濃度が低い場合、結晶は塑性変形しにくく、窒化物半導体結晶中の不純物濃度が高い場合、結晶
は塑性変形しやすくなる。特に、結晶中に添加される不純物の種類に関わらず、窒化物半導体結晶中の不純物濃度が５×１０１７ｃｍ−３以上となると、結晶は極めて塑性変形し易くなり、割れやクラックが生じ易くなることが明らかとなった。
不純物濃度により塑性変形のし易さが変化する機構の詳細は未だ明らかではないが、窒化物半導体結晶中への不純物の添加による点欠陥濃度の増加が原因である可能性が高い。窒化物半導体結晶に不純物を添加する目的は、主として結晶の電気的特性を制御することにある。このため、ほとんどの場合、結晶中でイオン化する不純物が添加される。結晶中でイオン化する不純物が結晶に添加されると、結晶全体の電荷中性を保つために、不純物イオンと逆の符号の点欠陥が結晶中に導入されやすくなる。例えば、Ｓｉ、Ｇｅなどのｎ形不純物は窒化物半導体結晶中で、電子を放出してプラスにイオン化する。このため、例えばＧａＮ結晶にＳｉをドーピングした場合には、ＧａＮ結晶中にマイナスに帯電するＧａ空孔が形成される。逆にｐ形不純物であるＭｇ、Ｚｎなどをドーピングした場合には、プラスに帯電する窒素空孔が形成される。不純物濃度が高い場合には、これらの点欠陥（Ｇａ空孔や窒素空孔）の濃度も高くなる。このような空孔濃度が高い結晶では、応力が加わった際に、結晶中の応力エネルギーを低下させるように空孔が凝集し、転位ループを形成しやすいと考えられる。このような転位増殖の起点となる転位ループが結晶中に存在すると、結晶が塑性変形しやすくなると考えられる。
窒化物半導体結晶中の不純物濃度が小さい場合（５×１０１７ｃｍ−３未満）には、結晶が割れにくくなるので、厚い窒化物半導体結晶を容易に形成することが可能である。しかし、このような、いわゆる「アンドープ」の結晶あるいは低不純物濃度の結晶では、割れない窒化物半導体結晶が得られたとしても工業的な意義は小さい。
窒化物半導体の自立基板として工業的に求められる特性としては、低抵抗なｎ形あるいはｐ形（キャリア濃度が１×１０１８ｃｍ−３以上）の導電性基板か、抵抗率が１×１０５Ωｃｍ以上の半絶縁性基板（Ｆｅ等を１×１０１８ｃｍ−３以上含む）がほとんどである。このように、工業的に有用なｎ形あるいはｐ形の導電性の窒化物半導体基板や、半絶縁性の窒化物半導体基板を得るためには、Ｓｉであれば１×１０１８ｃｍ−３以上、Ｍｇであれば５×１０１９ｃｍ−３以上、Ｆｅであれば１×１０１８ｃｍ−３以上の不純物濃度とする必要がある。しかしながら、このような高い不純物濃度を均一に有する窒化物半導体結晶を、割れやクラックを生じさせること無く、厚く結晶成長させるのは非常に困難となる。
ところが、実用的な観点から言うと、窒化物半導体結晶は、その厚さ方向に均一な不純物濃度とする必要はない。具体的に言うと、窒化物半導体自立基板は厚い窒化物半導体結晶をスライスして形成することが可能であるが、スライスされる部分は最終的な窒化物半導体自立基板には含まれないので、スライスされる部分には不純物を添加しておく必要が無いということである。
実際に、ｎ形不純物、ｐ型不純物、または半絶縁性を与える不純物を高い濃度で含む不純物濃度の高い窒化物半導体層（具体的には不純物濃度が５×１０１７ｃｍ−３以上の層）と、この不純物濃度の高い窒化物半導体層と同種の窒化物半導体層であり、且つ不純物濃度の高い窒化物半導体層よりも不純物濃度の低い窒化物半導体層（具体的には不純物濃度が５×１０１７ｃｍ−３未満の層）と、を交互に積層した積層構造の窒化物半導体結晶を製作したところ、窒化物半導体結晶の厚さが２ｍｍを超えた状態でも、割れやクラックの無い窒化物半導体結晶を容易に実現できることが明らかとなった。これは、不純物濃度の高い窒化物半導体層は塑性変形しやすく割れ易いが、不純物濃度の高い窒化物半導体層中に塑性変形しにくい不純物濃度の低い窒化物半導体層を挿入すると、この低不純物濃度の窒化物半導体層が塑性変形を防ぐ支えの役割を果たし、結晶の割れやクラックを防止す
るためと考えられる。
上記不純物濃度の低い窒化物半導体層は、塑性変形しにくく結晶の塑性変形を防止する役割を果たすものであって、結晶をスライスして自立基板を作製する際には除去されてよい層であるから、上記不純物濃度の高い窒化物半導体層よりも不純物濃度が格段に低い窒化物半導体層とするのが好ましい。すなわち、不純物濃度の低い窒化物半導体層は、不純物原料を供給せずに成長させるアンドープ層（不可避的に低濃度で不純物が含まれる場合を含む）とするのが好ましい。
このように、不純物濃度の高い窒化物半導体層と不純物濃度の低い窒化物半導体層とを交互に積層した、厚さが２ｍｍ〜３５ｍｍの窒化物半導体結晶を作製し、これらの窒化物半導体結晶をスライスすることで、１つの窒化物半導体結晶から３〜１００枚の窒化物半導体自立基板を得ることにも成功した。従来では、１つの窒化物半導体自立単結晶から１枚の窒化物半導体自立基板しか得られなかったことを考えると、約１００倍の生産性の向上を達成したことになり、窒化物半導体自立基板の製造コストを大幅に低減可能な製造技術であると言える。
上記のようにして得られた自立基板上に、有機金属気相成長法（ＭＯＶＰＥ法）などで各種デバイス構造を有する窒化物半導体層を形成することで、半導体レーザ（ＬＤ）、発光ダイオード（ＬＥＤ）、フォト・ダイオード（ＰＤ）や、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ・バイポーラトランジスタ（ＨＢＴ）を従来よりも格段に安価に実現することが可能となる。
（一実施形態）
次に、本発明に係る窒化物半導体結晶、及び窒化物半導体自立基板の製造方法の一実施形態を図面を用いて説明する。
（窒化物半導体結晶）
図１に、本発明に係る窒化物半導体結晶の一実施形態の概略的な断面図を示す。図１に示すように、本実施形態の窒化物半導体結晶１０は、不純物濃度の低い窒化物半導体層１と不純物濃度の高い窒化物半導体層２とが交互に２周期以上積層されて構成されている。一つの不純物濃度の低い窒化物半導体層１とこれに隣接する一つの不純物濃度の高い窒化物半導体層２とで１周期が構成され、窒化物半導体結晶１０は、この周期構造を２周期以上繰り返して厚さ２ｍｍ以上に積層されている。不純物濃度の低い窒化物半導体層１と不純物濃度の高い窒化物半導体層２とは、同種の窒化物半導体層であり、例えば、不純物濃度の低い窒化物半導体層１がＧａＮ層ならば不純物濃度の高い窒化物半導体層２もＧａＮ層であり、不純物濃度の低い窒化物半導体層１がＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）層ならば不純物濃度の高い窒化物半導体層２もＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）層である。窒化物半導体結晶１０としては、ＧａＮ、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）以外に、ＡｌＮ、ＩｎＮ、ＩｎｙＧａ１−ｙＮ（０＜ｙ＜１）なども挙げられる。
不純物濃度の低い窒化物半導体層１の不純物濃度を５×１０１７ｃｍ−３未満とし、不純物濃度の高い窒化物半導体層２の不純物濃度を５×１０１７ｃｍ−３以上とするのが好ましい。厚さ２ｍｍ以上の窒化物半導体結晶では、不純物濃度が５×１０１７ｃｍ−３以上となると、結晶中に添加される不純物の種類に関わらず、結晶は極めて塑性変形し易くなり、割れやクラックのない結晶が得られる歩留まりが低下する（図４参照）。したがって、割れやクラックのない、厚さ２ｍｍ以上の窒化物半導体結晶を成長するためには、不純物濃度の低い窒化物半導体層１の不純物濃度は、５×１０１７ｃｍ−３未満とし、窒化物半導体結晶１０の塑性変形を抑制する必要がある。不純物濃度の低い窒化物半導体層１は、不純物濃度の高い窒化物半導体層２よりも不純物濃度が格段に低いアンドープ層とす
るのがより好ましい。
不純物濃度の低い窒化物半導体層１と不純物濃度の高い窒化物半導体層２とが交互に２周期以上積層された窒化物半導体結晶を厚さ２ｍｍ以上とするのは、複数枚の窒化物半導体自立基板を取得可能とし、安価な窒化物半導体自立基板を得るためである。
一方、不純物濃度の高い窒化物半導体層２の不純物濃度を５×１０１７ｃｍ−３以上とするのは、上述したように、工業的に有用なｎ形あるいはｐ形の導電性の窒化物半導体基板や、半絶縁性の窒化物半導体基板を得るためであり、例えば、ｎ形不純物のＳｉであれば１×１０１８ｃｍ−３以上、ｐ形不純物のＭｇであれば５×１０１９ｃｍ−３以上、半絶縁性の不純物のＦｅであれば１×１０１８ｃｍ−３以上の不純物濃度とするのが望ましい。
なお、不純物濃度の低い窒化物半導体層１と不純物濃度の高い窒化物半導体層２との間に、不純物濃度が連続的に増減変化する窒化物半導体のグレーテッド層、あるいは低不純物濃度の窒化物半導体層１と高不純物濃度の窒化物半導体層２との中間の不純物濃度を有する窒化物半導体層が設けられていてもよい。
また、窒化物半導体結晶１０の前後に、或いは窒化物半導体結晶１０中であって、不純物濃度の低い窒化物半導体層１と不純物濃度の高い窒化物半導体層２とが交互に２周期以上積層されて部分の前後に、不純物濃度の低い窒化物半導体層１と不純物濃度の高い窒化物半導体層２の積層構造からなる窒化物半導体層とは、異なる種類の窒化物半導体層などが設けられていてもよい。
不純物濃度の低い窒化物半導体層１の厚さは、不純物濃度の高い窒化物半導体層２の厚さの１／２０以上（より好ましくは１／１６以上）とするのが好ましい。これは、不純物濃度の低い窒化物半導体層１は、上述したように、窒化物半導体結晶１０の塑性変形を防止する役割を果たすもので、不純物濃度の高い窒化物半導体層２の厚さに対して上記１／２０以上の比率で設けるのがよい。
また、不純物濃度の低い窒化物半導体層１は、主に、窒化物半導体結晶１０をスライスして窒化物半導体自立基板を作製する際の切断箇所であり、最終的な窒化物半導体自立基板には含まれない方がむしろ好ましい層とも言える。したがって、不純物濃度の低い窒化物半導体層１の厚さは、ワイヤソーなどで窒化物半導体結晶１０を切断する切り代と、切断後の基板の研磨代とを加えた程度の厚さまでとることができる。更に、自立基板上にデバイス構造の半導体層などを形成し、デバイスを作製する場合において、前記半導体層の形成後に自立基板の裏面を研磨する場合には、このデバイス作製工程における研磨代を、不純物濃度の低い窒化物半導体層１の厚さに加えることができる。
不純物濃度の高い窒化物半導体層２は、主に、工業的に有用なｎ形あるいはｐ形の導電性の窒化物半導体自立基板や、半絶縁性の窒化物半導体自立基板として用いられる層である。したがって、不純物濃度の高い窒化物半導体層２の厚さは、所望の窒化物半導体自立基板の厚さに加えて、ワイヤソーなどで窒化物半導体結晶１０を切断する切り代や切断後の基板の研磨代とを考慮したものとなる。
窒化物半導体の「自立基板」は、自らの形状を保持できるだけでなく、ハンドリングに不都合が生じない程度の強度を有する基板をいい、このような強度を有するためには、窒化物半導体自立基板の厚さを２００μｍ以上とするのが好ましい。
窒化物半導体結晶１０に含まれる不純物は、ｎ形不純物、ｐ形不純物、または半絶縁性を付与する不純物のいずれか、或いはこれらを組み合わせたものである。ｎ形不純物としてはＳｉ、Ｇｅなど、ｐ形不純物としてはＭｇ、Ｚｎなど、半絶縁性を付与する不純物としてはＦｅなどが挙げられる。
（窒化物半導体自立基板の製造方法）
図２に、本発明の一実施形態に係る窒化物半導体自立基板の製造方法の工程図を示す。
本実施形態では、ＶＡＳ法（ボイド形成剥離法）を用いて窒化物半導体結晶を作製した。図２（ａ）には、本実施形態で用いた窒化物半導体結晶成長用の下地基板（種結晶基板）１５を示す。下地基板１５は、サファイア基板１１上にＭＯＶＰＥ法などでＧａＮ層１２を成長し、その表面にＴｉ層を蒸着した後、水素、アンモニア中で熱処理することでＴｉ層を網目構造のＴｉＮ１３に変換しつつ、ＧａＮ層１２にボイド１４を形成したものである。
下地基板１５上に、ＨＶＰＥ法などにより、ＧａＮ層などの窒化物半導体層を厚く成長して窒化物半導体結晶２０を形成する。窒化物半導体層の成長の際に、不純物原料を所定の間隔で供給・停止し、或いは増減して、不純物濃度の低い窒化物半導体層２１と不純物濃度の高い窒化物半導体層２２とを交互に２周期以上積層した厚さ２ｍｍ以上の窒化物半導体結晶２０を形成する（図２（ｂ））。
なお、図２（ｂ）では、ＴｉＮ１３上に、ＴｉＮ１３に接して不純物濃度の低い窒化物半導体層２１が形成されているが、ＴｉＮ１３と不純物濃度の低い窒化物半導体層２１との間に、１００μｍ以上の厚さを有する厚い不純物濃度の低い窒化物半導体層を追加してもよい。
その後、ボイド１４部分よりサファイア基板１１を剥離して、自立したＧａＮ単結晶などの窒化物半導体結晶２０を得る（図２（ｃ））。
なお、窒化物半導体結晶の作製は、ＶＡＳ法に限らず、例えば、ＤＥＥＰ法、或いは、安熱合成法、高圧合成法、昇華法、Ｎａフラックスなどを用いて作製してもよい。
次いで、得られた窒化物半導体結晶２０をスライスして窒化物半導体自立基板を作製する。スライスは、図２（ｄ）に示すように、不純物濃度の低い窒化物半導体層２１を切断位置とし、切断ラインＬに沿って窒化物半導体結晶２０を切断する。スライスには、ワイヤソーや内周刃スライサなどが用いられる。スライスして切り出された窒化物半導体基板の表面は、研磨加工がなされて平坦化され、窒化物半導体自立基板３０が得られる。窒化物半導体自立基板３０は、不純物濃度の高い窒化物半導体層２２からなる。或いは、窒化物半導体自立基板は、不純物濃度の高い窒化物半導体層２２が少なくとも最表面になるように作製する。切断による切り代と研磨による研磨代とを加えた厚さＤの部分が、窒化物半導体結晶２０から除去され、窒化物半導体自立基板３０の厚さが定まる。
得られた窒化物半導体自立基板３０上に、ＭＯＶＰＥ法、ＭＢＥ法（分子線エピタキシー法）などにより、ＬＤ、ＬＥＤ、ＰＤなどの発光・受光デバイスや、ＨＥＭＴ、ＨＢＴなどの電子デバイスに対応した各種デバイス構造を有する窒化物半導体層を積層形成し、更に電極を形成するなどして、窒化物半導体デバイスが作製される。
次に、本発明の実施例を説明する。
（実施例１）
実施例１では、図２に示す上記実施形態と同様にＶＡＳ法を用いて、窒化物半導体結晶としてＧａＮ単結晶を製作した。
まず、下地基板としてボイド基板を準備した。ボイド基板は、サファイア基板上にＭＯＶＰＥ法などで厚さ３００ｎｍ程度のＧａＮ層を成長し、その表面にＴｉ層を蒸着し、その後、水素及びアンモニアの混合ガス中で熱処理することで、Ｔｉ層を網目構造のＴｉＮに変換しつつ、ＧａＮ層をボイド化したものである。サファイア基板としては、Ｃ面からＡ軸あるいはＭ軸方向に０.０５°〜１°の範囲で傾斜した表面を持ち、厚さが３００〜
８００μｍ、直径が３５ｍｍ〜１６０ｍｍのサファイア基板を用いた。上記のボイド基板製作時のＴｉ層の厚さは５ｎｍ〜１００ｎｍとした。
続いて、下地基板であるボイド基板上に、ＨＶＰＥ法によりＧａＮ層を厚く成長した。成長したＧａＮ層は、８００μｍの厚さのＳｉを添加したＧａＮ層と、２００μｍの厚さのアンドープＧａＮ層（Ｓｉ濃度が３×１０１４ｃｍ−３未満）を交互に積層した構造とした。アンドープＧａＮ層の成長時には、Ｓｉ原料の供給を停止した。
ＨＶＰＥ法によりＧａＮ層を厚く成長した後、ボイド形成部分よりサファイア基板を剥離して自立したＧａＮ単結晶を得た。
ＨＶＰＥ法によるＧａＮ層の成長条件としては、例えば、ボイド基板の温度８００℃〜１２００℃、ＨＶＰＥ装置内の圧力１０ｋＰａ〜１２０ｋＰａで、３０μｍ／ｈｒ〜１０００μｍ／ｈｒの成長速度とし、０.１ｍｍ〜１００ｍｍ厚のＧａＮ単結晶を製作した。III族原料としては、ＨＶＰＥ装置内で８００℃に加熱した金属ガリウムに塩酸を吹き付けて生成したＧａＣｌガスを用いた。また、Ｖ族原料ガスとしてはＮＨ３ガスを用い、ｎ形ドーパントとなるＳｉ原料としてはジクロロシランガス（ＳｉＨ２Ｃｌ２）を用いた。また、キャリアガスとしては、水素、窒素、あるいはこれらの混合ガスを用いた。
ＧａＮ単結晶の転位密度は、ボイド基板製作時のＴｉ層の厚さで決定される。Ｔｉ層が薄いほど、ＭＯＶＰＥで成長したＧａＮ層中の転位が、その上のＧａＮ厚膜に伝播しやすいため、高転位密度となる。Ｔｉ層の厚さが５〜１００ｎｍの範囲で得られるＧａＮ単結晶の転位密度は、１×１０４ｃｍ−２〜１×１０８ｃｍ−２の範囲である。
また、得られたＧａＮ単結晶は、成長終了後にいずれも表面にピットがほとんど無い鏡面のものであった。ＧａＮ単結晶中の電子濃度としては、成長中のジクロロシラン流量を調整して１×１０１５ｃｍ−３〜１×１０２０ｃｍ−３のＧａＮ単結晶を作製した。
直径１６０ｍｍのＧａＮ単結晶を成長の成長において、成長終了時にクラック、割れの無いＧａＮ単結晶が得られる割合（成長歩留（％））の、Ｓｉを添加したＧａＮ層の不純物濃度（Ｓｉ濃度（ｃｍ−３））およびＧａＮ単結晶の厚さ（ｍｍ）との依存性を図３に示す。
図３に示すように、不純物濃度が１×１０１９ｃｍ−３で厚さが１０ｍｍのＧａＮ単結晶の場合でも、７０％以上の成長歩留が実現された。図３は、直径が１６０ｍｍのＧａＮ単結晶に対する結果であるが、これ以外の直径が３５ｍｍ〜１６０ｍｍ未満の場合でも、ほぼ同様の結果であった。
（比較例）
比較例においては、実施例１のように、Ｓｉを添加したＧａＮ層とアンドープのＧａＮ層とを交互に積層した構造ではなく、ＳｉをＧａＮ層に均一に添加した。その他の条件は、実施例１と同様にした。
直径１６０ｍｍのＧａＮ単結晶を成長の成長において、成長終了時にクラック、割れの無いＧａＮ単結晶が得られる割合（成長歩留（％））の、Ｓｉを均一に添加したＧａＮ層の不純物濃度（Ｓｉ濃度（ｃｍ−３））およびＧａＮ単結晶の厚さ（ｍｍ）の依存性を図４に示す。
図４に示すように、結晶の厚さが２ｍｍ以下の場合、あるいは結晶が厚くても不純物濃度が５×１０１７ｃｍ−３以下の場合には５０％以上の高い成長歩留が得られている。しかしながら、不純物濃度が５×１０１７ｃｍ−３以上の場合に、結晶厚さが２ｍｍ以上になると、急激に成長歩留が低下している。上記実施例１と比較例とを比べると、実施例１では、成長歩留が劇的に向上したことが分かる。図４は、直径が１６０ｍｍのＧａＮ自立単結晶に対する結果であるが、これ以外の直径が３５ｍｍ〜１６０ｍｍ未満の場合でも、ほぼ同様の結果であった。
（実施例２）
実施例１と同様の実験を、アンドープＧａＮ層の厚さを１０μｍ〜５００μｍの範囲で変化させて実験を行った。その結果、アンドープＧａＮ層の厚さが４０μｍ以上の場合に、実施例１とほぼ同様の結果が得られた。アンドープＧａＮ層が４０μｍよりも薄く、例えば１０μｍ、２０μｍ、３０μｍの場合には、アンドープＧａＮ層を挿入した効果は見られず、比較例とほぼ同じ結果となった。
アンドープＧａＮ層の厚さが４０μｍよりも薄い場合には、Ｓｉを添加した塑性変形しやすいＧａＮ層と、アンドープＧａＮ層の厚さとの比率が小さくなり過ぎるため、アンドープＧａＮ層により自立単結晶の塑性変形を防止する効果が十分ではなかったものと考えられる。
実際、実施例２において、Ｓｉを添加したＧａＮ層の厚さを、実施例１の８００μｍから１２００μｍへと増やした場合には、アンドープＧａＮ層の挿入による成長歩留の向上効果を得るためには、アンドープＧａＮ層の厚さは６０μｍ以上とする必要があった。
また、Ｓｉを添加したＧａＮ層の厚さが２０００μｍの場合に同様の結果を得るためには、アンドープＧａＮ層の厚さを１００μｍ以上とする必要があった。
以上の結果から、２ｍｍ以上の厚さで不純物濃度が５×１０１７ｃｍ−３以上のＧａＮ単結晶を、割れやクラック無しで成長するためには、アンドープＧａＮ層の厚さを、Ｓｉを添加したＧａＮ層の厚さの１／２０以上とする必要があると言える。
（実施例３）
実施例２において、Ｓｉを添加したＧａＮ層のＳｉ濃度を５×１０１７ｃｍ−３以上とし、またアンドープＧａＮ層に代えてＳｉ添加量が３×１０１４〜５×１０１７ｃｍ−３未満の低Ｓｉ濃度ＧａＮ層として、同様の実験を行った。その結果、実施例２とほぼ同様の結果が得られた。
（実施例４）
実施例１〜３において、ＧａＮを、ＡｌＮ、ＩｎＮ、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）、ＩｎｙＧａ１−ｙＮ（０＜ｙ＜１）に変更して同様の実験をおこなったところ、実施例１〜３とほぼ同様の結果を得た。
（実施例５）
実施例１〜４において、ｎ型の不純物Ｓｉを、ｐ型の不純物であるＭｇ、Ｚｎ、Ｂｅに変えて、ｐ型の窒化物自立単結晶を成長した。いずれの場合においても、実施例１〜４とほぼ同等の結果を得た。
（実施例６）
実施例１〜４において、ｎ型の不純物Ｓｉを、半絶縁性を付与する不純物であるＦｅに変えて、半絶縁性の窒化物自立単結晶を成長した。この場合も、実施例１〜４とほぼ同等の結果を得た。
（実施例７）
実施例１〜６において成長した、割れやクラックの無い２ｍｍ以上の厚さの窒化物半導体単結晶をワイヤソーを用いてスライスした。この場合、窒化物半導体単結晶の側面の、アンドープ層あるいは低い不純物濃度を有する層が存在する位置に、ワイヤを周期的に配置してスライスを行った。ワイヤ径は２００μｍであり、遊離砥粒（ダイヤ）を用いた。その結果、１個の窒化物半導体単結晶から数枚〜１００枚の基板が得られた。
得られた基板の表面及び裏面を研磨することで、デバイス形成に使用可能な窒化物半導体自立基板を得た。この際、アンドープ層あるいは低い不純物密度の層の厚さによっては、得られた自立基板の裏面にアンドープ層あるいは低い不純物密度の層が残留したが、少なくとも自立基板の表面側１００μｍ程度は高い不純物濃度の層となるようにスライス・
研磨を行った。光デバイス、電子デバイスのいずれを形成する場合においても、実装時には通常１００μｍ程度の厚さまで裏面を研磨して基板を薄くするので、このように裏面にアンドープ層あるいは不純物濃度が低い層がある程度残留していても、実用上の問題は生じない。
（他の実施例）
サファイア基板の表面を、Ｒ面、Ａ面、Ｍ面あるいはその他の高指数面（例えば、（１１−２２）面）などとして、実施例１〜７と同様の実験を行った。この場合にも、ほぼ実施例１〜７と同様の結果が得られた。
また、実施例１〜７と同様の実験を、窒化物半導体層の成長を、ＨＶＰＥ法に代えて、ＭＢＥ法、ＭＯＶＰＥ法、昇華法を用いて行った。いずれの場合にも、実施例１〜７と同様な結果が得られた。
更に、実施例１〜７と同様の実験を、窒化物半導体層の成長を、ＶＡＳ法に代えて、安熱合成法、高圧合成法、昇華法、Ｎａフラックスを用いた液相成長（ＬＰＥ）を用いて行った。いずれの場合にも、実施例１〜７と同様な結果が得られた。
上記実施例の窒化物半導体自立基板上に、ＭＢＥ法、ＭＯＶＰＥ法などによりＬＤ、ＬＥＤ、トランジスタなどのデバイスを製作することにより、従来の窒化物半導体自立基板を用いた場合よりも、これらのデバイスのコストを格段に低減できる。
１ 不純物濃度の低い窒化物半導体層
２ 不純物濃度の高い窒化物半導体層
１０ 窒化物半導体結晶
１５ 下地基板
２０ 窒化物半導体結晶
２１ 不純物濃度の低い窒化物半導体層
２２ 不純物濃度の高い窒化物半導体層
３０ 窒化物半導体自立基板

Claims (3)

  1. 厚さ２ｍｍ以上に同種の窒化物半導体層が積層され、且つ前記積層された同種の窒化物
    半導体層は、不純物濃度の低い窒化物半導体層と不純物濃度の高い窒化物半導体層とが交
    互に２周期以上積層されて構成されている窒化物半導体結晶を、下地基板上に積層形成する工程と、
    前記下地基板上に積層形成された前記窒化物半導体結晶を、前記不純物濃度の低い窒化物半導体層を切断位置にしてスライスする工程と、
    を含む窒化物半導体自立基板の製造方法。
  2. 前記不純物濃度の高い窒化物半導体層が窒化物半導体自立基板の少なくとも最表面にあるように作製する請求項１に記載の窒化物半導体自立基板の製造方法。
  3. 請求項１又は２に記載の窒化物半導体自立基板の製造方法により窒化物半導体自立基板を製造する工程と、前記窒化物半導体自立基板上に、デバイス構造を有する窒化物半導体層を積層形成する工程とを含む窒化物半導体デバイスの製造方法。
JP2010028434A 2010-02-12 2010-02-12 窒化物半導体自立基板の製造方法および窒化物半導体デバイスの製造方法 Expired - Fee Related JP5380754B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010028434A JP5380754B2 (ja) 2010-02-12 2010-02-12 窒化物半導体自立基板の製造方法および窒化物半導体デバイスの製造方法
US12/870,332 US8237245B2 (en) 2010-02-12 2010-08-27 Nitride semiconductor crystal, manufacturing method of the nitride semiconductor freestanding substrate and nitride semiconductor device
CN201010547424.1A CN102154704B (zh) 2010-02-12 2010-11-15 氮化物半导体晶体、氮化物半导体自支撑衬底的制造方法以及氮化物半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010028434A JP5380754B2 (ja) 2010-02-12 2010-02-12 窒化物半導体自立基板の製造方法および窒化物半導体デバイスの製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013152239A Division JP5713062B2 (ja) 2013-07-23 2013-07-23 窒化物半導体結晶

Publications (2)

Publication Number Publication Date
JP2011162407A JP2011162407A (ja) 2011-08-25
JP5380754B2 true JP5380754B2 (ja) 2014-01-08

Family

ID=44369020

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010028434A Expired - Fee Related JP5380754B2 (ja) 2010-02-12 2010-02-12 窒化物半導体自立基板の製造方法および窒化物半導体デバイスの製造方法

Country Status (3)

Country Link
US (1) US8237245B2 (ja)
JP (1) JP5380754B2 (ja)
CN (1) CN102154704B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102738334B (zh) * 2012-06-19 2015-07-08 厦门市三安光电科技有限公司 具有电流扩展层的发光二极管及其制作方法
JP6224424B2 (ja) * 2013-11-15 2017-11-01 古河機械金属株式会社 Ｉｉｉ族窒化物半導体自立基板の製造方法
US20170186912A1 (en) * 2014-06-03 2017-06-29 Sharp Kabushiki Kaisha Nitride semiconductor light-emitting element
CN110036144A (zh) * 2016-11-25 2019-07-19 国立大学法人大阪大学 氮化物半导体基板及其制造方法以及半导体器件
JP6994835B2 (ja) 2017-03-03 2022-01-14 株式会社サイオクス 窒化物半導体基板の製造方法および窒化物半導体基板
JPWO2020171147A1 (ja) * 2019-02-22 2021-12-16 三菱ケミカル株式会社 ＧａＮ結晶および基板
JP7312402B2 (ja) 2019-11-22 2023-07-21 株式会社アルバック 窒化物半導体基板の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657300B2 (en) * 1998-06-05 2003-12-02 Lumileds Lighting U.S., Llc Formation of ohmic contacts in III-nitride light emitting devices
US6495392B2 (en) * 1999-08-24 2002-12-17 Canon Kabushiki Kaisha Process for producing a semiconductor device
KR100438820B1 (ko) * 2001-03-05 2004-07-05 삼성코닝 주식회사 Ιιι-ⅴ족 화합물 반도체 기판의 제조 방법
JP2003249642A (ja) * 2002-02-22 2003-09-05 Fuji Xerox Co Ltd ヘテロ接合半導体素子及びその製造方法
WO2004083110A2 (de) * 2003-03-18 2004-09-30 Microgan Gmbh Sensorelemente mit freitragenden balkenstrukturen aus halbleitern auf gruppe-iii-nitridbasis
US7253015B2 (en) * 2004-02-17 2007-08-07 Velox Semiconductor Corporation Low doped layer for nitride-based semiconductor device
US7456445B2 (en) * 2004-05-24 2008-11-25 Showa Denko K.K. Group III nitride semiconductor light emitting device
JP4529846B2 (ja) * 2005-09-06 2010-08-25 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法
US20070228385A1 (en) * 2006-04-03 2007-10-04 General Electric Company Edge-emitting light emitting diodes and methods of making the same
JP5125433B2 (ja) * 2007-11-09 2013-01-23 サンケン電気株式会社 半導体発光装置及びその製造方法

Also Published As

Publication number Publication date
US8237245B2 (en) 2012-08-07
US20110198610A1 (en) 2011-08-18
JP2011162407A (ja) 2011-08-25
CN102154704B (zh) 2015-09-16
CN102154704A (zh) 2011-08-17

Similar Documents

Publication Publication Date Title
JP5380754B2 (ja) 窒化物半導体自立基板の製造方法および窒化物半導体デバイスの製造方法
JP4529846B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法
TWI445052B (zh) 藉由金屬有機化學氣相沈積（ＭＯＣＶＤ）於多孔性氮化鎵（ＧａＮ）模板上氮化銦鎵（ＩｎＧａＮ）之生長
JP5010908B2 (ja) Ｉｉｉ−ｎ層の選択的マスキング方法、自立ｉｉｉ−ｎ層もしくはデバイスの製造方法、および当該方法により得られる製品
US7951617B2 (en) Group III nitride semiconductor stacked structure and production method thereof
JP4371202B2 (ja) 窒化物半導体の製造方法及び半導体ウエハ並びに半導体デバイス
JP5509680B2 (ja) Ｉｉｉ族窒化物結晶及びその製造方法
JP2007103774A (ja) Ｉｉｉ族窒化物半導体積層構造体およびその製造方法
JP5979547B2 (ja) エピタキシャルウェハ及びその製造方法
JP2013207257A (ja) Ｇａを含むＩＩＩ族窒化物半導体の製造方法
WO2016132815A1 (ja) 窒化物半導体自立基板作製方法
JP6704387B2 (ja) 窒化物半導体成長用基板及びその製造方法、並びに半導体デバイス及びその製造方法
JP5056299B2 (ja) 窒化物半導体下地基板、窒化物半導体積層基板および窒化物半導体下地基板の製造方法
JP2007251178A (ja) 窒化物半導体単結晶基板、その製造方法、及び、これを用いた垂直構造窒化物発光素子の製造方法
KR100841269B1 (ko) Ⅲ족 질화물 반도체 다층구조물
US9755111B2 (en) Active region containing nanodots (also referred to as “quantum dots”) in mother crystal formed of zinc blende-type (also referred to as “cubic crystal-type”) AlyInxGal-y-xN Crystal (y[[□]][≧] 0, x > 0) grown on Si substrate, and light emitting device using the same (LED and LD)
US20190157069A1 (en) Semipolar amd nonpolar light-emitting devices
JP5713062B2 (ja) 窒化物半導体結晶
JP2009023853A (ja) Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法、並びにｉｉｉ−ｖ族窒化物系半導体デバイス
JP2004356522A (ja) ３−５族化合物半導体、その製造方法及びその用途
JP2007197240A (ja) 窒化ガリウム単結晶基板の製造方法及び窒化ガリウム単結晶基板
JP3174257B2 (ja) 窒化物系化合物半導体の製造方法
JP5946333B2 (ja) Ｉｉｉ族窒化物半導体デバイス及びその製造方法
JP7133786B2 (ja) Ｉｉｉ族窒化物半導体およびその製造方法
JP2001156401A (ja) 窒素化合物半導体発光素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120724

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130723

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130829

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20130913

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130913

R150 Certificate of patent or registration of utility model

Ref document number: 5380754

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees