JP5266040B2 - Ｐｗｍ処理方法および処理回路 - Google Patents

Description

本発明は、２レベルのＰＷＭ信号を入力して、３レベルのＢＴＬ（Bridged Transless）用等に使用されるＰＷＭ信号を発生させるＰＷＭ処理方法および処理回路に関するものである。

図４にＰＷＭ処理回路としての従来のＤ級増幅回路を示す（例えば、特許文献１のＦＩＧ．１参照）。アナログの入力信号Ｖｉｎは、カップリングコンデンサＣ１，Ｃ２を介して入力アンプ５１に入力して増幅され、比較器５３の一方の端子に入力する。一方、三角波発振器５２で発生した三角波がその比較器５３の他方の端子に入力する。これにより、比較器５３でＰＷＭ信号が生成され、ゲート駆動回路５４に入力する。このゲート駆動回路５４は、出力回路５５のブリッジ接続のトランジスタＱ１〜Ｑ４のオン／オフを制御する。そして、この出力回路５５から出力する正転ＰＷＭ信号ＯＵＴＰと反転ＰＷＭ信号ＯＵＴＮが、ローパスフィルタ５６，５７を経由して、ＢＴＬ用のＰＷＭ信号としてスピーカ５８に印加される。

このＤ級増幅回路では、入力アンプ５１の出力信号Ｖａが正弦波に近い波形で、その振幅が三角波発振器５２で発生した三角波信号Ｖｂと同程度の場合、正転ＰＷＭ信号ＯＵＴＰと反転ＰＷＭ信号ＯＵＴＮは、図５Ａ（特許文献１のＦＩＧ．２Ａ参照）に示すような波形となるので、その差分ＰＷＭ信号ＯＵＴＰ−ＯＵＴＮは０がなく正側が＋１、負側が−１で、振幅が２倍になるが、これを直接スピーカ５８に印加すると、電流の方向が切り替わりながら、絶対値の等しい電流が流れ続ける。入力アンプ５１の出力電圧Ｖａの振幅が小さい場合は、図５Ｂ（特許文献１のＦＩＧ．２Ｂ参照）に示すように、差分ＰＷＭ信号ＯＵＴＰ−ＯＵＴＮは、デューティが５０％近くになり、定期的に電流の方向が切り替わり、同様に絶対値の等しい電流が流れ続ける。そこで、このような現象を防止するために、それらのＰＷＭ信号ＯＵＴＰ，ＯＵＴＮを、ローパスフィルタ５６，５７を介してスピーカ５８に印加している。

図６は図４のＤ級増幅回路で必要であったローパスフィルタ５６，５７を不要にしたＤ級増幅回路を示す図である（特許文献１のＦＩＧ．３参照）。ここでは、入力信号Ｖｉｎを抵抗Ｒ１を介して全差動アンプ６１に印加する。この全差動アンプ６１は、抵抗Ｒ１と負帰還抵抗ＲＦ１により、増幅率が−ＲＦ１／Ｒ１の反転アンプを構成し、抵抗Ｒ２と負帰還抵抗ＲＦ２により増幅率が−ＲＦ２／Ｒ２の反転アンプを構成する。この全差動アンプ６１の反転出力は、抵抗Ｒ３を介して反転アンプ６２に入力する。この反転アンプ６２には、負帰還経路を構成するコンデンサＣ３とスピーカ６９の一方の入力端子からの負帰還経路を構成する抵抗ＲＦ３が接続されており、ローパスフィルタ兼負帰還アンプとして働く。また、全差動アンプ６１の正転出力は、抵抗Ｒ４を介して反転アンプ６３に入力する。この反転アンプ６３には、負帰還経路を構成するコンデンサＣ４とスピーカ６９の他方の入力端子からの負帰還経路を構成する抵抗ＲＦ４が接続されており、ローパスフィルタ兼負帰還アンプとして働く。反転アンプ６２，６３の出力信号Ｖａ１，Ｖａ２は、それぞれ三角波発振器６４からの三角波信号Ｖｂが入力する比較器６５，６６に入力し、ここで、それぞれＰＷＭ信号が生成される。そして、比較器６５，６６の出力信号は、ゲート駆動回路６７に入力する。このゲート駆動回路６７は、出力回路６８のブリッジ接続のトランジスタＱ１１〜Ｑ１４のオン／オフを制御し、これによって正転ＰＷＭ信号ＯＵＴＰと反転ＰＷＭ信号ＯＵＴＮが生成され、その差分ＰＷＭ信号ＯＵＴＰ−ＯＵＴＮによって、スピーカ６９が駆動される。

このＤ級増幅回路では、図７（特許文献１のＦＩＧ．４Ａ参照）に示すように、反転アンプ６２からの正転信号Ｖａ１と反転アンプ６３からの反転出力信号Ｖａ２が、三角波信号Ｖｂによって比較器６５，６６で比較されるので、出力回路６８の出力側に得られる出力ＰＷＭ信号ＯＵＴＰ，ＯＵＴＮは、論理が反転関係にはない。そして、このＰＷＭ信号ＯＵＴＰ，ＯＵＴＮの差分ＰＷＭ信号ＯＵＴＰ−ＯＵＴＮは、＋１と−１のレベルの他に０のレベルをもった３レベルのＰＷＭ信号となる。このＰＷＭ信号は、入力信号振幅が大きくなると＋１，−１のレベル部分のパルス幅が広くなり、入力信号振幅が小さい領域では０レベルが支配的となるので、ローパスフィルタを備える必要がなく、その出力ＰＷＭ信号ＯＵＴＰ，ＯＵＴＮを直接的にスピーカ９６に印加すことができる。

図７の差分ＰＷＭ信号ＯＵＴＰ−ＯＵＴＮの波形中、Ａ，Ｂ，Ｃ，Ｄの部分は、図８に示す（Ａ），（Ｂ），（Ｃ），（Ｄ）のようにトランジスタＱ１１〜Ｑ１４をオン／オフ制御する。これによって、スピーカ６９のコイルＬＳＰに正逆の電流が流れる（特許文献１のＦＩＧ．７Ａ〜７Ｄ参照）。

米国特許第７，３５５，４７３号明細書

以上のように、図４に示した従来のＤ級増幅回路では、スピーカ５８に印加する電圧レベルが＋１，０の２レベルであるので、そのスピーカ５８に常時いずれかの方向に電流が流れるため、これを回避するためにスピーカ５８の前段にローパスフィルタ５６，５７が必須となる。また、図６に示したＤ級増幅回路では、＋１，０，−１の３レベルのＰＷＭ波形であるので、図４に示したＤ級増幅回路の問題点は解消することができるが、一旦ローパスフィルタ（反転アンプ６２，６３の部分）を通してアナログ信号にしてから、再度ＰＷＭ変調する必要がある。

本発明の目的は、ローパスフィルタを全く使用することなく、入力された２レベルのＰＷＭ信号から、３レベルのＢＴＬ用等のＰＷＭ信号を発生させることができるようにしたＰＷＭ処理回路を提供することである。

上記目的を達成するため、請求項１にかかる発明は、２レベルのＰＷＭ信号を入力して３レベルのＰＷＭ信号を出力するＰＷＭ処理方法において、前記２レベルのＰＷＭ信号を入力して、クロック信号に同期させた同期ＰＷＭ信号を得るとともに、前記２レベルのＰＷＭ信号の正又は負の一方の極性のエッジを検出したエッジ検出信号を得て、前記同期ＰＷＭ信号をｎ段の第１のシフトレジスタに入力して、前記クロック信号に同期させて後段にシフトさせ、先の前記エッジ検出信号と次の前記エッジ検出信号の間の前記同期ＰＷＭ信号を時間軸反転且つ論理反転し、ｎ段の第２のシフトレジスタの初段から順にセットしてから、前記クロック信号に同期させて後段にシフトさせ、前記第１のシフトレジスタの出力ＰＷＭ信号と前記第２のシフトレジスタの出力ＰＷＭ信号の差分をとることで前記２レベルのＰＷＭ信号に応じた３レベルのＰＷＭ信号を得ることを特徴とする。
請求項２にかかる発明は、２レベルのＰＷＭ信号を入力して３レベルのＰＷＭ信号を出力するＰＷＭ処理回路において、前記２レベルのＰＷＭ信号を入力して、クロック信号に同期させた同期ＰＷＭ信号を出力するとともに、前記２レベルのＰＷＭ信号の正又は負の一方の極性のエッジを検出したエッジ検出信号を出力するエッジ検出回路と、ｎ段のフリップフロップを備え、前記エッジ検出回路から出力する前記同期ＰＷＭ信号を初段に入力して、前記クロック信号に同期させて後段にシフトさせる第１のシフトレジスタと、ｎ段のフリップフロップを備え、前記エッジ検出回路から出力する、先の前記エッジ検出信号と次の前記エッジ検出信号の間の、時間軸反転且つ論理反転された前記同期ＰＷＭ信号が、初段から順にセットされてから前記クロック信号に同期して後段にシフトする第２のシフトレジスタと、を有し、前記第１のシフトレジスタの出力ＰＷＭ信号と前記第２のシフトレジスタの出力ＰＷＭ信号の差分をとることで前記２レベルのＰＷＭ信号に応じた３レベルのＰＷＭ信号を得ることを特徴とする。
請求項３にかかる発明は、請求項２に記載のＰＷＭ処理回路において、前記第２のシフトレジスタを構成するフリップフロップは、Ｄ端子に入力するデータを前記クロック信号によってラッチするＤラッチ機能の他に、データのプリセット機能又はロード機能および該プリセットした信号を保持するホールド機能を備えることを特徴とする。
請求項４にかかる発明は、請求項２又は３に記載のＰＷＭ処理回路において、所定時間を経過しても前記エッジ検出回路からのエッジ検出信号が入力しないとき、又は前記第２のシフトレジスタの出力が所定時間を超えてある値に固定されたとき、前記第１および第２のシフトレジスタが初期化されるようにしたことを特徴とする。

本発明によれば、ローパスフィルタを全く使用することなく、入力された２レベルのＰＷＭ信号から、３レベルのＢＴＬ用のＰＷＭ信号を発生させることができる。また、入力ＰＷＭ信号の同一極性のエッジ間を１波長とするとき、その波長におけるサンプリング中心と電力中心が一致するという特徴がある。

図１は本発明の１つの実施例のＤ級増幅回路の回路図である。１０はエッジ検出回路、２０は第１のシフトレジスタ、３０は第２のシフトレジスタ、４０は制御回路である。

エッジ検出回路１０は、入力するＰＷＭ信号の立上りエッジをクロック信号ＣＬＫに同期して検出し、エッジ検出信号ＥＤＧＥを出力するとともに、クロック信号ＣＬＫに同期した同期ＰＷＭ信号（Synchronus PWM)を出力する。

第１のシフトレジスタ２０は、クロック端子、データ入力端子Ｄ、データ出力端子Ｑを備えるＤラッチ型のｎ段のフリップフロップＦＦ１１〜ＦＦ１ｎから構成され、エッジ検出回路１０から出力する同期ＰＷＭ信号を初段に入力し、クロック信号ＣＬＫによってシフトして、終段から正転ＰＷＭ信号ＯＵＴＰとして出力する。

第２のシフトレジスタ３０は、クロック端子、データ入力端子Ｄ、データ出力端子Ｑの他に、セット端子Ｓ、プリセット端子ＰＲ、ホールド端子Ｈを備えるＤラッチ型のｎ段のフリップフロップＦＦ２１〜ＦＦ２ｎから構成され、反転ＰＷＭ信号ＯＵＴＮを出力する。このフリップフロップＦＦ２１〜ＦＦ２ｎは、セット端子Ｓが１になると、プリセット端子ＰＲに入力しているデータをセットし、ホールド端子Ｈが１になるとクロック信号ＣＬＫに無関係に現在のＱ端子のデータを保持する。

制御回路４０は、エッジ検出信号ＥＤＧＥと同期ＰＷＭ信号（Synchronus PWM)とクロック信号ＣＬＫを入力して、その同期ＰＷＭ信号の論理を反転させるとともに時間軸を反転（データ順を逆）する。そして、時間軸反転且つ論理反転した同期ＰＷＭ信号を、第２のシフトレジスタ３０に初段から順にプリセットし、ホールドおよびその解除（シフト）を行わせる。

次に、図２Ａに示すようなＰＷＭ信号が入力する場合について動作を説明する。図２ＡのＯＵＴＰは入力ＰＷＭ信号と等価の同期ＰＷＭ信号である。ここでは、この同期ＰＷＭ信号を、クロック信号ＣＬＫに応じて、データＤ１〜Ｄ１１に分けて示した。第１のシフトレジスタ２０は、その初段にこの同期ＰＷＭ信号が入力すると、通常のシフトレジスタと全く同じシフト動作によって、図３Ａに示すように、データＤ１〜Ｄ１１がシフトされるので、終段からは正転ＰＷＭ信号ＯＵＴＰとして、入力順序通りのデータＤ１〜Ｄ１１が出力する。

エッジ検出回路１０は、１番目、７番目、１２番目のクロック立上りで、それぞれエッジを検出する。制御回路４０は、先のエッジから次のエッジまでの間を１波長として扱い、図３Ｂに示すように、第２のシフトレジスタ３０に、その１波長分のデータを時間軸反転且つ論理反転して、初段から順次プリセットし、１波長分をプリセットした後に後段にシフトする。これにより、１波長分のデータ毎に時間軸反転且つ論理反転した反転ＰＷＭ信号ＯＵＴＮが出力する。

まず、１番目クロックでは、フリップフロップＦＦ２１に反転データＤ１ｂをプリセットする。２番目クロックでは、そのフリップフロップＦＦ２１の反転データＤ１ｂをホールドさせるとともに、フリップフロップＦＦ２２に反転データＤ２ｂをプリセットする。３番目クロックでは、そのフリップフロップＦＦ２１，ＦＦ２２の反転データＤ１ｂ、Ｄ２ｂをホールドさせるとともに、フリップフロップＦＦ２３に反転データＤ３ｂをプリセットする。・・・・６番目クロックでは、そのフリップフロップＦＦ２１〜ＦＦ２５の反転データＤ１ｂ〜Ｄ５ｂをホールドさせるとともに、フリップフロップＦＦ２６に反転データＤ６ｂをプリセットする。そして、７番目クロックでエッジ検出信号ＥＤＧＥが入力するので、フリップフロップＦＦ２２〜ＦＦ２９をシフトレジスタとして働かせて、後段にシフトさせる。

この７番目クロックでは、フリップフロップＦＦ２１に新たな反転データＤ７ｂをプリセットする。８番目クロックでは、そのフリップフロップＦＦ２１の反転データＤ７ｂをホールドさせるとともに、フリップフロップＦＦ２２に反転データＤ８ｂをプリセットする。９番目クロックでは、そのフリップフロップＦＦ２１，ＦＦ２２の反転データＤ７ｂ、Ｄ８ｂをホールドさせるとともに、フリップフロップＦＦ２３に反転データＤ９ｂをプリセットする。・・・・１１番目クロックでは、そのフリップフロップＦＦ２１〜ＦＦ２４の反転データＤ７ｂ〜Ｄ１０ｂをホールドさせるとともに、フリップフロップＦＦ２５に反転データＤ１１ｂをプリセットする

以上のようにして得られた正転ＰＷＭ信号ＯＵＴＰから反転ＰＷＭ信号ＯＵＴＮを差し引いた差分ＰＷＭ信号ＯＵＴＰ−ＯＵＴＮは、図２Ａに示すように、＋１，０，−１の３レベルをもつＰＷＭ信号となる。この差分ＰＷＭ信号は、同期ＰＷＭ信号の先のエッジ検出信号と次のエッジ検出信号との間の１波長分において、１区間から０区間を差し引いた差分が正（１区間の方が長い）のときはその差分に応じた１の値のパルス幅を示し、負（０区間の方が長い）のときはその差分に応じた−１の値のパルス幅を示す。しかも、＋１の値あるいは−１を値を示すパルス幅は、１波長区間の波長の中間に位置することになる。つまり、電力中心がサンプリング中心（波長中心）と一致するので、スピーカ駆動に極めて好都合となる。

図２Ｂは反転ＰＷＭ信号ＯＵＴＮを、正転ＰＷＭ信号ＯＵＴＰを単純に論理反転した信号とした場合の差分ＰＷＭ信号ＯＵＴＰ−ＯＵＴＮの波形を示す図である。これは、＋１，−１の２レベルをもつ２倍の振幅のＰＷＭ信号となるが、電力中心がサンプリング中心と一致しない。

なお、本実施例のＤ級増幅回路においては、エッジ検出回路１０からエッジ検出信号ＥＤＧＥが出力しないときは、反転ＰＷＭ信号ＯＵＴＮの値が特定の値に固定された状態（シフトしない）となる。また、何らかの別の原因によってもこの状態は起こりえる。これらの場合は、差分ＰＷＭ信号ＯＵＴＰ−ＯＵＴＮの値が正規でなくなる。そこで、これらを解消するには、このような事態が発生したとき、第１および第２のシフトレジスタ２０，３０は０リセット（初期化）し、制御回路４０の初期化させれば良い。また、本実施例のエッジ検出回路１０は、入力するＰＷＭ信号の立上りエッジを検出する場合について説明したが、立下りエッジを検出するようにしても良く、さらに、立上りエッジ検出と立下り検出を切り替え可能としても良い。また、第１および第２のシフトレジスタ２０，３０の出力側に、電力増幅用のバッファあるいはレベルシフト回路を設けることで、スピーカを直接ＢＴＬ駆動させることが可能となる。また、クロック信号ＣＬＫは、外部から入力させる場合の他、内蔵させたクロック発振器で生成させてもよい。このクロック信号ＣＬＫの周波数は、入力するＰＷＭ信号をサンプリングできる周波数（最低分解能周波数）の整数倍の周波数が望ましい。また、第２のシフトレジスタ３０を構成するフリップフロップは、データロード機能およびホールド機能付きのものであっても、同様の動作を実現することができる。

本発明は、ＰＷＭ信号で入力される音声信号等を増幅してスピーカを駆動するＤ級増幅器に利用することができる。

本発明の１つの実施例のＤ級増幅回路の回路図である。 図１のＤ級増幅回路の動作波形図である。 ＰＷＭ信号の正転信号と反転信号を使用したときのＤ級増幅回路の動作波形図である。 図１のＤ級増幅回路の第１のシフトレジスタの動作説明図である。 図１のＤ級増幅回路の第２のシフトレジスタの動作説明図である。 従来のＤ級増幅回路の回路図である。 入力信号の振幅が大きい場合の図４のＤ級増幅回路の動作波形図である。 入力信号の振幅が小さい場合の図４のＤ級増幅回路の動作波形図である。 従来の別のＤ級増幅器の回路図である。 図６のＤ級増幅回路の動作波形図である。 図６のＤ級増幅回路の出力回路の動作説明図である。

符号の説明

１０：エッジ検出回路
２０：第１のシフトレジスタ
３０：第２のシフトレジスタ
４０：制御回路
５１：入力アンプ、５２：三角波発振器、５３：比較器、５４：ゲート駆動回路、５５：出力回路、５６，５７：ローパスフィルタ、５８：スピーカ
６１：全差動アンプ、６２，６３：反転アンプ、６４：三角波発振器、６５，６６：比較器、６７：ゲート駆動回路、５８：出力回路、６９：スピーカ

Claims (4)

1. ２レベルのＰＷＭ信号を入力して３レベルのＰＷＭ信号を出力するＰＷＭ処理方法において、
   前記２レベルのＰＷＭ信号を入力して、クロック信号に同期させた同期ＰＷＭ信号を得るとともに、前記２レベルのＰＷＭ信号の正又は負の一方の極性のエッジを検出したエッジ検出信号を得て、
   前記同期ＰＷＭ信号をｎ段の第１のシフトレジスタに入力して、前記クロック信号に同期させて後段にシフトさせ、
   先の前記エッジ検出信号と次の前記エッジ検出信号の間の前記同期ＰＷＭ信号を時間軸反転且つ論理反転し、ｎ段の第２のシフトレジスタの初段から順にセットしてから、前記クロック信号に同期させて後段にシフトさせ、
   前記第１のシフトレジスタの出力ＰＷＭ信号と前記第２のシフトレジスタの出力ＰＷＭ信号の差分をとることで前記２レベルのＰＷＭ信号に応じた３レベルのＰＷＭ信号を得ることを特徴とするＰＷＭ処理方法。
2. ２レベルのＰＷＭ信号を入力して３レベルのＰＷＭ信号を出力するＰＷＭ処理回路において、
   前記２レベルのＰＷＭ信号を入力して、クロック信号に同期させた同期ＰＷＭ信号を出力するとともに、前記２レベルのＰＷＭ信号の正又は負の一方の極性のエッジを検出したエッジ検出信号を出力するエッジ検出回路と、
   ｎ段のフリップフロップを備え、前記エッジ検出回路から出力する前記同期ＰＷＭ信号を初段に入力して、前記クロック信号に同期させて後段にシフトさせる第１のシフトレジスタと、
   ｎ段のフリップフロップを備え、前記エッジ検出回路から出力する、先の前記エッジ検出信号と次の前記エッジ検出信号の間の、時間軸反転且つ論理反転された前記同期ＰＷＭ信号が、初段から順にセットされてから前記クロック信号に同期して後段にシフトする第２のシフトレジスタと、
   を有し、前記第１のシフトレジスタの出力ＰＷＭ信号と前記第２のシフトレジスタの出力ＰＷＭ信号の差分をとることで前記２レベルのＰＷＭ信号に応じた３レベルのＰＷＭ信号を得ることを特徴とするＰＷＭ処理回路。
3. 請求項２に記載のＰＷＭ処理回路において、
   前記第２のシフトレジスタを構成するフリップフロップは、Ｄ端子に入力するデータを前記クロック信号によってラッチするＤラッチ機能の他に、データのプリセット機能又はロード機能および該プリセットした信号を保持するホールド機能を備えることを特徴とするＰＷＭ処理回路。
4. 請求項２又は３に記載のＰＷＭ処理回路において、
   所定時間を経過しても前記エッジ検出回路からのエッジ検出信号が入力しないとき、又は前記第２のシフトレジスタの出力が所定時間を超えてある値に固定されたとき、前記第１および第２のシフトレジスタが初期化されるようにしたことを特徴とするＰＷＭ処理回路。

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