JP5259122B2 - 表示基板及びこれを有する表示パネル - Google Patents

Description

本発明は、表示基板及びこれを有する表示パネルに関する。より詳細には、ゲート信号遅延を緩和させる表示基板及びこれを有する表示パネルに関する。

一般に、液晶表示パネルは、薄膜トランジスタと画素電極とを有するアレイ基板、カラーフィルタと共通電極とを有するカラーフィルタ、及びアレイ基板とカラーフィルタ基板との間に介在された液晶層を含む。ここで、アレイ基板は、互いに垂直に交差され、複数の単位画素を定義するゲート配線及びデータ配線を更に含み、薄膜トランジスタ及び画素電極は一般的に単位画素内に形成される。

液晶表示パネルに表示される画像の画質は、ゲート配線及びデータ配線に印加される信号の正常な伝達に大きく影響を受ける。

特に、液晶表示パネルの画面が大型化される場合、ゲート信号配線の長さが増加し、時定数が増加して、高解像度になると、薄膜トランジスタの導通時間は相対的に減少する。従って、大型及び高解像度液晶表示パネルであるほど、ゲート信号配線の時定数が充分に小さくなければ、ゲート信号遅延が増加し、ゲートＩＣの出力が不充分になるという問題点がある。液晶表示パネルの画面が大型化され、高解像度の画質が要求されることにより、従来の６０Ｈｚ駆動で１２０Ｈｚの信号周波数で画像を表示する駆動方式を使用する場合、ゲート信号遅延がより問題になる。

ゲート信号遅延は、ゲート配線の抵抗が大きく、ゲート配線に形成される寄生キャパシタが大きいほど増加する。従って、ゲート信号遅延を減少させるために、ゲート配線の材料に用いられる低抵抗メタルについての研究が続けられており、寄生キャパシタの発生を抑制する設計が行われている。

一方、最近、液晶表示パネルの側面視野角を向上させるために、画素電極をパターニングして単位画素領域を複数個のドメインに分割するＰＶＡモード及びパターニングされた画素電極を電気的に互いに分離されたサブ電極に分割するＳＰＶＡモードの液晶表示パネルが開発されている。特に、ＳＰＶＡモードにおいて、１つの単位画素領域に形成されたサブ電極が互いに異なるゲート配線に接続された場合、ゲート信号遅延は、正常な画像表示に大きな障害となる。

本発明の技術的課題は、このような従来の問題点を解決するためのもので、本発明の目的は、ゲート配線に形成されるキャパシタの寄生容量を減少させて信号遅延を減少させた表示基板を提供することにある。

本発明の他の目的は、ゲート配線に形成されるキャパシタの寄生容量を減少させて信号遅延を減少させた表示基板を含む表示パネルを提供することにある。

前記した本発明の目的を実現するために、本発明の一実施例による表示基板は、ベース基板、ゲート配線、データ配線、画素電極、及びシールド電極を含む。ベース基板には、マトリックス形状に配列される複数の単位画素領域が含まれる。ゲート配線は単位画素領域間に延長され、データ配線はゲート配線と交差して単位画素領域間に延長される。画素電極は単位画素領域内に配置され、ゲート配線及びデータ配線と電気的に接続されたスイッチング素子の出力端子と電気的に接続される。シールド電極は、ゲート配線及びデータ配線の上部に形成される。シールド電極にはゲート配線の一部を露出させる開口が形成される。

シールド電極は、画素電極と同じ層に同じ物質で形成される。開口により形成されるシールド電極の内側エッジはゲート配線とオーバーラップされる。シールド電極は、ゲート配線より大きい幅を有してゲート配線をカバーし、画素電極と離隔するように配置される。ゲート配線の幅及びデータ配線の幅は、相互に交差する交差部で減少する。画素電極には、ドメイン分割パターンが形成される。

前記した本発明の他の目的を実現するために、本発明の一実施例による表示パネルは、第１基板、第２基板、及び第１基板と第２基板との間に介在される液晶層を含む。第１基板は、下部基板上に配置されたゲート配線と、ゲート配線と交差するデータ配線と、ゲート配線及びデータ配線によって定義される単位画素領域内に配置された画素電極と、ゲート配線及びデータ配線を画素電極にスイッチングさせるスイッチング素子と、シールド電極とを含む。シールド電極は、ゲート配線及びデータ配線の上部に形成され、シールド電極にはゲート配線を一部露出させる第１開口が形成される。第２基板は、下部基板と対向する上部基板と、画素電極に対向して上部基板に形成される共通電極とを含む。

一実施例において、第１基板は、ゲート配線、データ配線、及びスイッチング素子をカバーする保護絶縁膜を更に含む。画素電極及びシールド電極は、保護絶縁膜上に形成される。第１開口により形成されるシールド電極の内側エッジはゲート配線とオーバーラップされ、シールド電極の外側エッジは画素電極のエッジとゲート配線のエッジとの間に配置される。共通電極には、第１開口に対応する第２開口が形成される。第２開口により形成される共通電極の内側エッジは、シールド電極の内側エッジと外側エッジとの間に配置される。第２基板は、光遮断パターン、カラーフィルタ、及びオーバーコーティング膜を更に含む。光遮断パターンは、ゲート配線、データ配線、及びスイッチング素子に対応して上部基板に形成される。カラーフィルタは、単位画素領域に対応して形成される。保護膜は、光遮断パターンとカラーフィルタとをカバーし、共通電極は保護膜上に形成される。画素電極には、第１ドメイン分割パターンが形成され、共通電極には第１ドメイン分割パターンと交互に配置される第２ドメイン分割パターンが形成される。

本発明の表示基板及びこれを有する表示パネルによると、大型及び高解像度を有する表示パネルでゲート遅延を減少させて良質の画像を実現することができる。

以下、添付図面を参照して、本発明の好ましい実施例を詳細に説明する。

図１乃至図３を参照して、表示基板について以下説明する。図１は、本発明の一実施例による表示基板の平面図である。図２は、図１に図示された表示基板をＩ−Ｉ´線に沿って切断した断面図である。

図１及び図２を参照すると、表示基板１００は、ベース基板１１０、ゲート配線ＧＬ、一対のデータ配線ＤＬ１、ＤＬ２、画素電極ＰＥ、及びシールド電極ＳＣを含む。

ベース基板１１０は、光学的に等方性を有するガラスから形成されてもよい。ベース基板１１０には、マトリックス形状に配列される複数の単位画素領域が配置される。単位画素領域は、マトリックス形状及びモザイク形状等一定の配列方式によって配置される。

ゲート配線ＧＬは、ベース基板１１０上で単位画素領域間に延長される。データ配線ＤＬ１、ＤＬ２は、ゲート配線ＧＬと絶縁された状態で、ゲート配線ＧＬが形成されたベース基板１１０上に配置される。データ配線ＤＬ１、ＤＬ２は、ゲート配線ＧＬと交差して単位画素領域の間に延長される。ゲート配線ＧＬは、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、及び銀（Ａｇ）等で形成されてもよい。

ゲート配線ＧＬに印加される制御信号の遅延を減少させるために、ゲート配線ＧＬは抵抗値の小さいメタルで形成されることが好ましく、ゲート配線ＧＬの断面積が大きいことが好ましい。しかし、ゲート配線ＧＬの線幅が非常に大きいと、単位画素領域の開口率が減少し、ゲート配線ＧＬの厚みが非常に厚いと、ゲート配線ＧＬの上部に形成される他の層の形成が容易ではなくなる。本実施例において、ゲート配線ＧＬは、第１の幅を有する。一方、ゲート配線ＧＬとデータ配線ＤＬとの間のオーバーラップされる面積を減少させるために、ゲート配線ＧＬの幅は、データ配線ＤＬと交差する交差部で減少して、データ配線ＤＬの幅はゲート配線ＧＬと交差する交差部で減少することが好ましい。

各単位画素領域には薄膜トランジスタが形成される。薄膜トランジスタは、ゲート配線ＧＬ及びデータ配線ＤＬ１、ＤＬ２と電気的に接続される。各薄膜トランジスタは、各ゲート配線ＧＬ又は各データ配線ＤＬ１、ＤＬ２に沿って配置され、ゲート配線ＧＬ及びデータ配線ＤＬ１、ＤＬ２と電気的に接続され、ゲート配線ＧＬから印加された制御信号によってデータ配線ＤＬ１、ＤＬ２から印加された画素電圧を出力する。

本実施例において、１つの単位画素領域には１つのゲート配線ＧＬと２つのデータ配線ＤＬ１、ＤＬ２が対応する。従って、単位画素領域を中心に薄膜トランジスタを説明する。単位画素領域に対応する２つのデータ配線ＤＬ１、ＤＬ２をそれぞれ第１データ配線ＤＬ１及び第２データ配線ＤＬ２と定義する。第１データ配線ＤＬ１と接続された薄膜トランジスタを第１薄膜トランジスタＴＦＴ１、第２データ配線ＤＬ２と接続された薄膜トランジスタを第２薄膜トランジスタＴＦＴ２とそれぞれ定義する。第１及び第２薄膜トランジスタＴＦＴ１、ＴＦＴ２の層状構造は同じなので、説明の便宜のために図１及び図２に図示された第１薄膜トランジスタＴＦＴ１を中心に層状構造を説明する。

第１薄膜トランジスタＴＦＴ１は、図１及び図２に示すように、第１ゲート電極ＧＥ１、ゲート絶縁膜１２０、第１アクティブ層ＡＬ１、第１オーミックコンタクト層ＯＬ１、第１ソース電極ＳＥ１、及び第１ドレイン電極ＤＥ１を含む。

第１ゲート電極ＧＥ１は、ゲート配線ＧＬから突出される。ゲート絶縁膜１２０は、ゲート配線ＧＬが形成されたベース基板１１０上に形成される。第１アクティブ層ＡＬ１は、例えば、アモルファスシリコンのような半導体からなり、第１ゲート電極ＧＥ１に対応するゲート絶縁膜１２０上に形成される。

第１ソース電極ＳＥ１は、第１データ配線ＤＬ１のうち、第１アクティブ層ＡＬ１とオーバーラップされる部分で、一例としてＵ字形状を有する。第１ドレイン電極ＤＥ１は、第１ソース電極ＳＥ１と同じ層に第１ソース電極ＳＥ１から離隔するように形成される。第１ドレイン電極ＤＥ１は、一例として、Ｕ字形状を有する第１ソース電極ＳＥ１の中間に配置される。従って、第１ドレイン電極ＤＥ１は第１アクティブ層ＡＬ１と一部オーバーラップされ、第１データ配線ＤＬ１に沿って延長される。第１オーミックコンタクト層ＯＬ１は、例えば、ｎ−ｔｙｐｅの不純物がドーピングされたアモルファスシリコンからなり、第１アクティブ層ＡＬ１と第１ソース電極ＳＥ１との間、及び第１アクティブ層ＡＬ１と第１ドレイン電極ＤＥ１との間にそれぞれ形成される。

表示基板１００は、パシベーション層１３０及び保護絶縁膜１４０を更に含む。

パシベーション層１３０は、第１薄膜トランジスタＴＦＴ１、第２薄膜トランジスタＴＦＴ２、第１データ配線ＤＬ１、第２データ配線ＤＬ２、及びゲート絶縁膜１２０をカバーする。

保護絶縁膜１４０は、パシベーション層１３０上に形成され、表面を平坦化させる。本実施例で保護絶縁膜１４０は、ベース基板１１０に入射した光の色相をそのまま維持する有機絶縁膜１４０である。これとは異なる他の実施例において、保護絶縁膜１４０は、単位画素領域別に互いに異なる色相を有するカラーフィルタであってもよい。ここで、パシベーション層１３０及び保護絶縁膜１４０のうち、いずれか１つは省略されてもよい。

画素電極ＰＥは、有機絶縁膜１４０上の単位画素領域に形成される。画素電極ＰＥは透明な導電性物質からなり、一例として、酸化スズインジウム（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）、アモルファス酸化スズインジウム（ａ−ＩＴＯ）等からなる。

本実施例で、画素電極ＰＥは電気的に互いに分離された第１サブ電極ＳＰＥ１及び第２サブ電極ＳＰＥ２を含む。第１サブ電極ＳＰＥ１及び第２サブ電極ＳＰＥ２にはドメイン分割パターンＤＤＰが形成される。本実施例でドメイン分割パターンＤＤＰは、第１サブ電極ＳＰＥ１及び第２サブ電極ＳＰＥ２の一部がＶ字形状に除去された開口パターンである。これとは異なる他の実施例において、ドメイン分割パターンＤＤＰは、突起パターンであってもよい。

第１サブ電極ＳＰＥ１は、有機絶縁膜１４０に形成された第１コンタクトホール１４２を通じて第１薄膜トランジスタＴＦＴ１の第１ドレイン電極ＤＥ１と電気的に接続され、第２サブ電極ＳＰＥ２は第２コンタクトホール１４４を通じて第２薄膜トランジスタＴＦＴ２の第２ドレイン電極ＤＥ２と電気的に接続される。

表示基板１００は、ストレージ配線ＳＴＬを更に含む。ストレージ配線ＳＴＬはゲート配線ＧＬと同じ層に形成され、ゲート配線ＧＬと平行に単位画素領域を横切るように配置されてもよい。ストレージ配線ＳＴＬのうち、単位画素領域内に対応する部分はその幅が増加してストレージ電極ＳＴＥを形成する。

図３は、図１に図示された表示基板をＩＩ−ＩＩ´線に沿って切断した断面図である。

図１、図２、及び図３を参照すると、シールド電極ＳＣは、画素電極ＰＥと同様に、有機絶縁膜１４０上に画素電極ＰＥと同じ物質で形成される。シールド電極ＳＣは単位画素領域の間に対応して形成される。従って、シールド電極ＳＣはゲート配線ＧＬ及びデータ配線ＤＬ１、ＤＬ２の上部に形成される。ゲート配線ＧＬに対応するシールド電極ＳＣはゲート配線ＧＬの第１の幅Ｗ１より大きい第２の幅Ｗ２を有してゲート配線ＧＬを完全にカバーする。シールド電極ＳＣの外側エッジは、画素電極ＰＥのエッジとゲート配線ＧＬのエッジとの間に配置される。

本実施例でゲート配線ＧＬと画素電極ＰＥ及びデータ配線ＤＬ１、ＤＬ２と画素電極ＰＥは、平面図上でオーバーラップされないが、数乃至数十マイクロスケールに近接して形成される。従って、ゲート絶縁膜１２０、パシベーション膜１３０、及び有機絶縁膜１４０を誘電体としてゲート配線ＧＬと画素電極ＰＥとの間には第１寄生キャパシタが形成され、データ配線ＤＬ１、ＤＬ２と画素電極ＰＥとの間には第２寄生キャパシタが形成される。

シールド電極ＳＣは、ゲート配線ＧＬ及びデータ配線ＤＬ１、ＤＬ２の上部に形成されるので、シールド電極ＳＣとゲート配線ＧＬとの間及びシールド電極ＳＣとデータ配線ＤＬ１、ＤＬ２との間には第３寄生キャパシタが形成される。第３寄生キャパシタが形成される場合、第１寄生キャパシタ及び第２寄生キャパシタのサイズが非常に小さくなる。従って、第１寄生キャパシタ及び第２寄生キャパシタにより画素電極ＰＥに印加される画素電圧が歪曲される程度及びデータ信号が歪曲される程度が減少する。

一方、ゲート信号遅延を減少させるためには、ゲート配線ＧＬに形成される寄生キャパシタが小さいほど好ましい。従って、第３寄生キャパシタも減少させることが好ましい。

本実施例で、ゲート配線ＧＬの上部に形成されたシールド電極ＳＣには、シールド電極ＳＣの一部が除去された開口ＯＰが形成される。開口ＯＰは、ゲート配線ＧＬに沿って長く延長され、ゲート配線ＧＬの第１の幅Ｗ１より小さい第３の幅Ｗ３を有する。開口ＯＰは、ゲート配線ＧＬに完全にオーバーラップされるように形成される。即ち、開口ＯＰにより形成されたシールド電極ＳＣの内側エッジはゲート配線ＧＬとオーバーラップされる。即ち、開口ＯＰの第３の幅Ｗ３（全体幅）はゲート配線ＧＬの第１の幅Ｗ１上に直接的に配置される。従って、シールド電極ＳＣに開口ＯＰが形成されても、シールド電極ＳＣの一部はゲート配線ＧＬとオーバーラップされるので、第３寄生キャパシタが形成され、その結果、第１寄生キャパシタ及び第２寄生キャパシタが形成されることを遮断する効果は残る。

シールド電極ＳＣとゲート配線ＧＬのオーバーラップされる面積が大きいほど、シールド電極ＳＣとゲート配線ＧＬ間の離隔間隔が小さいほど、及びゲート絶縁膜１２０、パシベーション膜１３０及び有機絶縁膜１４０の誘電率が大きいほど、第３寄生キャパシタが増加する。

本実施例において、シールド電極ＳＣに形成される開口ＯＰによって第３寄生キャパシタは大幅に減少する。又、ゲート配線ＧＬの線幅を増加させても、シールド電極ＳＣに形成された開口ＯＰによって第３寄生キャパシタは殆ど増加しない。従って、ゲート配線ＧＬの線幅を増加させてゲート配線ＧＬの抵抗を減少させることができ、シールド電極ＳＣに形成された開口ＯＰによって第３寄生キャパシタが減少し、ゲート信号遅延を減少させることができる。

図４乃至図９を参照して、表示パネルについて以下説明する。図４は、本発明の一実施例による表示パネルの平面図である。

図４を参照すると、表示パネル５００は、第１基板５０１、第２基板６０１、及び第１基板と第２基板６０１との間に介在される液晶層ＬＣを含む。第１基板５０１は、図１乃至図３に図示された表示基板１００と実質的に同じである。

従って、単位画素領域を基準に観察すると、第１基板５０１は、下部基板５１０と、下部基板５１０上に配置されたゲート配線ＧＬと、ゲート配線ＧＬと交差する第１データ配線ＤＬ１及び第２データ配線ＤＬ２と、ゲート配線ＧＬ、第１データ配線ＤＬ１及び第２データ配線ＤＬ２によって定義される単位画素領域内に配置された画素電極ＰＥと、ゲート配線ＧＬ、第１データ配線ＤＬ１、及び第２データ配線ＤＬ２を画素電極ＰＥにスイッチングさせる第１薄膜トランジスタＴＦＴ１及び第２薄膜トランジスタＴＦＴ２と、単位画素領域間に形成されたシールド電極ＳＣとを含む。

シールド電極ＳＣは、ゲート配線ＧＬ、第１データ配線ＤＬ１及び第２データ配線ＤＬ２の上部に形成され、ゲート配線ＧＬに対応するシールド電極ＳＣには第１開口ＯＰ１が形成される。

下部基板５１０、画素電極ＰＥに形成される第１ドメイン分割パターンＤＤＰ１及びシールド電極ＳＣに形成される第１開口ＯＰ１は、図１乃至図３に図示されたベース基板１１０、ドメイン分割パターンＤＤＰ、及び開口ＯＰにそれぞれ対応する。

図５は、図４に図示された表示パネルの第２基板の平面図である。図６は、図４に図示された表示パネルをＩＩＩ−ＩＩＩ´線に沿って切断した断面図である。図７は、図４に図示された表示パネルをＩＶ−ＩＶ´線に沿って切断した断面図である。

図５、図６、及び図７を参照すると、第２基板６０１は、第１基板５０１の下部基板５１０と対向する上部基板６１０、光遮断パターンＢＭ、カラーフィルタ６２０、オーバーコーティング膜６３０、及び共通電極６４０を含む。

光遮断パターンＢＭは、下部基板５１０と対向する上部基板６１０の第１の領域（面）に形成される。光遮断パターンＢＭは、図４に示すように、単位画素領域間の境界領域、第１薄膜トランジスタＴＦＴ１、第２薄膜トランジスタＴＦＴ２、ゲート配線ＧＬ、第１データ配線ＤＬ１、第２データ配線ＤＬ２、及びストレージ配線ＳＴＬをカバーする。光遮断パターンＢＭは、単位画素領域に対応する形状を有する開口部を定義する。光遮断パターンＢＭは有機物を含むことが好ましいが、クロム（Ｃｒ）のような無機物を含んでもよい。

カラーフィルタ６２０は開口部に形成され、光遮断パターンＢＭと一部オーバーラップされる。カラーフィルタ６２０は、赤色カラーフィルタ、緑色カラーフィルタ、及び青色カラーフィルタのうち、いずれか一つである。赤色カラーフィルタ、緑色カラーフィルタ、及び青色カラーフィルタは、ストライプタイプ及びモザイクタイプ等所定の配列方式によって配列される。

本実施例と異なり、パシベーション膜５３０上に形成された有機絶縁膜５４０に代替してカラーフィルタ６２０を第１基板５０１上に形成する場合、第２基板６０１上にカラーフィルタは省略されてもよい。

オーバーコーティング膜６３０は、カラーフィルタ６２０及び光遮断パターンＢＭをカバーして保護し、第２基板６０１の表面を平坦化させる。オーバーコーティング膜６３０は、透明な有機物からなることが好ましい。

共通電極６４０は、オーバーコーティング膜６３０上に画素電極ＰＥと同じ材質で形成される。共通電極６４０には、単位画素領域に対応して第２ドメイン分割パターンＤＤＰ２、例えば、開口パターンが形成される。第１ドメイン分割パターンＤＤＰ１と第２ドメイン分割パターンＤＤＰ２とは交互に配置される。その結果、単位画素領域は、複数個のドメインに分割される。ここで、ドメインは液晶の配列方向が不連続的に変わる位置を境界として区分される領域で定義される。

ゲート配線ＧＬと共通電極６４０とがオーバーラップされる場合、ゲート配線ＧＬに第４寄生キャパシタが形成され、第４寄生キャパシタは、ゲート信号遅延を増加させる。本実施例では、ゲート配線ＧＬと共通電極６４０との間のオーバーラップされる面積を少なくするために、ゲート配線ＧＬに対応する共通電極６４０の一部が除去され第２開口ＯＰ２が形成される。第２開口ＯＰ２は、シールド電極ＳＣに形成された第１開口ＯＰ１に対応する。

液晶層ＬＣは、図６に示すように、第１基板５０１と第２基板６０１との間に介在される。互いに隣り合うドメインで液晶層ＬＣに含まれる液晶分子は、それぞれ互いに異なる方向に配列される。これによって、１つの単位画素領域から出射される光の視野角が増加する。

図８は、図４に図示された第１領域の拡大図である。図９は、図４に図示されたＶ−Ｖ´線に沿って切断した断面図である。

図８及び図９を参照すると、ゲート配線ＧＬは第１の幅Ｗ１を有する。ゲート配線ＧＬをカバーするシールド電極ＳＣは、第１の幅Ｗ１より大きい第２の幅Ｗ２を有し、画素電極ＰＥと離隔される。従って、シールド電極ＳＣの外側エッジは、画素電極ＰＥのエッジとゲート配線ＧＬのエッジの間に配置される。

ゲート配線ＧＬに対応するシールド電極ＳＣには、ゲート配線ＧＬに沿って長く延長される第１開口ＯＰ１が形成される。第１開口ＯＰ１は、第１の幅Ｗ１より小さい第３の幅Ｗ３を有する。第１開口ＯＰ１は、ゲート配線ＧＬと完全にオーバーラップされる。従って、第１開口ＯＰ１によって形成されたシールド電極ＳＣの内側エッジは、ゲート配線ＧＬにオーバーラップされる。

第１開口ＯＰ１が形成されることにより、シールド電極ＳＣとゲート電極との間に形成される第３寄生キャパシタは大幅に減少する。第３寄生キャパシタが形成されることにより、画素電極ＰＥとゲート配線ＧＬとの間に第１寄生キャパシタ形成が抑制され、画素電極ＰＥに印加される画素電圧の歪曲及びゲート信号遅延が減少する。

一方、前述したように、ゲート配線ＧＬに対応する領域で共通電極６４０上に第２開口ＯＰ２が形成され、ゲート配線ＧＬと共通電極６４０間に形成される第４寄生キャパシタの形成が抑制される。第４寄生キャパシタが形成されることを抑制するために、共通電極６４０とゲート配線ＧＬとはオーバーラップされないことが好ましい。

本実施例で、第２開口ＯＰ２は、ゲート配線ＧＬの第１の幅Ｗ１より大きい第４の幅Ｗ４を有し、ゲート配線ＧＬに沿って第１開口ＯＰ１より長く延長される。即ち、第１開口ＯＰ１の第３の幅Ｗ３（全体幅）はゲート配線ＧＬの第１の幅Ｗ１上に直接的に配置され、ゲート配線ＧＬの全体幅は、第２開口ＯＰ２の第４の幅Ｗ４の下に直接的に配置される。従って、平面図上で第１開口ＯＰ１は、第２開口ＯＰ２の内側に配置され、第２開口ＯＰ２によって形成された共通電極６４０の内側エッジは、ゲート配線ＧＬのエッジとシールド電極ＳＣの外側エッジとの間に配置される。

ゲート配線ＧＬの線幅を増加させても第１開口ＯＰ１によって第３寄生キャパシタは殆ど増加することなく、第２開口ＯＰ２によって第４寄生キャパシタの形成は抑制される。

以上で詳細に説明したように、本発明によると、画素電極とゲート配線との間及び画素電極とデータ配線との間において、信号の干渉を抑制するために、表示パネルに形成されたゲート配線及びデータ配線の上部に画素電極と離隔したシールド電極が形成される。ゲート配線に対応するシールド電極及び共通電極には開口が形成され、ゲート配線に形成される寄生キャパシタの大きさを大幅に減少させることができる。その結果、寄生キャパシタを増加させることなく、ゲート配線の線幅を増加させることができ、ゲート信号遅延を大幅に減少させることができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

本発明の一実施例による表示基板の平面図である。 図１に図示された表示基板をＩ−Ｉ´線に沿って切断した断面図である。 図１に図示された表示基板をＩＩ−ＩＩ´線に沿って切断した断面図である。 本発明の一実施例による表示パネルの平面図である。 図４に図示された表示パネルの第２基板の平面図である。 図４に図示された表示パネルをＩＩＩ−ＩＩＩ´線に沿って切断した断面図である。 図４に図示された表示パネルをＩＶ−ＩＶ´線に沿って切断した断面図である。 図４に図示された第１領域の拡大図である。 図４に図示された表示パネルをＶ−Ｖ´線に沿って切断した断面図である。

符号の説明

１００ 表示基板
１１０ ベース基板
１２０ ゲート絶縁膜
１３０ パシベーション膜
１４０ 有機絶縁膜
５００ 表示パネル
６２０ カラーフィルタ
６３０ オーバーコーティング膜
６４０ 共通電極
ＧＬ ゲート配線
ＤＬ データ配線
ＳＴＬ ストレージ配線
ＴＦＴ 薄膜トランジスタ
ＰＥ 画素電極
ＳＰＥ サブ電極
ＯＰ 開口
ＢＭ 光遮断パターン
ＤＤＰ ドメイン分割パターン
ＳＣ シールド電極

Claims (22)

1. マトリックス形状に配列される単位画素領域を含むベース基板と、
   前記単位画素領域間に延長されたゲート配線と、
   前記ゲート配線と交差して前記単位画素領域間に延長されたデータ配線と、
   前記単位画素領域内に配置され、前記ゲート配線及びデータ配線と電気的に接続されたスイッチング素子の出力端子と電気的に接続された画素電極と、
   前記ゲート配線及びデータ配線の上部に形成され、前記ゲート配線の一部を露出させる開口が形成されたシールド電極と、を含み、
   前記シールド電極は、前記画素電極と同じ層に形成されることを特徴とする表示基板。
2. 前記シールド電極は、前記画素電極と同じ物質で形成されることを特徴とする請求項１記載の表示基板。
3. 前記開口によって形成された前記シールド電極の内側エッジは、前記ゲート配線とオーバーラップされることを特徴とする請求項１記載の表示基板。
4. 前記シールド電極は、前記ゲート配線より大きい幅を有して前記ゲート配線をカバーし、前記画素電極と離隔することを特徴とする請求項３記載の表示基板。
5. 前記ゲート配線、前記データ配線、及び前記スイッチング素子をカバーする保護絶縁膜を更に含み、
   前記画素電極及び前記シールド電極は、前記保護絶縁膜上に形成されることを特徴とする請求項４記載の表示基板。
6. 前記保護絶縁膜は、カラーフィルタを含むことを特徴とする請求項５記載の表示基板。
7. 前記画素電極は、第１サブ電極及び第２サブ電極を含み、
   前記第１サブ電極及び前記第２サブ電極には、前記第１サブ電極及び前記第２サブ電極を複数の領域に分割するドメイン分割パターンが形成されることを特徴とする請求項４記載の表示基板。
8. 前記ゲート配線の幅は、前記データ配線と交差する交差部で減少することを特徴とする請求項１記載の表示基板。
9. 前記データ配線の幅は、前記ゲート配線と交差する交差部で減少することを特徴とする請求項１記載の表示基板。
10. 前記開口の全体幅によって定義される領域は、前記開口の下に配置された前記ゲート配線の幅によって定義される領域内に配置されることを特徴とする請求項１記載の表示基板。
11. 下部基板上に配置されたゲート配線と、前記ゲート配線と交差するデータ配線と、前記ゲート配線と前記データ配線とによって定義される単位画素領域内に配置された画素電極と、前記ゲート配線、前記データ配線、及び前記画素電極に電気的に接続されたスイッチング素子と、前記ゲート配線及び前記データ配線の上部に形成され、前記ゲート配線を一部露出させる第１開口が形成されたシールド電極を含む第１基板と、
    前記下部基板と対向する上部基板と、前記画素電極に対向して前記上部基板に形成された共通電極を含む第２基板と、
    前記第１基板と前記第２基板との間に配置された液晶層と、を含み、
    前記シールド電極は、前記画素電極と同じ層に形成されることを特徴とする表示パネル。
12. 前記第１基板は、前記ゲート配線、前記データ配線、及び前記スイッチング素子をカバーする保護絶縁膜を更に含み、
    前記画素電極及びシールド電極は、前記保護絶縁膜上に形成されることを特徴とする請求項１１記載の表示パネル。
13. 前記第１開口によって形成された前記シールド電極の内側エッジは前記ゲート配線とオーバーラップされ、
    前記シールド電極の外側エッジは、前記画素電極のエッジと前記ゲート配線のエッジとの間に配置されることを特徴とする請求項１２記載の表示パネル。
14. 前記共通電極には、前記第１開口に対応する第２開口が形成されることを特徴とする請求項１２記載の表示パネル。
15. 前記第２開口によって形成された前記共通電極の内側エッジは、前記シールド電極の内側エッジと外側エッジとの間に配置されたことを特徴とする請求項１４記載の表示パネル。
16. 前記第２基板は、
    前記ゲート配線、前記データ配線、及び前記スイッチング素子に対応して前記上部基板に形成された光遮断パターンと、
    前記単位画素領域に対応するカラーフィルタと、
    前記光遮断パターンと前記カラーフィルタとをカバーし、前記共通電極が形成される平坦な面を提供するオーバーコーティング膜と、を更に含むことを特徴とする請求項１５記載の表示パネル。
17. 前記保護絶縁膜は、カラーフィルタであることを特徴とする請求項１２記載の表示パネル。
18. 前記画素電極には第１ドメイン分割パターンが形成され、
    前記共通電極には前記第１ドメイン分割パターンと交互に配置される第２ドメイン分割パターンが形成されることを特徴とする請求項１１記載の表示パネル。
19. 前記第１開口の全体幅によって定義される領域は、前記第１開口の下に配置された前記ゲート配線の幅によって定義される領域内に配置されることを特徴とする請求項１４記載の表示パネル。
20. 前記ゲート配線の全体幅によって定義される領域は、前記ゲート配線の上に配置された前記第２開口の幅によって定義される領域内に配置されることを特徴とする請求項１９記載の表示パネル。
21. 前記シールド電極は、前記単位画素領域の間に対応して形成されることを特徴とする請求項１１記載の表示パネル。
22. 前記シールド電極の外側エッジは、前記画素電極のエッジと前記ゲート配線のエッジとの間に配置されることを特徴とする請求項１１記載の表示パネル。

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