JP5258082B2 - 基板処理装置及び基板処理方法 - Google Patents
基板処理装置及び基板処理方法 Download PDFInfo
- Publication number
- JP5258082B2 JP5258082B2 JP2007183569A JP2007183569A JP5258082B2 JP 5258082 B2 JP5258082 B2 JP 5258082B2 JP 2007183569 A JP2007183569 A JP 2007183569A JP 2007183569 A JP2007183569 A JP 2007183569A JP 5258082 B2 JP5258082 B2 JP 5258082B2
- Authority
- JP
- Japan
- Prior art keywords
- chamber
- module
- substrate
- etching
- pattern forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
- H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
- H01L21/67178—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers vertical arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
- H01L21/67184—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the presence of more than one transfer chamber
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
本発明は、フォトリソグラフィ技術により基板上に所定のパターンを形成する基板処理装置及び基板処理方法に関する。
半導体デバイスの製造工程におけるフォトリソグラフィ工程においては、例えば被処理基板である半導体ウエハ（以下、ウエハという）上に、塗布液であるレジスト液を塗布しレジスト膜を形成するレジスト塗布処理、塗布処理後のウエハを熱処理するプリベーキング処理（ＰＡＢ）、レジスト膜を所定のパターンに露光する露光処理、露光後にレジスト膜内の化学反応を促進させるポストエクスポージャベーキング処理（ＰＥＢ）、露光されたレジスト膜を現像する現像処理等が順次行われ、ウエハ上に所定のパターンが形成される。
さらに、フォトリソグラフィ工程後は、前記レジストパターンをマスクとして、ウエハ上の下地膜、例えば酸化膜を除去するエッチング処理が行われ、所定のパターンが形成される。
さらに、フォトリソグラフィ工程後は、前記レジストパターンをマスクとして、ウエハ上の下地膜、例えば酸化膜を除去するエッチング処理が行われ、所定のパターンが形成される。
ところで近年、このようなフォトリソグラフィ工程を実行する塗布現像装置においては、生産性を向上するため、ベークや現像処理等、同じ処理を行うことのできるモジュールを夫々複数搭載している。また、エッチング装置においても同様に、同様のエッチングチャンバを複数搭載している。
即ち、そのような構成を有することにより、複数のウエハを同様のモジュールに分配して並列処理を行い、生産性を向上することが可能となる。
即ち、そのような構成を有することにより、複数のウエハを同様のモジュールに分配して並列処理を行い、生産性を向上することが可能となる。
しかしながら、塗布現像装置においては、同様の処理を行うモジュールであっても、個体差があるためにウエハ上に形成されるレジストパターンの線幅（ＣＤ）やサイドウォールアングル（ＳＷＡ）等の特性値においてばらつきが生じ、エッチング装置においては、エッチングバイアス等の特性値にばらつきが生じるという課題があった。
このような課題に対しては、塗布現像装置及びエッチング装置の夫々において、パターン特性値のばらつきを無くすための補正手段を設け対応している。
尚、特許文献１には、塗布現像装置における加熱処理の補正値（オフセット値）を調整することによりパターンの特性値を目標値に近似させる基板処理装置が開示されている。
特開２００７−１１００７８号公報
このような課題に対しては、塗布現像装置及びエッチング装置の夫々において、パターン特性値のばらつきを無くすための補正手段を設け対応している。
尚、特許文献１には、塗布現像装置における加熱処理の補正値（オフセット値）を調整することによりパターンの特性値を目標値に近似させる基板処理装置が開示されている。
しかしながら、従来は、塗布現像装置側にあっては、全てのモジュールにおいてレジストパターンの特性値を所定値に近似させるための補正が行われ、エッチング装置側にあっては、全てのチャンバにおいてエッチングバイアス等の特性値を所定の値に近似させるための補正が行われており、塗布現像装置側（モジュール）とエッチング装置側（チャンバ）の相互の関連性については考慮されていなかった。
そのため、塗布現像装置側のモジュールとエッチング装置側のチャンバとの組み合わせに起因するパターン特性値のばらつきが生じ、そのばらつきは、前記組み合わせによっては、個々のモジュール、チャンバでの補正では補正不可能な残差が生じるという課題があった。
そのため、塗布現像装置側のモジュールとエッチング装置側のチャンバとの組み合わせに起因するパターン特性値のばらつきが生じ、そのばらつきは、前記組み合わせによっては、個々のモジュール、チャンバでの補正では補正不可能な残差が生じるという課題があった。
本発明は、前記したような事情の下になされたものであり、レジストパターン形成処理後にエッチング処理が施される全ての基板において、処理結果の特性値を目標値に近似させ、且つ生産性を向上することのできる基板処理装置及び基板処理方法を提供することを目的とする。
前記した課題を解決するため、本発明に係る基板処理装置は、下地膜が成膜された基板に対し所定の処理を施すモジュールを複数備え、前記モジュールでの処理により基板上にレジストパターンを形成するレジストパターン形成装置と、前記レジストパターンが形成された基板を収容するチャンバを複数備え、前記チャンバ内において前記レジストパターンをマスクとして前記下地膜をパターニングするエッチングパターン形成装置とを具備する基板処理装置であって、前記レジストパターン形成装置及びエッチングパターン形成装置での処理後に夫々形成されたパターンの特性値を各基板について測定検査する検査手段と、前記検査手段による各基板についての測定結果を管理すると共に、各基板が処理されたモジュール及びチャンバを特定するための搬送情報を管理する制御手段とを備え、前記制御手段は、前記測定結果と搬送情報とに基づき、各モジュールにおいて施されるレジストパターン形成処理及び各チャンバにおいてなされるエッチングパターン形成処理について設定可能な補正値の範囲を求め、前記補正値の範囲内で補正される各モジュール及び各チャンバの中から、エッチング処理後のパターンの特性値が、全ての基板について所定の値に近似するよう前記モジュールと前記チャンバとの組み合わせを決定することに特徴を有する。
また、前記制御手段は、前記決定されたモジュールとチャンバとの組み合わせに基づき、各モジュールと各チャンバにおける処理上の補正値を決定することが望ましい。
また、前記制御手段は、前記決定されたモジュールとチャンバとの組み合わせに基づき、各モジュールと各チャンバにおける処理上の補正値を決定することが望ましい。
このような構成によれば、前記モジュールと前記チャンバとの組み合わせは、形成されたパターンの特性値の測定結果に基づき考慮された搬送ルートであって、前記搬送ルートに従えば、各モジュール及び各チャンバに対し補正値を夫々設定することにより、処理を行う全ての基板について、所定の目標値に近似した特性値を有するパターンを得ることができる。
また、前記制御手段は、前記モジュールと前記チャンバとの組み合わせを決定する際、単位時間当たりの処理枚数がより向上する組み合わせを選択することが望ましい。
このようにすれば、パターンの特性値が略均一となる上に、生産性も向上させることができる。
このようにすれば、パターンの特性値が略均一となる上に、生産性も向上させることができる。
また、１つまたは複数の前記レジストパターン形成装置と、１つまたは複数の前記エッチングパターン形成装置とを備え、前記制御手段は、前記１つまたは複数のレジストパターン形成装置が有する全てのモジュールと、前記１つまたは複数のエッチングパターン形成装置が有する全てのチャンバとの間で組み合わせを決定することが望ましい。
このように構成すれば、前記モジュールと前記チャンバとの組み合わせの選択肢を増やすことができ、パターンの特性値をより均一とすることができ、また、基板の処理効率がよくなるため、生産性も向上させることができる。
このように構成すれば、前記モジュールと前記チャンバとの組み合わせの選択肢を増やすことができ、パターンの特性値をより均一とすることができ、また、基板の処理効率がよくなるため、生産性も向上させることができる。
また、前記検査手段は、各レジストパターン形成装置と各エッチングパターン形成装置について設けられることが望ましい。
このように構成すれば、各レジストパターン形成装置と各エッチングパターン形成装置の夫々において、処理が終了した基板をすぐに測定検査することができるため、基板の滞留を低減し、生産性を向上させることができる。
このように構成すれば、各レジストパターン形成装置と各エッチングパターン形成装置の夫々において、処理が終了した基板をすぐに測定検査することができるため、基板の滞留を低減し、生産性を向上させることができる。
また、前記した課題を解決するため、本発明に係る基板処理方法は、下地膜が成膜された基板に対し所定の処理を施すモジュールでの処理により基板上にレジストパターンを形成し、前記レジストパターンが形成された基板をチャンバ内に収容し、前記レジストパターンをマスクとして前記下地膜をエッチング処理する基板処理方法であって、前記レジストパターン形成後とエッチング処理後の夫々において、形成されたパターンの特性値を各基板について測定検査するステップと、前記各基板についての測定結果と、複数のモジュール及び複数のチャンバの中から各基板が処理されたモジュール及びチャンバを特定するための搬送情報とに基づき、各モジュールにおいて施されるレジストパターン形成処理の処理及び各チャンバにおいてなされるエッチングパターン形成処理について設定可能な補正値の範囲を求め、前記補正値の範囲内で補正される各モジュール及び各チャンバの中から、エッチング処理後のパターンの特性値が、全ての基板について所定の値に近似するよう前記モジュールと前記チャンバとの組み合わせを決定するステップとを実行することに特徴を有する。
また、前記決定されたモジュールとチャンバとの組み合わせに基づき、各モジュールと各チャンバにおける処理上の補正値を決定することが望ましい。
また、前記決定されたモジュールとチャンバとの組み合わせに基づき、各モジュールと各チャンバにおける処理上の補正値を決定することが望ましい。
このような方法によれば、前記モジュールと前記チャンバとの組み合わせは、形成されたパターンの特性値の測定結果に基づき考慮された搬送ルートであって、前記搬送ルートに従えば、各モジュール及び各チャンバに対し補正値を夫々設定することにより、処理を行う全ての基板について、所定の目標値に近似した特性値を有するパターンを得ることができる。
また、前記モジュールと前記チャンバとの組み合わせを決定する際、単位時間当たりの処理枚数がより向上する組み合わせを選択することが望ましい。
このようにすれば、パターンの特性値が略均一となる上に、生産性も向上させることができる。
このようにすれば、パターンの特性値が略均一となる上に、生産性も向上させることができる。
本発明によれば、レジストパターン形成処理後にエッチング処理が施される全ての基板において、処理結果の特性値を目標値に近似させ、且つ生産性を向上することのできる基板処理装置及び基板処理方法を得ることができる。
以下、本発明に係る基板処理装置及び基板処理方法につき、図に示す実施の形態に基づいて説明する。図１は、本発明に係る基板処理装置１００の概略構成を概念的に示すブロック図である。
図１に示すように、基板処理装置１００は、被処理基板である半導体ウエハＷ（以下、単にウエハＷと呼ぶ）に夫々所定のレジストパターンを形成するための複数（本実施形態では３台）のレジストパターン形成装置Ｌｉ１〜Ｌｉ３を備える。
図１に示すように、基板処理装置１００は、被処理基板である半導体ウエハＷ（以下、単にウエハＷと呼ぶ）に夫々所定のレジストパターンを形成するための複数（本実施形態では３台）のレジストパターン形成装置Ｌｉ１〜Ｌｉ３を備える。
また、レジストパターン形成装置Ｌｉ１〜Ｌｉ３のいずれかによりレジストパターンが形成されたウエハＷに対しチャンバ内でエッチング処理を行い、被加工膜にパターン形成する複数（本実施形態では３台）のエッチングパターン形成装置Ｅｔ１〜Ｅｔ３を備える。
さらに、基板処理装置１００は、それらレジストパターン形成装置Ｌｉ１〜Ｌｉ３とエッチングパターン形成装置Ｅｔ１〜Ｅｔ３とからなる装置群の全体動作を制御し、それら装置から送信される情報を管理するホストコンピュータ６００（制御手段）を具備している。
尚、本実施の形態においては、夫々３台のレジストパターン形成装置Ｌｉ１〜Ｌｉ３とエッチングパターン形成装置Ｅｔ１〜Ｅｔ３とを備える構成を例に説明するが、本発明の基板処理装置及び基板処理方法においては、それら各装置の数は限定されるものではない。
さらに、基板処理装置１００は、それらレジストパターン形成装置Ｌｉ１〜Ｌｉ３とエッチングパターン形成装置Ｅｔ１〜Ｅｔ３とからなる装置群の全体動作を制御し、それら装置から送信される情報を管理するホストコンピュータ６００（制御手段）を具備している。
尚、本実施の形態においては、夫々３台のレジストパターン形成装置Ｌｉ１〜Ｌｉ３とエッチングパターン形成装置Ｅｔ１〜Ｅｔ３とを備える構成を例に説明するが、本発明の基板処理装置及び基板処理方法においては、それら各装置の数は限定されるものではない。
各レジストパターン形成装置Ｌｉ１〜Ｌｉ３は、夫々、ウエハＷへのレジスト液塗布、加熱処理、現像処理等を行う塗布現像装置１０１と、ウエハＷへの露光処理を行う露光装置２００とを備える。さらに、フォトリソグラフィ工程後にレジストパターンの線幅（ＣＤ）やサイドウォールアングル（ＳＷＡ）等を測定検査する検査装置４００（検査手段）と、演算部（ＣＰＵ）や記憶部（メモリ）を有し、検査装置４００の測定結果を管理する汎用コンピュータである制御部（ＯＰ）５００とを備える。
また、各エッチングパターン形成装置Ｅｔ１〜Ｅｔ３は、レジストパターン形成後にウエハＷに対するエッチング処理を行うエッチング装置３００と、エッチング処理後に形成された薄膜パターンに対するエッチングバイアス検査等を行う検査装置３０１（検査手段）と、検査装置３０１の測定結果を管理する汎用コンピュータである制御部（ＯＰ）３０２とを備える。
続いて、レジストパターン形成装置の構成について説明する。各装置Ｌｉ１〜Ｌｉ３は夫々同様の構成であるため、レジストパターン形成装置Ｌｉ１を例に説明する。図２は、レジストパターン形成装置Ｌｉ１の概略構成を示す平面図である。図示するように、レジストパターン形成装置Ｌｉ１は、被処理基板である半導体ウエハＷへのレジスト液塗布、加熱処理、現像処理等を行う塗布現像装置１０１を備える。
尚、図３は、図２に示される塗布現像装置１０１の正面図であり、図４は、塗布現像装置１０１の背面図である。
尚、図３は、図２に示される塗布現像装置１０１の正面図であり、図４は、塗布現像装置１０１の背面図である。
図２に示すように、塗布現像装置１０１は、例えば２５枚のウエハＷをカセット単位で外部から搬入出したり、カセットＣに対してウエハＷを搬入出したりするカセットステーション２と、フォトリソグラフィ工程の中で枚葉式に所定の処理を施す複数の各処理ユニットを多段に配置している処理ステーション３と、この処理ステーション３に隣接して設けられ、露光装置２００との間でウエハＷの受け渡しをするインターフェイス部４とを一体に接続した構成を有している。
カセットステーション２には、カセット載置台５が設けられ、当該カセット載置台５は、複数のカセットＣをＸ方向（図１中の上下方向）に一列に載置自在になされている。また、カセットステーション２には、搬送路６上をＸ方向に沿って移動可能なウエハ搬送体７が設けられている。このウエハ搬送体７は、カセットＣに収容されたウエハＷのウエハ配列方向（Ｚ方向；鉛直方向）にも移動自在であり、Ｘ軸方向に配列された各カセットのウエハＷに対して選択的にアクセスできるよう構成されている。
さらにウエハ搬送体７は、Ｚ軸周りのθ方向に回転可能であり、後述する処理ステーション３側の第３の処理装置群Ｇ３に属する温調ユニット６０やトランジションユニット６１に対してもアクセスできるようになされている。
さらにウエハ搬送体７は、Ｚ軸周りのθ方向に回転可能であり、後述する処理ステーション３側の第３の処理装置群Ｇ３に属する温調ユニット６０やトランジションユニット６１に対してもアクセスできるようになされている。
カセットステーション２に隣接する処理ステーション３は、複数の処理装置が多段に配置された、例えば５つの処理装置群Ｇ１〜Ｇ５を備えている。
処理ステーション３において、図１中の下側に、カセットステーション２側から第１の処理装置群Ｇ１、第２の処理装置群Ｇ２が順に配置されている。また、図１中の上側に、カセットステーション２側から第３の処理装置群Ｇ３、第４の処理装置群Ｇ４及び第５の処理装置群Ｇ５が順に配置されている。
第３の処理装置群Ｇ３と第４の処理装置群Ｇ４との間には、第１の搬送装置１０が設けられ、この第１の搬送装置１０は、第１の処理装置群Ｇ１、第３の処理装置群Ｇ３及び第４の処理装置群Ｇ４内の各処理装置に選択的にアクセスしてウエハＷを搬送できるようになされている。
処理ステーション３において、図１中の下側に、カセットステーション２側から第１の処理装置群Ｇ１、第２の処理装置群Ｇ２が順に配置されている。また、図１中の上側に、カセットステーション２側から第３の処理装置群Ｇ３、第４の処理装置群Ｇ４及び第５の処理装置群Ｇ５が順に配置されている。
第３の処理装置群Ｇ３と第４の処理装置群Ｇ４との間には、第１の搬送装置１０が設けられ、この第１の搬送装置１０は、第１の処理装置群Ｇ１、第３の処理装置群Ｇ３及び第４の処理装置群Ｇ４内の各処理装置に選択的にアクセスしてウエハＷを搬送できるようになされている。
第４の処理装置群Ｇ４と第５の処理装置群Ｇ５との間には、第２の搬送装置１１が設けられ、この第２の搬送装置１１は、第２の処理装置群Ｇ２、第４の処理装置群Ｇ５内の各処理装置に選択的にアクセスしてウエハＷを搬送できるようになされている。
また、第１の処理装置群Ｇ１には、ウエハＷに所定の液体を供給して処理を行う液処理装置、例えば図３に示すようにウエハＷにレジスト液を塗布するレジスト塗布処理ユニット（ＣＯＴ）２０、２１、２２、露光処理時の光の反射を防止する反射防止膜を形成するボトムコーティングユニット（ＢＡＲＣ）２３、２４が下から順に５段に重ねられている。
また、第１の処理装置群Ｇ１には、ウエハＷに所定の液体を供給して処理を行う液処理装置、例えば図３に示すようにウエハＷにレジスト液を塗布するレジスト塗布処理ユニット（ＣＯＴ）２０、２１、２２、露光処理時の光の反射を防止する反射防止膜を形成するボトムコーティングユニット（ＢＡＲＣ）２３、２４が下から順に５段に重ねられている。
第２の処理装置群Ｇ２には、液処理装置、例えばウエハＷに現像液を供給して現像処理する現像処理ユニット（ＤＥＶ）３０〜３４が下から順に５段に重ねられている。
また、第１の処理装置群Ｇ１及び第２の処理装置群Ｇ２の最下段には、各処理装置群Ｇ１、Ｇ２内の液処理装置に各種処理液を供給するためのケミカル室（ＣＨＭ）３５、３６がそれぞれ設けられている。
また、第１の処理装置群Ｇ１及び第２の処理装置群Ｇ２の最下段には、各処理装置群Ｇ１、Ｇ２内の液処理装置に各種処理液を供給するためのケミカル室（ＣＨＭ）３５、３６がそれぞれ設けられている。
また、図４に示すように第３の処理装置群Ｇ３には、温調ユニット（ＣＰＬ）６０、ウエハＷの受け渡しを行うためのトランジションユニット（ＴＲＳ）６１、精度の高い温度管理下でウエハＷを温度調節する高精度温調ユニット（ＣＰＬ）６２〜６４及びウエハＷを高温で加熱処理する高温度熱処理ユニット（ＢＡＫＥ）６５〜６８が順に９段に重ねられている。
第４の処理装置群Ｇ４では、例えば高精度温調ユニット（ＣＰＬ）７０、レジスト塗布処理後のウエハＷを加熱処理（第一の加熱処理）するプリベーキングユニット（ＰＡＢ／第一の熱処理装置）７１〜７４及び現像処理後のウエハＷを加熱処理するポストベーキングユニット（ＰＯＳＴ）７５〜７９が下から順に１０段に重ねられている。
第５の処理装置群Ｇ５では、ウエハＷを熱処理する複数の熱処理装置、例えば高精度温調ユニット（ＣＰＬ）８０〜８２、露光後のウエハＷを加熱処理（第二の加熱処理）する複数のポストエクスポージャベーキングユニット（ＰＥＢ／第二の熱処理装置）８６〜８９等が下から順に１０段に重ねられている。
また、第１の搬送装置１０のＸ方向正方向側には、複数の処理装置が配置されており、例えば図４に示すようにウエハＷを疎水化処理するためのアドヒージョンユニット（ＡＤ）９０、９１が下から順に２段に重ねられている。
また、第２の搬送装置１１のＸ方向正方向側には、例えばウエハＷのエッジ部のみを選択的に露光する周辺露光ユニット（ＷＥＥ）９２が配置されている。
尚、前記したプリベーキングユニット（ＰＡＢ）７１〜７４やポストエクスポージャベーキングユニット（ＰＥＢ）８６〜８９等の各熱処理装置においては、ウエハを加熱するための熱処理板を備えている。
また、第２の搬送装置１１のＸ方向正方向側には、例えばウエハＷのエッジ部のみを選択的に露光する周辺露光ユニット（ＷＥＥ）９２が配置されている。
尚、前記したプリベーキングユニット（ＰＡＢ）７１〜７４やポストエクスポージャベーキングユニット（ＰＥＢ）８６〜８９等の各熱処理装置においては、ウエハを加熱するための熱処理板を備えている。
また、インターフェイス部４には、例えば図１に示すようにＸ方向に向けて延伸する搬送路４０上を移動するウエハ搬送体４１と、バッファカセット４２が設けられている。ウエハ搬送体４１は、Ｚ方向に移動可能かつθ方向にも回転可能であり、インターフェイス部４に隣接した露光装置２００と、バッファカセット４２及び第５の処理装置群Ｇ５に対してアクセスしてウエハＷを搬送できるようになされている。
また、露光装置２００は、レジスト液が塗布されたウエハＷに対して、所定のマスクパターンを介して図示しない露光部から所定の光線を照射するものであり、前記露光部は、光源やレンズ、光ファイバなどを備えている。
露光装置２００における露光条件は、露光強度、露光時間、露光焦点（フォーカス）、露光合わせ位置とで決定されるが、それらのパラメータは、制御部５００からの指令に基づき、露光装置２００全体の制御を行うコントローラ２１０により制御されるようになされている。
露光装置２００における露光条件は、露光強度、露光時間、露光焦点（フォーカス）、露光合わせ位置とで決定されるが、それらのパラメータは、制御部５００からの指令に基づき、露光装置２００全体の制御を行うコントローラ２１０により制御されるようになされている。
レジストパターン形成装置Ｌｉ１〜Ｌｉ３においては、前記のように構成された塗布膜現像装置１０１と露光装置２００とによりウエハＷに対しレジストパターンが形成され、前記したように検査装置４００によって、パターンの線幅（ＣＤ）やサイドウォールアングル（ＳＷＡ）等が測定され、その結果が制御部５００において管理される。
尚、レジストパターン形成装置Ｌｉ１〜Ｌｉ３の各制御部５００は、夫々ホストコンピュータ６００に接続され、各形成装置Ｌｉ１〜Ｌｉ３における各ウエハＷの測定結果及び各ウエハＷを識別するためのウエハＩＤをホストコンピュータ６００に供給するように構成されている。前記ウエハＩＤは、ホストコンピュータ６００において、各ウエハＷを特定するための情報として用いられる他に、各ウエハＷがどのモジュールを経由して処理されたかを特定するための搬送情報を得るために用いられる。
尚、レジストパターン形成装置Ｌｉ１〜Ｌｉ３の各制御部５００は、夫々ホストコンピュータ６００に接続され、各形成装置Ｌｉ１〜Ｌｉ３における各ウエハＷの測定結果及び各ウエハＷを識別するためのウエハＩＤをホストコンピュータ６００に供給するように構成されている。前記ウエハＩＤは、ホストコンピュータ６００において、各ウエハＷを特定するための情報として用いられる他に、各ウエハＷがどのモジュールを経由して処理されたかを特定するための搬送情報を得るために用いられる。
続いて、レジストパターンが形成されたウエハＷに対しエッチング処理を行うエッチングパターン形成装置Ｅｔ１〜Ｅｔ３について説明する。各装置Ｅｔ１〜Ｅｔ３は夫々同様の構成であるため、エッチングパターン形成装置Ｅｔ１を例に説明する。
図１に示すように、エッチングパターン形成装置Ｅｔ１は、エッチング装置３００を備えている。エッチング装置３００は、塗布現像装置１０１及び露光装置２００によるフォトリソグラフィ工程が終了したウエハＷに対して、形成されたレジストパターンをマスクとしてウエハ上の下地膜、例えばＳｉ酸化膜を除去するエッチング処理を行う。
図１に示すように、エッチングパターン形成装置Ｅｔ１は、エッチング装置３００を備えている。エッチング装置３００は、塗布現像装置１０１及び露光装置２００によるフォトリソグラフィ工程が終了したウエハＷに対して、形成されたレジストパターンをマスクとしてウエハ上の下地膜、例えばＳｉ酸化膜を除去するエッチング処理を行う。
このエッチング装置３００においては、例えば、平行平板プラズマ発生装置にてウエハＷをチャンバＣｈに収容し、プラズマを発生させて所定のエッチングガスをプラズマ化し、これによりウエハＷに所定のプラズマ処理を行うようになっている。
また、エッチング装置３００におけるエッチング条件は、エッチング時間やエッチングガスの組成比とで決定されるが、前記エッチング時間とは、ウエハＷにエッチングガスを供給している時間であり、エッチングガス組成比はエッチングガスの種類や量で決定される。
また、エッチング装置３００におけるエッチング条件は、エッチング時間やエッチングガスの組成比とで決定されるが、前記エッチング時間とは、ウエハＷにエッチングガスを供給している時間であり、エッチングガス組成比はエッチングガスの種類や量で決定される。
また、前記したように、エッチングパターン形成装置Ｅｔ１は、エッチング処理後に形成された薄膜パターンに対するエッチングバイアス検査等を行う検査装置３０１と、検査装置３０１の測定結果を管理する汎用コンピュータである制御部３０２とを備える。
尚、エッチングパターン形成装置Ｅｔ１〜Ｅｔ３における各制御部３０２は、夫々ホストコンピュータ６００に接続され、各形成装置Ｅｔ１〜Ｅｔ３での測定結果及びウエハＩＤをホストコンピュータ６００に供給するように構成されている。前記ウエハＩＤは、ホストコンピュータ６００において、各ウエハＷを特定するための情報として用いられる他に、各ウエハＷがどのチャンバを経由して処理されたかを特定するための搬送情報を得るために用いられる。
尚、エッチングパターン形成装置Ｅｔ１〜Ｅｔ３における各制御部３０２は、夫々ホストコンピュータ６００に接続され、各形成装置Ｅｔ１〜Ｅｔ３での測定結果及びウエハＩＤをホストコンピュータ６００に供給するように構成されている。前記ウエハＩＤは、ホストコンピュータ６００において、各ウエハＷを特定するための情報として用いられる他に、各ウエハＷがどのチャンバを経由して処理されたかを特定するための搬送情報を得るために用いられる。
また、ホストコンピュータ６００は、演算部６０１と記憶部６０２とを備え、レジストパターン形成装置Ｌｉ１〜Ｌｉ３とエッチングパターン形成装置Ｅｔ１〜Ｅｔ３の夫々から供給された各ウエハＷについてのパターンの測定結果、パターニングに要した時間情報等を記憶部６０２に記録する。そして、演算部６０１は、それら記録された情報に基づき、レジストパターン形成装置Ｌｉ１〜Ｌｉ３が有するモジュールＭｄとエッチングパターン形成装置Ｅｔ１〜Ｅｔ３が有するチャンバＣｈとの間で最適な組み合わせを決定する。
具体的には、パターニング処理が施される全てのウエハＷに対し、レジストパターン形成装置Ｌｉ１〜Ｌｉ３における各モジュールＭｄとエッチングパターン形成装置Ｅｔ１〜Ｅｔ３における各チャンバＣｈとの組み合わせに起因するばらつきを無くし、且つ、生産性（単位時間あたりの処理枚数）を向上することのできる搬送ルートがアルゴリズム（搬送アルゴリズム）として決定される。
尚、毎回のパターン形成処理においては、前回のパターン形成処理において求められた搬送アルゴリズムに基づき、各ウエハＷの搬送が行われる。
尚、毎回のパターン形成処理においては、前回のパターン形成処理において求められた搬送アルゴリズムに基づき、各ウエハＷの搬送が行われる。
続いて、このように構成された基板処理装置１００を用いて行われるウエハＷ上の被加工膜に対するパターン形成プロセスについて説明する。図５は、この基板処理装置１００におけるパターン形成プロセスのフロー図である。
尚、この実施の形態においては、例えば図６（ａ）に示すように予めウエハＷの表面に有機下層膜などの下層膜Ｅが形成され、その上層の被加工膜としてのＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜Ｆが形成されており、このＳＯＧ膜Ｆに対し合計２回のパターニングを行う場合を例に採って説明する。
尚、この実施の形態においては、例えば図６（ａ）に示すように予めウエハＷの表面に有機下層膜などの下層膜Ｅが形成され、その上層の被加工膜としてのＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜Ｆが形成されており、このＳＯＧ膜Ｆに対し合計２回のパターニングを行う場合を例に採って説明する。
この合計２回のパターニング方法は、ダブルパターニングと呼ばれており、露光処理の光を短波長化する方法だけでは技術的に困難な、例えば３２ｎｍや４５ｎｍレベルの微細なパターンを形成するために有効な技術である。
このダブルパターニングの一つの方法としては、１回目のレジスト膜の形成、露光、現像により、レジスト膜とその下の現像可能な材料層（ＳＯＧ膜）に第１のパターンを形成し、その後、前記第１のパターンのレジスト膜をエッチング処理により除去した後、２回目のレジスト膜の形成、露光、現像により、レジスト膜とその下の現像可能な材料層（ＳＯＧ膜）に第２のパターンを形成するというものである。この第１のパターンと第２のパターンの合成により、微細なパターンが実現されている。
このダブルパターニングの一つの方法としては、１回目のレジスト膜の形成、露光、現像により、レジスト膜とその下の現像可能な材料層（ＳＯＧ膜）に第１のパターンを形成し、その後、前記第１のパターンのレジスト膜をエッチング処理により除去した後、２回目のレジスト膜の形成、露光、現像により、レジスト膜とその下の現像可能な材料層（ＳＯＧ膜）に第２のパターンを形成するというものである。この第１のパターンと第２のパターンの合成により、微細なパターンが実現されている。
先ず、例えばレジストパターン形成装置Ｌｉ１の塗布膜現像装置１０１において１回目パターニングが開始される（図５のステップＳ１）。尚、この１回目のパターニングにおいて各処理を行うモジュール間の搬送ルートは、前回までのパターニング結果に基づき得られた搬送アルゴリズムに従って決定されているものとする。
塗布現像装置１０１においては、図２に示すカセットＣ内のウエハＷが、ウエハ搬送体７によって一枚ずつ取り出され、処理ステーション３の第３の処理装置群Ｇ３に属する温調装置６０に搬送される。ウエハＷは、温調装置６０において温度調節された後、第１の搬送装置１０によって例えばレジスト塗布装置２０に搬送される。レジスト塗布装置２０では、ウエハＷの表面にレジスト液が塗布されて、図６（ｂ）に示すように１回目のレジスト膜Ｒ１が形成される。
１回目のレジスト膜Ｒ１が形成されたウエハＷは、第１の搬送装置１０によって例えばプリベーク装置７１に搬送され、プリベークが施された後、第２の搬送装置１１によって周辺露光装置９２、温調装置８２に順次搬送され、各装置において所定の処理が施される。その後、インターフェイスステーション４のウエハ搬送体４１によって露光装置２００に搬送され、ウエハＷのレジスト膜Ｒ１に所定のパターンが露光される。露光処理の終了したウエハＷは、ウエハ搬送体４１によって処理ステーション３の例えば露光後ベーク装置８６に搬送される。露光後ベーク装置８６に搬送されたウエハＷは、熱板上で所定時間加熱される。
露光後ベークが終了したウエハＷは、例えば第２の搬送装置１１によって温調装置７０に搬送されて温度調節され、その後、現像処理装置３０に搬送される。現像処理装置３０において、ウエハＷ上のレジスト膜Ｒ１が現像され、図６（ｃ）に示すようにウエハＷ上にレジストパターンＫ１が形成される。その後、ウエハＷは、ウエハ搬送体７によってカセットステーション２のカセットＣに戻される。
カセットＣに戻されたウエハＷは、図示しない搬送機構により検査装置４００に搬送され、そこで例えば、ウエハＷに形成されたパターンの線幅（ＣＤ）の測定、パターンのサイドウォールアングル（ＳＷＡ）の測定等が行われる（図５のステップＳ２）。
ここで、検査装置４００によって得られたパターン特性値の測定結果は、ウエハＩＤと共に制御部５００に送られ、制御部５００は、それらの情報をホストコンピュータ６００に送信する（図５のステップＳ３）。
ここで、検査装置４００によって得られたパターン特性値の測定結果は、ウエハＩＤと共に制御部５００に送られ、制御部５００は、それらの情報をホストコンピュータ６００に送信する（図５のステップＳ３）。
次いで、ホストコンピュータ６００は、搬送アルゴリズムに基づき、続くエッチング処理を行うエッチングパターン形成装置Ｅｔ及びその中のチャンバＣｈを指定する（図５のステップＳ４）。
検査装置４００での測定が終了したウエハＷは、図示しない搬送装置によって前記指定されたエッチングパターン形成装置Ｅｔ（例えばエッチングパターン形成装置Ｅｔ２とする）のエッチング装置３００における所定のチャンバＣｈに搬送される（図５のステップＳ５）。
検査装置４００での測定が終了したウエハＷは、図示しない搬送装置によって前記指定されたエッチングパターン形成装置Ｅｔ（例えばエッチングパターン形成装置Ｅｔ２とする）のエッチング装置３００における所定のチャンバＣｈに搬送される（図５のステップＳ５）。
ウエハＷが搬送されたエッチングパターン形成装置Ｅｔ２では、エッチング装置３００においてレジストパターンＫ１をマスクとして被加工膜のＳＯＧ膜Ｆがエッチングされ、その後レジスト剥離装置（図示せず）により不要なレジストパターンＫ１が剥離される。こうして１回目のパターニングが終了し、図６（ｄ）に示すようにウエハＷ上のＳＯＧ膜ＦにパターンＢ１が形成される（図５のステップＳ６）。
エッチング処理によりパターンＢ１が形成されると、ウエハＷは図示しない搬送機構により検査装置３０１に搬送され、そこでエッチングバイアス等の特性値の測定検査が行われる（図６のステップＳ７）。
ここで、検査装置３０１により得られたパターン特性値の測定結果は制御部３０２に送られ、制御部３０２は、その情報をホストコンピュータ６００に送信する（図５のステップＳ８）。
ここで、検査装置３０１により得られたパターン特性値の測定結果は制御部３０２に送られ、制御部３０２は、その情報をホストコンピュータ６００に送信する（図５のステップＳ８）。
そして、ホストコンピュータ６００は、レジストパターン形成処理後とエッチング処理後において夫々求められた各ウエハＷのパターン特性値の測定結果に基づき、各パターン形成装置Ｌｉ１〜Ｌｉ３、Ｅｔ１〜Ｅｔ３における各モジュールＭｄ或いは各チャンバＣｈでの補正（オフセット）値を演算により求める。
詳しくは、各パターン形成装置Ｌｉ１〜Ｌｉ３、Ｅｔ１〜Ｅｔ３での各モジュールＭｄ及び各チャンバＣｈにおける処理後に測定された結果に基づき、先ず、各モジュールＭｄ及び各チャンバＣｈにおいて設定可能な補正（オフセット）値の範囲が求められる。
次いで、前記補正値の範囲を考慮し、各モジュールＭｄ及び各チャンバＣｈでの補正により、エッチング処理後のパターンの特性値を全てのウエハＷについて所定値（目標値）とするためのモジュールＭｄとチャンバＣｈとの組み合わせ、及びその組み合わせの場合のモジュールＭｄ及びチャンバＣｈにおける補正値が決定される。
詳しくは、各パターン形成装置Ｌｉ１〜Ｌｉ３、Ｅｔ１〜Ｅｔ３での各モジュールＭｄ及び各チャンバＣｈにおける処理後に測定された結果に基づき、先ず、各モジュールＭｄ及び各チャンバＣｈにおいて設定可能な補正（オフセット）値の範囲が求められる。
次いで、前記補正値の範囲を考慮し、各モジュールＭｄ及び各チャンバＣｈでの補正により、エッチング処理後のパターンの特性値を全てのウエハＷについて所定値（目標値）とするためのモジュールＭｄとチャンバＣｈとの組み合わせ、及びその組み合わせの場合のモジュールＭｄ及びチャンバＣｈにおける補正値が決定される。
また、各モジュールＭｄ及び各チャンバＣｈについて設定された補正（オフセット）値は、属するパターン形成装置の制御部（ＯＰ）５００或いは制御部（ＯＰ）３０２に送信され、次回の各モジュール処理、チャンバ処理においてパラメータとして用いられる。
さらに、この組み合わせによりウエハＷの搬送ルート（搬送アルゴリズム）が決定されるが、その際、より生産性（単位時間あたりの処理枚数）を向上できるアルゴリズムが求められる（図５のステップＳ９）。尚、ここで求められたアルゴリズムは、次回のパターン形成処理において用いられる。
さらに、この組み合わせによりウエハＷの搬送ルート（搬送アルゴリズム）が決定されるが、その際、より生産性（単位時間あたりの処理枚数）を向上できるアルゴリズムが求められる（図５のステップＳ９）。尚、ここで求められたアルゴリズムは、次回のパターン形成処理において用いられる。
ここで、前記生産性を向上するためのアルゴリズム算出について説明する。
例えば、レジストパターン形成装置側のモジュールＭｄが、Ｍｄ１〜Ｍｄ４の４モジュール、エッチングパターン形成装置側のチャンバＣｈが、Ｃｈ１〜Ｃｈ３の３チャンバである場合を例に説明する。
補正値の値を考慮して、エッチング処理後のパターン特性値が所定値（目標値）となる組み合わせが表１のようになる場合（モジュールＭｄ１と組み合わせ可能なチャンバがＣｈ１、２、３、モジュールＭｄ２と組み合わせ可能なチャンバがＣｈ１、２、モジュールＭｄ３と組み合わせ可能なチャンバがＣｈ３、モジュールＭｄ４と組み合わせ可能なチャンバがＣｈ１、３）には、単位時間の処理枚数を向上させるために、モジュールＭｄ１とチャンバＣｈ１、モジュールＭｄ２とチャンバＣｈ２、モジュールＭｄ３とチャンバＣｈ３、モジュールＭｄ４とチャンバＣｈ１を組み合わせとして決定する。
例えば、レジストパターン形成装置側のモジュールＭｄが、Ｍｄ１〜Ｍｄ４の４モジュール、エッチングパターン形成装置側のチャンバＣｈが、Ｃｈ１〜Ｃｈ３の３チャンバである場合を例に説明する。
補正値の値を考慮して、エッチング処理後のパターン特性値が所定値（目標値）となる組み合わせが表１のようになる場合（モジュールＭｄ１と組み合わせ可能なチャンバがＣｈ１、２、３、モジュールＭｄ２と組み合わせ可能なチャンバがＣｈ１、２、モジュールＭｄ３と組み合わせ可能なチャンバがＣｈ３、モジュールＭｄ４と組み合わせ可能なチャンバがＣｈ１、３）には、単位時間の処理枚数を向上させるために、モジュールＭｄ１とチャンバＣｈ１、モジュールＭｄ２とチャンバＣｈ２、モジュールＭｄ３とチャンバＣｈ３、モジュールＭｄ４とチャンバＣｈ１を組み合わせとして決定する。
×…ＭｄとＣｈとの組み合わせが不可能（補正しても所定値(目標値)の範囲に入らない）
即ち、複数枚の処理を行う場合、レジストパターン形成装置側では、１枚目のウエハＷ１はモジュールＭｄ１に搬送されて処理され、２枚目のウエハＷ２は少し遅れてモジュールＭｄ２に搬送されて処理され、３枚目のウエハＷ３はさらに遅れてモジュールＭｄ３に搬送されて処理され、４枚目のウエハＷ４はさらに遅れてモジュールＭｄ４に搬送されて処理される。
次いで、これらのウエハＷ１〜４は、エッチングパターン形成装置側において、１枚目のウエハＷ１はチャンバＣｈ１に搬送されて処理され、２枚目のウエハＷ２は少し遅れてチャンバＣｈ２に搬送されて処理され、３枚目のウエハＷ３はさらに遅れてチャンバＣｈ３に搬送されて処理される。ここで、４枚目のウエハＷ４のチャンバへの搬送が必要になる時点では、チャンバＣｈ１でのウエハＷ１の処理が終わっているので、チャンバＣｈ１からウエハＷ１の搬出と同時にウエハＷ４が搬入される。
尚、この例では、１枚目のウエハＷ１はモジュールＭｄ１で処理されているので、エッチング処理後のパターン特性値が所定値（目標値）となるチャンバの組み合わせとしては、チャンバＣｈ１、２、３の選択が可能である。しかしながら、チャンバＣｈ１以外のチャンバを選択すると、２枚目、３枚目のウエハをチャンバへ搬入できず、搬送待機時間が生じるため、結果として単位時間の処理枚数が低下するといった不具合が生じる。
１回目のパターニング後、前記アルゴリズムが求められると、ウエハＷは例えば再びカセットＣに収容され、２回目のパターニングが開始される（図５のＳ１）。２回目のパターニングは、１回目のパターニングと同様、先ずウエハＷがウエハ搬送体７によって処理ステーション３に搬送される。
尚、この２回目のパターニングにおいて各処理を行うモジュール間の搬送ルートは、前回のパターニング、即ち１回目のパターニングの結果に基づき得られた搬送アルゴリズムに従って決定される。
尚、この２回目のパターニングにおいて各処理を行うモジュール間の搬送ルートは、前回のパターニング、即ち１回目のパターニングの結果に基づき得られた搬送アルゴリズムに従って決定される。
前記搬送アルゴリズムに従い、例えばレジストパターン形成装置Ｌｉ１のレジスト塗布装置２１に搬送されたウエハＷは、図７（ａ）に示すようにウエハＷのＳＯＧ膜Ｆ上に２回目のレジスト膜Ｒ２が形成される。その後、ウエハＷは、前記搬送アルゴリズムに従い例えばプリベーク装置８７、露光装置２００等に順に搬送される。露光装置２００においては、ウエハＷ上のレジスト膜Ｒ２が所定のパターンに露光される。
露光の終了したウエハＷは、ウエハ搬送体４１によって、例えば露光後ベーク装置８６に搬送され、そこで２回目の露光後ベークが行われる。
露光後ベークの終了したウエハＷは、前記搬送アルゴリズムに従い、例えば現像処理装置３１、ポストベーク装置７６等に順に搬送されて、図７（ｂ）に示すように２回目のレジストパターンＫ２が形成される。
露光の終了したウエハＷは、ウエハ搬送体４１によって、例えば露光後ベーク装置８６に搬送され、そこで２回目の露光後ベークが行われる。
露光後ベークの終了したウエハＷは、前記搬送アルゴリズムに従い、例えば現像処理装置３１、ポストベーク装置７６等に順に搬送されて、図７（ｂ）に示すように２回目のレジストパターンＫ２が形成される。
その後、ウエハＷは、カセットステーション２のカセットＣに戻され、そこで図示しない搬送機構により検査装置４００に搬送され、そこで例えば、ウエハＷに形成されたレジストパターンＫ２の線幅（ＣＤ）の測定、パターンＫ２のサイドウォールアングル（ＳＷＡ）の測定等が行われる（図５のステップＳ２）。
ここで、検査装置４００におけるレジストパターンＫ２に関する測定結果は、ウエハＷの処理経路情報と共に制御部５００に送られ、制御部５００は、それらの情報をホストコンピュータ６００に送信する（図５のステップＳ３）。
ここで、検査装置４００におけるレジストパターンＫ２に関する測定結果は、ウエハＷの処理経路情報と共に制御部５００に送られ、制御部５００は、それらの情報をホストコンピュータ６００に送信する（図５のステップＳ３）。
次いで、ホストコンピュータ６００は、搬送アルゴリズムに基づき、続くエッチング処理を行うエッチングパターン形成装置Ｅｔ及びその中のチャンバＣｈを指定する（図５のステップＳ４）。
検査装置４００での測定が終了したウエハＷは、図示しない搬送装置によって前記指定されたエッチングパターン形成装置Ｅｔ（例えばエッチングパターン形成装置Ｅｔ１とする）のエッチング装置３００における所定のチャンバＣｈに搬送される（図５のステップＳ５）。
検査装置４００での測定が終了したウエハＷは、図示しない搬送装置によって前記指定されたエッチングパターン形成装置Ｅｔ（例えばエッチングパターン形成装置Ｅｔ１とする）のエッチング装置３００における所定のチャンバＣｈに搬送される（図５のステップＳ５）。
ウエハＷが搬送されたエッチングパターン形成装置Ｅｔ１では、エッチング装置３００においてレジストパターンＫ２をマスクとして被加工膜のＳＯＧ膜Ｆがエッチングされ、その後レジスト剥離装置（図示せず）により不要なレジストパターンＫ２が剥離される。こうして２回目のパターニングが終了し、図７（ｃ）に示すようにウエハＷ上のＳＯＧ膜Ｆに最終的なパターンＢ２が形成される（図５のステップＳ６）。
エッチング処理により薄膜パターンが形成されると、ウエハＷは図示しない搬送機構により検査装置３０１に搬送され、そこでパターンＢ２に対するエッチングバイアス等の特性値の検査が行われる（図６のステップＳ７）。検査装置３０１での測定が終了したウエハＷは順次、カセットステーション２のカセットＣに戻され、パターン形成処理が終了する。
ここで、検査装置３０１における測定結果は制御部３０２に送られ、制御部３０２は、その情報をホストコンピュータ６００に送信する（図５のステップＳ８）。
そして、ホストコンピュータ６００は、レジストパターン形成処理後とエッチング処理後において夫々求められた各ウエハＷのパターン特性値の測定結果に基づき、１回目のパターニング後と同様、各パターン形成装置Ｌｉ１〜Ｌｉ３、Ｅｔ１〜Ｅｔ３における各モジュールＭｄ或いは各チャンバＣｈでの補正（オフセット）値を演算により求める。
そして、ホストコンピュータ６００は、レジストパターン形成処理後とエッチング処理後において夫々求められた各ウエハＷのパターン特性値の測定結果に基づき、１回目のパターニング後と同様、各パターン形成装置Ｌｉ１〜Ｌｉ３、Ｅｔ１〜Ｅｔ３における各モジュールＭｄ或いは各チャンバＣｈでの補正（オフセット）値を演算により求める。
また、各モジュールＭｄ及び各チャンバＣｈについて設定された補正値は、属するパターン形成装置の制御部（ＯＰ）５００或いは制御部（ＯＰ）３０２に送信され、次回の各モジュール処理、チャンバ処理においてパラメータとして用いられる。
さらに、この組み合わせによりウエハＷの搬送ルート（搬送アルゴリズム）が決定されるが、その際、より生産性（単位時間あたりの処理枚数）を向上できるアルゴリズムが求められる（図５のステップＳ９）。ここで求められたアルゴリズムは、次回のパターン形成処理において用いられる。
さらに、この組み合わせによりウエハＷの搬送ルート（搬送アルゴリズム）が決定されるが、その際、より生産性（単位時間あたりの処理枚数）を向上できるアルゴリズムが求められる（図５のステップＳ９）。ここで求められたアルゴリズムは、次回のパターン形成処理において用いられる。
以上のように本発明に係る実施の形態によれば、レジストパターン形成装置Ｌｉ１〜Ｌｉ３からエッチングパターン形成装置Ｅｔ１〜Ｅｔ３にわたる各ウエハＷへのパターン形成処理において、前回のパターン形成処理後に求められた搬送アルゴリズムに従ってウエハＷの搬送が行われる。
前記搬送アルゴリズムは、形成されたパターンの特性値測定結果に基づき、レジストパターン形成処理側（モジュールＭｄ）とエッチング処理側（チャンバＣｈ）との組み合わせを考慮された搬送ルートであり、各モジュールＭｄ及び各チャンバＣｈにおいて設定されている処理上の補正（オフセット）値は、前記搬送ルートに基づき設定された値である。
したがって、従来のようにレジストパターン形成側とエッチングパターン形成側との組み合わせに起因するパターン特性値のばらつきが生じることなく、エッチング処理後においては、処理した全てのウエハＷについて、所定の目標値に近似した特性値を有するパターンを得ることができる。
前記搬送アルゴリズムは、形成されたパターンの特性値測定結果に基づき、レジストパターン形成処理側（モジュールＭｄ）とエッチング処理側（チャンバＣｈ）との組み合わせを考慮された搬送ルートであり、各モジュールＭｄ及び各チャンバＣｈにおいて設定されている処理上の補正（オフセット）値は、前記搬送ルートに基づき設定された値である。
したがって、従来のようにレジストパターン形成側とエッチングパターン形成側との組み合わせに起因するパターン特性値のばらつきが生じることなく、エッチング処理後においては、処理した全てのウエハＷについて、所定の目標値に近似した特性値を有するパターンを得ることができる。
また、パターンが微細になるほどレジストパターン形成側とエッチングパターン形成側との組み合わせに起因するパターン特性値のばらつきが生じやすい。そのため、本発明に係る基板処理装置及び基板処理方法は、前記のダブルパターニング方法を用いた、例えば３２ｎｍや４５ｎｍレベルの微細なパターンを形成する場合に特に有効である。
尚、前記実施の形態においては、検査装置がレジストパターン形成装置及びエッチングパターン形成装置と通信可能に接続されている例を示した。
しかしながら、本発明に係る基板処理装置は、その構成に限定されるものではない。即ち、検査装置がレジストパターン形成装置、エッチングパターン形成装置と通信可能に接続されていない場合であっても、検査装置で得られた測定結果を、オペレータ等を介して前記形成装置のデータ入力手段から入力することにより、本発明の実施は可能である。
また、前記実施の形態においては、被処理基板として半導体ウエハを例としたが、本発明における基板は、半導体ウエハに限らず、ＬＣＤ基板、ＣＤ基板、ガラス基板、フォトマスク、プリント基板等も可能である。
しかしながら、本発明に係る基板処理装置は、その構成に限定されるものではない。即ち、検査装置がレジストパターン形成装置、エッチングパターン形成装置と通信可能に接続されていない場合であっても、検査装置で得られた測定結果を、オペレータ等を介して前記形成装置のデータ入力手段から入力することにより、本発明の実施は可能である。
また、前記実施の形態においては、被処理基板として半導体ウエハを例としたが、本発明における基板は、半導体ウエハに限らず、ＬＣＤ基板、ＣＤ基板、ガラス基板、フォトマスク、プリント基板等も可能である。
１００ 基板処理装置
１０１ 塗布膜形成装置
２００ 露光装置
３００ エッチング装置
３０１ 検査装置（検査手段）
３０２ 制御部
４００ 検査装置（検査手段）
５００ 制御部
６００ ホストコンピュータ（制御手段）
Ｌｉ レジストパターン形成装置
Ｅｔ エッチングパターン形成装置
Ｗ 半導体ウエハ（基板）
１０１ 塗布膜形成装置
２００ 露光装置
３００ エッチング装置
３０１ 検査装置（検査手段）
３０２ 制御部
４００ 検査装置（検査手段）
５００ 制御部
６００ ホストコンピュータ（制御手段）
Ｌｉ レジストパターン形成装置
Ｅｔ エッチングパターン形成装置
Ｗ 半導体ウエハ（基板）
Claims (8)
- 下地膜が成膜された基板に対し所定の処理を施すモジュールを複数備え、前記モジュールでの処理により基板上にレジストパターンを形成するレジストパターン形成装置と、前記レジストパターンが形成された基板を収容するチャンバを複数備え、前記チャンバ内において前記レジストパターンをマスクとして前記下地膜をパターニングするエッチングパターン形成装置とを具備する基板処理装置であって、
前記レジストパターン形成装置及びエッチングパターン形成装置での処理後に夫々形成されたパターンの特性値を各基板について測定検査する検査手段と、
前記検査手段による各基板についての測定結果を管理すると共に、各基板が処理されたモジュール及びチャンバを特定するための搬送情報を管理する制御手段とを備え、
前記制御手段は、前記測定結果と搬送情報とに基づき、各モジュールにおいて施されるレジストパターン形成処理及び各チャンバにおいてなされるエッチングパターン形成処理について設定可能な補正値の範囲を求め、前記補正値の範囲内で補正される各モジュール及び各チャンバの中から、エッチング処理後のパターンの特性値が、全ての基板について所定の値に近似するよう前記モジュールと前記チャンバとの組み合わせを決定することを特徴とする基板処理装置。 - 前記制御手段は、前記決定されたモジュールとチャンバとの組み合わせに基づき、各モジュールと各チャンバにおける処理上の補正値を決定することを特徴とする請求項１に記載された基板処理装置。
- 前記制御手段は、前記モジュールと前記チャンバとの組み合わせを決定する際、単位時間当たりの処理枚数がより向上する組み合わせを選択することを特徴とする請求項１または請求項２に記載された基板処理装置。
- １つまたは複数の前記レジストパターン形成装置と、１つまたは複数の前記エッチングパターン形成装置とを備え、
前記制御手段は、前記１つまたは複数のレジストパターン形成装置が有する全てのモジュールと、前記１つまたは複数のエッチングパターン形成装置が有する全てのチャンバとの間で組み合わせを決定することを特徴とする請求項１乃至請求項３のいずれかに記載された基板処理装置。 - 前記検査手段は、各レジストパターン形成装置と各エッチングパターン形成装置について設けられることを特徴とする請求項４に記載された基板処理装置。
- 下地膜が成膜された基板に対し所定の処理を施すモジュールでの処理により基板上にレジストパターンを形成し、前記レジストパターンが形成された基板をチャンバ内に収容し、前記レジストパターンをマスクとして前記下地膜をエッチング処理する基板処理方法であって、
前記レジストパターン形成後とエッチング処理後の夫々において、形成されたパターンの特性値を各基板について測定検査するステップと、
前記各基板についての測定結果と、複数のモジュール及び複数のチャンバの中から各基板が処理されたモジュール及びチャンバを特定するための搬送情報とに基づき、各モジュールにおいて施されるレジストパターン形成処理の処理及び各チャンバにおいてなされるエッチングパターン形成処理について設定可能な補正値の範囲を求め、前記補正値の範囲内で補正される各モジュール及び各チャンバの中から、エッチング処理後のパターンの特性値が、全ての基板について所定の値に近似するよう前記モジュールと前記チャンバとの組み合わせを決定するステップとを実行することを特徴とする基板処理方法。 - 前記決定されたモジュールとチャンバとの組み合わせに基づき、各モジュールと各チャンバにおける処理上の補正値を決定することを特徴とする請求項６に記載された基板処理方法。
- 前記モジュールと前記チャンバとの組み合わせを決定する際、単位時間当たりの処理枚数がより向上する組み合わせを選択することを特徴とする請求項６または請求項７に記載された基板処理方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007183569A JP5258082B2 (ja) | 2007-07-12 | 2007-07-12 | 基板処理装置及び基板処理方法 |
| KR1020080044567A KR101389109B1 (ko) | 2007-07-12 | 2008-05-14 | 기판 처리 장치 및 기판 처리 방법 |
| US12/141,395 US8377721B2 (en) | 2007-07-12 | 2008-06-18 | Substrate processing system and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007183569A JP5258082B2 (ja) | 2007-07-12 | 2007-07-12 | 基板処理装置及び基板処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009021443A JP2009021443A (ja) | 2009-01-29 |
| JP5258082B2 true JP5258082B2 (ja) | 2013-08-07 |
Family
ID=40252130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007183569A Active JP5258082B2 (ja) | 2007-07-12 | 2007-07-12 | 基板処理装置及び基板処理方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8377721B2 (ja) |
| JP (1) | JP5258082B2 (ja) |
| KR (1) | KR101389109B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100063610A1 (en) * | 2008-09-08 | 2010-03-11 | David Angell | Method of process modules performance matching |
| TW201301368A (zh) * | 2011-06-17 | 2013-01-01 | Chung Shan Inst Of Science | 化合物太陽能電池吸收層薄膜製程設備與方法 |
| JP2014003164A (ja) * | 2012-06-19 | 2014-01-09 | Tokyo Electron Ltd | 半導体装置の製造方法及び半導体装置並びに半導体装置の製造システム |
| JP7450358B2 (ja) * | 2019-09-25 | 2024-03-15 | 東京エレクトロン株式会社 | 基板処理制御方法、基板処理装置、及び記憶媒体 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2994321B2 (ja) * | 1998-03-20 | 1999-12-27 | 九州日本電気株式会社 | 製造工程の生産管理システム |
| JP3979750B2 (ja) | 1998-11-06 | 2007-09-19 | 株式会社荏原製作所 | 基板の研磨装置 |
| KR100811964B1 (ko) | 2000-09-28 | 2008-03-10 | 동경 엘렉트론 주식회사 | 레지스트 패턴 형성장치 및 그 방법 |
| JP2002182729A (ja) * | 2000-12-13 | 2002-06-26 | Sony Corp | 生産制御方法 |
| JP3599330B2 (ja) | 2002-01-15 | 2004-12-08 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理装置 |
| JP2006179727A (ja) | 2004-12-24 | 2006-07-06 | Hitachi Industrial Equipment Systems Co Ltd | 変圧器 |
| EP1814143A4 (en) * | 2004-11-16 | 2009-01-21 | Tokyo Electron Ltd | CONDITIONING ADJUSTMENT METHOD, SUBSTRATE PROCESSING DEVICE, AND COMPUTER PROGRAM |
| JP2006179726A (ja) | 2004-12-22 | 2006-07-06 | Matsushita Electric Ind Co Ltd | 半導体レーザ装置及びその製造方法 |
| US7738075B2 (en) * | 2005-05-23 | 2010-06-15 | Asml Netherlands B.V. | Lithographic attribute enhancement |
| JP4636555B2 (ja) | 2005-09-13 | 2011-02-23 | 東京エレクトロン株式会社 | 基板処理装置、基板処理方法、基板処理プログラム及びそのプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| JP4570164B2 (ja) * | 2005-09-15 | 2010-10-27 | 東京エレクトロン株式会社 | 基板処理装置、基板処理方法、基板処理プログラム、及びそのプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| TW200745771A (en) * | 2006-02-17 | 2007-12-16 | Nikon Corp | Adjustment method, substrate processing method, substrate processing apparatus, exposure apparatus, inspection apparatus, measurement and/or inspection system, processing apparatus, computer system, program and information recording medium |
-
2007
- 2007-07-12 JP JP2007183569A patent/JP5258082B2/ja active Active
-
2008
- 2008-05-14 KR KR1020080044567A patent/KR101389109B1/ko active IP Right Grant
- 2008-06-18 US US12/141,395 patent/US8377721B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| KR101389109B1 (ko) | 2014-04-25 |
| US8377721B2 (en) | 2013-02-19 |
| US20090014125A1 (en) | 2009-01-15 |
| KR20090006723A (ko) | 2009-01-15 |
| JP2009021443A (ja) | 2009-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4509820B2 (ja) | 熱処理板の温度設定方法，熱処理板の温度設定装置，プログラム及びプログラムを記録したコンピュータ読み取り可能な記録媒体 | |
| KR101072282B1 (ko) | 기판 처리 장치, 기판 처리 방법, 기판 처리 프로그램 및 그 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체 | |
| JP2008053687A (ja) | 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板の処理システム | |
| JP2006228820A (ja) | 熱処理板の温度設定方法，熱処理板の温度設定装置，プログラム及びプログラムを記録したコンピュータ読み取り可能な記録媒体 | |
| JP4666380B2 (ja) | 基板処理装置、基板処理方法、基板処理プログラム、及びそのプログラムを記録したコンピュータ読み取り可能な記録媒体 | |
| KR101074441B1 (ko) | 기판 처리 장치 및 기판 처리 방법 | |
| JP4965925B2 (ja) | 基板の処理システム | |
| JP5258082B2 (ja) | 基板処理装置及び基板処理方法 | |
| US7420650B2 (en) | Method of setting processing condition in photolithography process, apparatus for setting processing condition in photolithography process, program, and computer readable recording medium | |
| JP2006222354A (ja) | 熱処理板の温度設定方法，熱処理板の温度設定装置，プログラム及びプログラムを記録したコンピュータ読み取り可能な記録媒体 | |
| JP2008084886A (ja) | 基板の測定方法、プログラム、プログラムを記録したコンピュータ読み取り可能な記録媒体及び基板の測定システム | |
| JP4920317B2 (ja) | 基板の処理方法、プログラム、コンピュータ読み取り可能な記録媒体及び基板の処理システム | |
| JP5186264B2 (ja) | 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム | |
| WO2011099221A1 (ja) | 基板処理方法 | |
| JP3793063B2 (ja) | 処理方法及び処理装置 | |
| JP5058744B2 (ja) | 基板の測定方法、プログラム、プログラムを記録したコンピュータ読み取り可能な記録媒体及び基板の処理システム | |
| JP2008270541A (ja) | 熱処理板の温度設定方法、熱処理板の温度設定装置及びコンピュータ読み取り可能な記憶媒体 | |
| JP2008300777A (ja) | 基板の処理方法、基板の処理装置及びコンピュータ読み取り可能な記憶媒体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090811 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120627 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120629 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120820 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130306 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130405 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130422 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130422 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160502 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5258082 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |