JP5238826B2 - 液晶表示装置 - Google Patents

Description

本発明は、液晶表示装置に関し、特に、複数の画素がマトリックス状に配置された表示部を備えた液晶表示装置に関する。なお、本願は、２００９年１月２７日に出願された日本国特許出願２００９−０１５８６５号を基礎として、パリ条約又は移行する国における法規に基づく優先権を主張するものである。当該基礎出願の内容は、本願中に参照として組み込まれている。

かかる液晶表示装置としては、例えば、日本国特許出願公開２００１−１４７４２０号公報に開示されている。同公報には、いわゆるアクティブマトリックス型の液晶表示装置が開示されている。かかる液晶表示装置は、複数の走査信号線と、走査信号線に互いに交差した複数のデータ信号線とを備えている。そして、対応する走査信号線に導通を指示する走査信号がスイッチング素子に供給された場合に、当該スイッチング素子によって、対応するデータ信号線と画素電極とが接続される。そして、データ信号線と画素電極とが接続されるタイミングにて、データ信号線に供給されるデータ信号が、画素電極に書き込まれる。また、この液晶表示装置は、各画素に共通電極信号が印加される共通電極を有している。

かかる液晶表示装置では、いわゆる「横シャドー」と呼ばれる問題が生じうる。同公報では、かかる液晶表示装置について、データ信号線への出力に基づいて、当該出力の総和に応じたカップリング信号を生成する。そして、共通電極信号の基準となる駆動信号と、カップリング信号とに基づき、駆動信号のみから生成した共通電極信号と比較して、データ信号線への出力に起因する電位変動を抑える共通電極信号を生成している。これにより、低消費電力でいわゆる横シャドーを防止できる。

日本国特許出願公開２００１−１４７４２０号公報

近年、ＴＶ用のディスプレイなどの用途において、液晶表示装置は大画面化が進んでいる。また、動きの激しいスポーツなど、表示に遅れが生じないように動画を表示するため、１秒間に１２０枚の画像を切り替える倍速駆動をさせる場合がある。このようなパネルでは、横シャドーが生じ易い。本発明は、かかる横シャドーの問題について全く新しい解決手段を提案する。

本発明に係る液晶表示装置は、複数の画素が配置された表示部を備えている。この液晶表示装置は、表示部の各画素に補助容量が設けられている。そして、補助容量は補助容量配線に接続されており、当該液晶表示装置は、かかる補助容量配線を複数備えている。補助容量配線は幹配線に接続されている。幹配線は、補助容量配線を介して補助容量に駆動信号を伝送する。また、この液晶表示装置は、かかる幹配線とは別に、複数の補助容量配線を接続するブリッジ配線を備えている。この液晶表示装置によれば、補助容量配線の抵抗が低下し、補助容量配線に生じるリップルを低減できる。これにより横シャドーを抑制できる。

この場合、液晶表示装置は、幹配線を複数有していてもよい。この場合、各幹配線には、それぞれ複数の補助容量配線が接続されているとよい。そして、ブリッジ配線には、同じ幹配線に接続された補助容量配線が接続されているとよい。

また、液晶表示装置の表示部は複数の画素がマトリックス状に配置されていてもよい。この場合、幹配線は表示部の縦方向に沿って複数本配設されているとよい。また、補助容量配線は、表示部の横方向に沿って複数本配設されており、それぞれ複数の幹配線のうち一の幹配線に接続されているとよい。この場合、同じ幹配線に接続された補助容量配線が、ブリッジ配線によって接続されているとよい。これにより、各補助容量配線への駆動信号の伝送を阻害せず、各補助容量配線に生じるリップルを低減できる。これにより横シャドーを抑制できる。

また、表示部の複数の画素は複数のサブ画素を備えている場合、ブリッジ配線は複数のサブ画素のうち、何れかのサブ画素を通るように配設されていてもよい。例えば、表示部の複数の画素がＲＧＢのサブ画素を備えている場合がある。この場合、ブリッジ配線は、ＲＧＢのサブ画素のうち、Ｒのサブ画素を通るように配線されていてもよいし、Ｇのサブ画素を通るように配線されていてもよいし、Ｂのサブ画素を通るように配線されていてもよい。

図１は本発明の一実施形態に係る液晶表示装置を示す断面図である。 図２は本発明の一実施形態に係る液晶表示装置の液晶パネルを示す断面図である。 図３は本発明の一実施形態に係る液晶表示装置のアレイ基板の画素領域部分を示す平面図である。 図４は本発明の一実施形態に係る液晶表示装置のカラーフィルタ基板の画素領域部分を示す平面図である。 図５は本発明の一実施形態に係る液晶表示装置のサブ画素の構成を示す平面図である。 図６は本発明の一実施形態に係る液晶表示装置のサブ画素に構成される回路図である。 図７は補助容量配線と幹配線の配線構造を示す図である。 図８は本発明の一実施形態に係る液晶表示装置の駆動構造を示すブロック図である。 図９は本発明の一実施形態に係る液晶表示装置に生じる横シャドーを例示した図である。 図１０は走査信号Ｓ_ＧとＣｓバスラインに生じる電圧Ｖｃとの関係を示す図である。 図１１は走査信号Ｓ_ＧとＣｓバスラインに生じる電圧Ｖｃとの関係を示す図である。 図１２は補助容量配線と幹配線とブリッジ配線との配線構造を示す図である。 図１３は液晶表示装置の画素に構成される回路図である。

以下、本発明の一実施形態を図面に基づいて説明する。なお、実質的に同じ作用を奏する部材又は部位には適宜に同じ符号を付している。

図１３は、液晶表示装置の各画素Ａの回路構成の一例を示している。図１３中、符号４７は薄膜トランジスタ（ＴＦＴ：thin film transistor）を示している。また、符号Ｃｌｃは画素電極４２と対向電極５５で構成され、液晶層１３を操作するコンデンサを示している。また、符号Ｃｃｓは補助容量Ｃｓを構成するコンデンサを示している。また、符号７１はソースドライバを、符号７２はゲートドライバを、符号４３ａはソースバスラインを、符号４３ｂはゲートバスラインを、符号４３ｃは補助容量配線としてのＣｓバスラインを、それぞれ示している。

ソースバスライン４３ａは、薄膜トランジスタ４７のソース電極１２１に接続されている。ゲートバスライン４３ｂは、薄膜トランジスタ４７のゲート電極１２２に接続されている。また、液晶層１３を操作するコンデンサＣｌｃと、補助容量Ｃｓとは、図１３に示されているように、薄膜トランジスタ４７（ＴＦＴ：thin film transistor）のドレイン電極１２３側に接続されている。そして、補助容量ＣｓはＣｓバスライン４３ｃに接続されている。かかるＣｓバスライン４３ｃは、それぞれ液晶パネル１０の各画素Ａに設けられた補助容量Ｃｓが接続されている。

液晶表示装置の各画素Ａは、ゲートドライバ７２から送られる走査信号に伴って薄膜トランジスタ４７がＯＮになったタイミングで、ソースドライバ７１からソースバスライン４３ａを通じて当該画素Ａの画素電極４２に所要の電圧が印加される。そして、補助容量Ｃｓの作用によって画素電極４２に印加された電圧は、薄膜トランジスタ４７がＯＦＦになった後も維持される。これにより各画素Ａは液晶層１３が操作されて所望の表示が行われる。

図１０は、ゲートバスライン４３ｂに入力される走査信号Ｓ_Ｇと、Ｃｓバスライン４３ｃに生じる電圧Ｖｃとの関係を示している。図１３及び図１０に示すように、ゲートドライバ７２から送られる走査信号Ｓ_Ｇ（パルス信号）に伴って薄膜トランジスタ４７がＯＮになるタイミングΔＴで、ソースドライバ７１からソースバスライン４３ａに当該画素Ａの画素電極４２に所要の電圧が印加される。このとき、補助容量Ｃｓを介して画素電極４２に接続されたＣｓバスライン４３ｃにリップルＶｃｓ１が生じることがある。

また、かかるリップルＶｃｓ１は、薄膜トランジスタ４７がＯＦＦになった後も減衰せずに、Ｃｓバスライン４３ｃに残る場合がある。リップルＶｃｓ１が減衰せずにＣｓバスライン４３ｃに残った場合、当該Ｃｓバスライン４３ｃに接続された複数の画素Ａにおいて、液晶層１３を操作するコンデンサＣｌｃに印加された電圧が当該リップルＶｃｓ１の影響を受ける。このようにＣｓバスライン４３ｃに生じたリップルＶｃｓ１によって、液晶層１３を操作するコンデンサＣｌｃに印加された電圧が影響を受けることがある。

本発明者は、「かかるＣｓバスライン４３ｃに生じる電圧変動（リップルＶｃｓ１）が「横シャドー」の原因の一つである」と考えて本発明を想起した。図１２は、本発明の一実施形態に係る液晶表示装置１００について、Ｃｓバスライン４３ｃ（１）〜（８）の配線構造を示している。すなわち、この液晶表示装置１００では、図１２に示すように、液晶パネル１０内においてＣｓバスライン４３ｃ（１）〜（８）（補助容量配線）を接続するブリッジ配線２１０（１）〜（８）を備えている。この液晶表示装置１００によれば、かかるブリッジ配線２１０（１）〜（８）によって、Ｃｓバスライン４３ｃ（１）〜（８）に生じるリップルＶｃｓ１（図１０参照）を小さくすることができるとともに、「横シャドー」の発生を抑制できる。なお、Ｃｓバスライン４３ｃ、ブリッジ配線２１０に付した括弧内の数字は、複数のＣｓバスライン４３ｃ、複数のブリッジ配線２１０をそれぞれ区別するために付している。かかるＣｓバスライン４３ｃ、ブリッジ配線２１０は、以下の説明において、適宜括弧内の数字を付して説明する。

以下、本発明の一実施形態に係る液晶表示装置１００を説明する。ここでは、先ず、かかる液晶表示装置１００の構造を概略的に説明する。そして、液晶表示装置１００においてブリッジ配線２１０が設けられていない場合に「横シャドー」が生じる現象を説明する。その後、液晶表示装置１００においてブリッジ配線２１０を設けた場合に、どのように「横シャドー」を抑制できるかを説明する。なお、以下に説明する実施形態は、液晶表示装置の構成についての一例を示すに過ぎない。液晶表示装置の具体的構成は以下の実施形態に限定されない。

図１は、かかる液晶表示装置１００の断面構成を模式的に示している。液晶表示装置１００は、図１に示すように、液晶表示部としての液晶パネル１０と、バックライト２０とを備えている。この液晶表示装置１００の液晶パネル１０は、概して、全体として矩形の形状を有しており、一対の透光性基板１１及び１２（ガラス基板）で構成されている。この実施形態では、両基板１１及び１２のうち、表側はカラーフィルタ基板１１（ＣＦ基板）であり、裏側がアレイ基板１２（ＴＦＴ基板）である。

この実施形態では、図１に示すように、カラーフィルタ基板１１とアレイ基板１２は、それぞれ画素領域１０ａ（画素が形成されている領域）を有している。カラーフィルタ基板１１及びアレイ基板１２は、互いに対向して配置されている。カラーフィルタ基板１１とアレイ基板１２の間には、画素領域１０ａの周囲（外周縁部）を周方向に囲むように、シール材１５が設けられている。

かかるカラーフィルタ基板１１とアレイ基板１２の間で、シール材１５で囲まれた領域には液晶層１３が設けられている。液晶層１３には液晶分子を含む液晶材料が含まれている。カラーフィルタ基板１１とアレイ基板１２との間に電圧が印加されることによって、液晶層１３中の液晶分子の配向方向が操作され、液晶層１３の光学特性が変化する。

以下、アレイ基板１２とカラーフィルタ基板１１を順に説明する。図２から図４は液晶パネル１０の画素領域１０ａを拡大した図である。このうち図２はカラーフィルタ基板１１とアレイ基板１２を貼り合せた状態の断面図を示している。また、図３はアレイ基板１２の画素領域部分の平面図を示し、図４はカラーフィルタ基板１１の画素領域部分の平面図を示している。図３及び図４中の破線Ａで囲まれた領域は、この液晶表示装置１００の一画素を構成する領域を示している。この液晶パネル１０には、図３及び図４に示す画素Ａが行列（マトリックス）状に配列されている。また、図５は、画素Ａに構成される１つのサブ画素Ａ_Ｂを拡大した平面図である。また、図６は、画素Ａに構成されるサブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂに構成される回路図である。

この実施形態では、アレイ基板１２は、図２、図３及び図５に示すように、ガラス基板４１の表側（液晶層１３側）に、画素電極４２ａ、４２ｂ、バスライン４３ａ〜４３ｃ（bus line）、平坦化層４４及び配向膜４６（水平配向膜）、薄膜トランジスタ４７ａ、４７ｂ（ＴＦＴ：thin film transistor）が形成されている。画素電極４２ａ、４２ｂは透明導電材料であるＩＴＯ（indium tin oxide：酸化インジウムスズ）からなり、これらの画素電極４２ａ、４２ｂには画像に応じた電圧がバスライン４３ａ〜４３ｃ及び薄膜トランジスタ４７ａ、４７ｂ（図３参照）を介して所定のタイミングで供給される。平坦化層４４は絶縁材料によって形成されており、画素電極４２ａ、４２ｂ及びバスライン４３ａ〜４３ｃ（図３参照）を覆っている。平坦化層４４の上にはポリイミド等からなる配向膜４６が形成されている。この配向膜４６の表面には、電圧を印加していないときの液晶分子の配向方向を決定するために、配向処理が施されている。また、この実施形態では、アレイ基板１２は、補助容量Ｃｓを備えている。かかる補助容量Ｃｓの構造は後で詳述する。

また、カラーフィルタ基板１１は、図２及び図４に示すように、ガラス基板５１の裏側（液晶層１３側）にブラックマトリックス５２、カラーフィルタ５３、平坦化層５４、対向電極５５及び配向膜５６（水平配向膜）が形成されている。ブラックマトリックス５２は画素間の領域を光が透過しないようにするため、Ｃｒ（クロム）等の金属により形成されている。カラーフィルタ５３には赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色があり、図２から図４に示すように、アレイ基板１２の１つの画素電極４２ａ、４２ｂにＲ・Ｇ・Ｂの何れか１つのカラーフィルタ５３が対向している。平坦化層５４は、図２に示すように、ブラックマトリックス５２及びカラーフィルタ５３を覆うように形成されており、この平坦化層５４の下側にはＩＴＯ（indium tin oxide）からなる対向電極５５が形成されている。また、対向電極５５の下側には配向膜５６が形成されている。この配向膜５６の表面にも配向処理が施されている。なお、アレイ基板１２の配向膜４６の配向方向と、カラーフィルタ基板１１の配向膜５６の配向方向とは９０°異なっている。

ガラス基板４１，５１は、図２に示すように、球形又は円柱形のスペーサ５９（図示例では、球形）を挟んで配置されている。スペーサ５９は、例えば、プラスチックやガラスなどにより形成されている。ガラス基板４１，５１のギャップは、上述したシール材１５（図１参照）及びスペーサ５９によって保持され、液晶層１３が一定に維持されている。

さらに、図１及び図２に示すように、カラーフィルタ基板１１（ガラス基板５１）の表面側及びアレイ基板１２（ガラス基板４１）の裏面側にはそれぞれ偏光板１７、１８が貼り付けられている。いわゆるノーマリホワイト型の液晶表示装置では２枚の偏光板１７、１８の偏光軸は互いに直交するように配置される。また、いわゆるノーマリブラック型の液晶表示装置では２枚の偏光板１７、１８の偏光軸は並行に配置される。この実施形態では、図１に示すように、液晶パネル１０の表側は、ベゼル３０が装着されている。液晶パネル１０の裏側には、フレーム３２が装着されている。そして、ベゼル３０とフレーム３２は、液晶パネル１０を支持する。さらに、フレーム３２は、液晶パネル１０の画素領域１０ａに相当する部分が開口している。かかる液晶パネル１０の裏側には、バックライトシャーシ２４に支持されたバックライト２０が装着されている。

バックライト２０は、図１に示すように、液晶パネル１０の裏側（図１中の右側）に配置された外部光源である。この実施形態では、バックライト２０は、複数の光源２２（例えば、冷陰極管や発光ダイオード（ＬＥＤ）など）と、バックライトシャーシ２４とを備えている。バックライトシャーシ２４は、表側（液晶パネル１０側）に向けて開口した箱形形状を有しており、バックライトシャーシ２４内には、複数の光源２２が配置されている。バックライトシャーシ２４の開口には、複数枚の光学シート２６が積層されて配置されている。

光学シート２６は、例えば、裏側から順に、拡散板、拡散シート、レンズシート、及び輝度上昇シートを有している。バックライトシャーシ２４は、上述した液晶パネル１０に光源２２を向けた状態で、フレーム３２の裏側に装着されている。この際、光学シート２６は、液晶パネル１０のフレーム３２の裏面とバックライトシャーシ２４の表面とに挟まれる。また、液晶表示装置１００は、図１に示すように、制御部２００を備えている。制御部２００は、表示する画像や映像に応じて、バックライト２０の輝度（明るさ）を調整する回路（例えば、冷陰極管インバータ回路などの調光回路）を備えている。かかる制御部２００は、例えば、光源２２に投入する電力を調整して、バックライト２０の明るさを調整する。

この液晶表示装置１００は、液晶パネル１０に、カラーフィルタ基板１１とアレイ基板１２に制御された電圧を印加して液晶層１３中の液晶分子を操作する。かかる液晶パネル１０では、液晶層１３中の液晶分子は、画素Ａ（より詳しくは、ＲＧＢで規定されるサブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂ）毎に操作される。これによって、各画素Ａは、バックライト２０の光を遮断したり、通過する光の透過率を変えたりすることができる。さらに、液晶表示装置１００は、バックライト２０の輝度等も制御しつつ所望の画像を表示させる。なお、この実施形態では、図３に示すように、ＲＧＢで規定されるサブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂは、それぞれさらに２つの副画素Ｐａ、Ｐｂに分割されている。

以下に、液晶パネル１０の駆動構造をさらに説明する。

図３に示すアレイ基板１２において、バスライン４３ａは、薄膜トランジスタ４７ａ、４７ｂのソースに信号（データ信号）を送るソースバスライン（データ信号線）である。また、バスライン４３ｂは、薄膜トランジスタ４７ａ、４７ｂのゲートに信号（走査信号）を送るゲートバスライン（走査信号線）である。また、バスライン４３ｃは、補助容量Ｃｓのバスライン（Ｃｓバスライン、補助容量配線）である。この実施形態では、ソースバスライン４３ａは、ＲＧＢで規定される各サブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂの間を縦断するように配置されている。また、ゲートバスライン４３ｂは、各サブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂの中央部分を横断するように配置されている。Ｃｓバスライン４３ｃは、各サブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂの縦方向の間隙を横断するように配置されている。ソースバスライン４３ａは、ソースドライバ７１に接続されている。また、ゲートバスライン４３ｂは、ゲートドライバ７２に接続されている。また、Ｃｓバスライン４３ｃは幹配線１８０（図６、図７参照）に接続されている。

この実施形態では、各サブ画素ＡＲ、ＡＧ、ＡＢは、図５及び図６に示すように、ソースバスライン４３ａとゲートバスライン４３ｂの交差部分に、薄膜トランジスタ４７ａ、４７ｂ（ＴＦＴ）が配設されている。薄膜トランジスタ４７ａ、４７ｂは、ソース電極１２１と、ゲート電極１２２と、ドレイン電極１２３ａ、１２３ｂとを備えている。この実施形態では、ソース電極１２１は、ソースバスライン４３ａから薄膜トランジスタ４７ａ、４７ｂの配設位置に延びている。このソース電極１２１は、上下の薄膜トランジスタ４
７ａ、４７ｂで共通している。ゲート電極１２２は、ゲートバスライン４３ｂに設けられている。ドレイン電極１２３ａ、１２３ｂは、それぞれ上下の副画素Ｐａ、Ｐｂの領域に配設されている。ソース電極１２１と、ゲート電極１２２と、ドレイン電極１２３ａ、１２３ｂとの間には、半導体（図示省略）が介在している。また、ドレイン電極１２３ａ、１２３ｂは、図示は省略するが層間絶縁膜を貫通するコンタクトホールを通じて画素電極４２ａ、４２ｂに接続されている。

また、各副画素Ｐａ、Ｐｂは、補助容量Ｃｓを備えている。補助容量Ｃｓは、Ｃｓバスライン４３ｃと、Ｃｓバスライン４３ｃに対向する補助容量電極１４２ａ、１４２ｂとで構成されている。補助容量電極１４２ａ、１４２ｂは、それぞれ引出配線１４４ａ、１４４ｂによって、薄膜トランジスタ４７ａ、４７ｂのドレイン電極１２３ａ、１２３ｂに接続されている。Ｃｓバスライン４３ｃと補助容量電極１４２ａ、１４２ｂとの間には、絶縁膜が介在しており、補助容量Ｃｓとしてのコンデンサ(Ｃｃｓ)が構成されている。

Ｃｓバスライン４３ｃは幹配線１８０に接続されている。幹配線１８０は、液晶パネル１０の周辺部（この実施形態では、液晶パネル１０の両側部）に配設されている。図７は、Ｃｓバスライン４３ｃと、幹配線１８０との接続構造を示す図である。

この実施形態では、幹配線１８０は、図７に示すように、複数の幹配線１８１〜１８４を備えている。Ｃｓバスライン４３ｃは液晶パネル１０の横方向に沿って複数本配設されており、それぞれ液晶パネル１０に横方向に一連に配設された各副画素Ｐａ、Ｐｂの補助容量Ｃｓが接続されている。かかるＣｓバスライン４３ｃは、液晶パネル１０の縦方向において数本置きに同じ幹配線１８１〜１８４に接続されている。

図７に示す例では、８本のＣｓバスライン４３ｃ（１）〜（８）が、液晶パネル１０の横方向に順に配設されている。この場合、Ｃｓバスライン４３ｃは、液晶パネル１０の縦方向において４本おきに同じ幹配線１８１〜１８４に接続されている。すなわち、Ｃｓバスライン４３ｃ（１）、４３ｃ（５）は、幹配線１８１に接続されている。Ｃｓバスライン４３ｃ（２）、４３ｃ（６）は、幹配線１８２に接続されている。Ｃｓバスライン４３ｃ（３）、４３ｃ（７）は、幹配線１８３に接続されている。Ｃｓバスライン４３ｃ（４）、４３ｃ（８）は、幹配線１８４に接続されている。なお、図示は省略するが、かかる液晶パネル１０の副画素Ｐａ、Ｐｂに設けられた補助容量Ｃｓに接続されたＣｓバスライン４３ｃは、それぞれ異なる幹配線に接続されているとよい。

なお、図７に示す例では、Ｃｓバスライン４３ｃは、液晶パネル１０の縦方向において４本置きに同じ幹配線１８１〜１８４に接続されているが、実際には、液晶パネル１０には、さらに多くの幹配線（例えば、１２本の幹配線）が設けられている場合がある。例えば、図示は省略するが、１２本の幹配線が設けられている場合、Ｃｓバスライン４３ｃは、液晶パネル１０の縦方向において１２本おきに同じ幹配線に接続されているとよい。また、図７では、説明の便宜上、ブリッジ配線２１０（１）〜（８）（図１２参照）が設けられていない形態を示している。

図５及び図６に示されるように、この液晶表示装置１００では、ソースバスライン４３ａと、ゲートバスライン４３ｂと、Ｃｓバスライン４３ｃと、薄膜トランジスタ４７ａ、４７ｂによって画素電極４２ａ、４２ｂが充電される。また、画素電極４２ａ、４２ｂは、図２及び図５に示すように、液晶層１３を間に挟んで対向するカラーフィルタ基板１１側の対向電極５５との間に、電荷を保持するコンデンサ(Ｃｌｃ)を形成する。液晶表示装置１００の各画素Ｐａ、Ｐｂは、上記２つのコンデンサ(Ｃｃｓ、Ｃｌｃ)で充電された電荷を保持することで正常に駆動する。図８は、液晶パネル１０の駆動構造を示すブロック図である。

液晶表示装置１００は、図８に示すように、制御部２００を備えている。制御部２００は、ＩＣ、ＬＳＩ、ＣＰＵ、不揮発性メモリーなどを組み合わせて構成されている。制御部２００は、予め設定されたプログラムに沿って種々の電子的な処理を行い、所要の機能を奏する。液晶パネル１０の駆動は、制御部２００によって制御される。この制御部２００は、信号入力部２０１と、タイミング制御部２０２と、電源２０３とを備えている。

信号入力部２０１は、外部システム(図示せず)から複数の制御信号が入力される。外部システムから入力される制御信号には、液晶パネル１０に表示させる映像に関する信号が含まれる。この実施形態では、信号入力部２０１に入力された制御信号を基に、タイミング制御部２０２を通じてソースドライバ７１、ゲートドライバ７２に制御信号が送られる。タイミング制御部２０２は、外部システム(図示せず)から入力された複数の制御信号に基づいて、ゲートドライバ７２とソースドライバ７１を駆動させるための制御信号を生成する。電源２０３は、液晶表示装置１００の各構成部に動作電源を供給するとともに液晶パネル１０の共通電極電圧（Vcom）を生成して対向電極５５に供給する。

この実施形態では、ソースドライバ７１は、図８に示すように、液晶パネル１０の画素Ａ（正確には、画素Ａを構成するＲＧＢのサブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂ）のマトリックスの各行に配線されたソースバスライン４３ａ（１）〜ソースバスライン４３ａ（ｍ）が接続されている。ソースドライバ７１は、タイミング制御部２０２から入力される制御信号に応答して、各画素Ａに入力されるべき基準電圧を選択し、選択した基準電圧を画素Ａに供給する。

ゲートドライバ７２は、タイミング制御部２０２から入力される制御信号に応答して液晶パネル１０上に配列された薄膜トランジスタ４７ａ、４７ｂのＯＮ／ＯＦＦ制御を行う。液晶パネル１０上のゲートバスライン４３ｂ（１）〜（ｎ）に信号を送る。一のゲートバスライン４３ｂに薄膜トランジスタ４７ａ、４７ｂをＯＮにする制御信号を送ると、かかる信号によって、ゲートバスライン４３ｂに接続された各画素の薄膜トランジスタ４７ａ、４７ｂがＯＮになる。ゲートドライバ７２は、ゲートバスライン４３ｂ（１）〜（ｎ）に順に薄膜トランジスタ４７ａ、４７ｂをＯＮにする制御信号（走査信号）を送る。

ソースドライバ７１とゲートドライバ７２に送られる制御信号（データ信号、走査信号）はそれぞれタイミングが調整されている。すなわち、ゲートドライバ７２は、液晶パネル１０上の複数のゲートバスライン４３ｂ（１）〜（ｎ）のうち、一のゲートバスライン４３ｂに薄膜トランジスタ４７ａ、４７ｂをＯＮにする制御信号（走査信号）を送る。このタイミングにおいて、当該ゲートバスライン４３ｂに接続された複数の画素を制御する制御信号（データ信号）が各ソースドライバ７１から送られる。ゲートドライバ７２が一つのゲートバスライン４３ｂに接続された画素を全てＯＮにする時間は、１水平同期時間と称される。ゲートドライバ７２が一つのゲートバスライン４３ｂに接続された画素をＯＮにすると、当該画素は、当該１水平同期時間において、薄膜トランジスタ４７ａ、４７ｂがＯＮになる。また、次の１水平同期時間では、当該ゲートバスライン４３ｂに接続された画素の薄膜トランジスタ４７ａ、４７ｂはＯＦＦに制御される。

ソースドライバ７１は、１水平同期時間毎に、各ソースバスライン４３ａ（１）〜（ｍ）に制御信号（データ信号）を送る。これにより、一つのゲートバスライン４３ｂに接続された画素の薄膜トランジスタ４７ａ、４７ｂがＯＮになったタイミングで、当該画素Ａに制御信号（データ信号）が送られる。このように液晶パネル１０は一行ずつ順に画素電極４２ａ、４２ｂに情報が書き込まれる。そして、液晶パネル１０の全ての行において、画素電極４２ａ、４２ｂに情報が書き込まれることによって、液晶パネル１０で表示される一画像が形成されている。映像を表示する場合には、時系列に並べられた複数の静止画像に映像を分ける。時系列に並べられた複数の静止画像を順に表示させることによって、液晶パネル１０に動画を表示させている。なお、液晶パネル１０に一画像が形成される時間は、フレーム時間と称される。

この実施形態では、図３及び図５に示すように、１画素Ａは、ＲＧＢで規定されるサブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂで構成されている。さらに、各サブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂはそれぞれ２つの副画素Ｐａ、Ｐｂに分けられている。このような、いわゆるマルチ絵素構造では、例えば２つの副画素Ｐａ、Ｐｂのうち何れか一方に画素欠陥が発生したときでも、他方の副画素が機能していれば画素欠陥の影響が低減される。このため正常画素の割合の低下が抑えられる有利な形態である。また、この実施形態では、副画素Ｐａ、Ｐｂは明るさが異なり、一方（例えば、上側の副画素Ｐａ）は明るい画素を形成し、他方（例えば、下側の副画素Ｐｂ）は暗い画素を形成している。この場合、ＲＧＢの各サブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂの輝度調整がより微細に行え、中間調の色彩などの表現も豊かになる。

以下、かかる液晶表示装置１００において「横シャドー」が生じる現象を説明する。

かかる液晶パネル１０がノーマリブラック方式である場合には、典型的には、図９に示すように、グレー表示の中央部分に白を表示させる領域１６２を形成する場合に、いわゆる「横シャドー」が見られる。この場合、白を表示させる領域１６２の両サイドのグレー表示領域１６４、１６５が、他のグレー表示領域１６６、１６７よりも白っぽくなる事象が「横シャドー」である。同様に、液晶パネル１０がノーマリホワイト方式である場合には、典型的には、液晶パネル１０において、白表示の中央部分にグレー（黒）を表示させる領域１６２（図９参照）を形成する場合に「横シャドー」が見られる。この場合、グレー（黒）を表示させる領域１６２の両サイドの白表示領域１６４、１６５が、他の白表示領域１６６、１６７よりも黒っぽくなる事象が「横シャドー」である。

例えばノーマリブラック方式では、グレー表示領域１６４〜１６７は、画素Ａに印加する印加電圧を所定よりも低くし、液晶の向きを制御して液晶層によって光を遮ることで表示される。これに対して、白を表示させる領域１６２は、画素Ａに所要の電圧を印加して、液晶層によって光を透過させることによって表示される。「横シャドー」は、グレー表示領域１６４〜１６７のうち、白を表示させる領域１６２の両サイドのグレー表示領域１６４、１６５が、他のグレー表示領域１６６、１６７よりも白っぽくなる事象である。この場合、白っぽくなるグレー表示領域１６４、１６５の画素電極４２ａ、４２ｂに作用する印加電圧が、何らかの要因によって高くなっていると考えられる。

本発明者は、かかる「横シャドー」の原因の一つがＣｓバスライン４３ｃに生じる電圧変動（リップル）であると考えている。そこで、本発明者は、図１０及び図１１に示すように、ゲートバスライン４３ｂに入力される走査信号（ここでは、パルス信号）と、Ｃｓバスライン４３ｃに生じる電圧との関係を調べた。図１０は、ゲートバスライン４３ｂに白を表示させる領域１６２がないグレー表示領域１６６、１６７での、ゲートバスライン４３ｂに入力されるパルス信号と、Ｃｓバスライン４３ｃに生じる電圧との関係を示している。これに対し、図１１は、ゲートバスライン４３ｂに白を表示させる領域１６２を有するグレー表示領域１６４、１６５におけるゲートバスライン４３ｂに入力されるパルス信号と、Ｃｓバスライン４３ｃに生じる電圧との関係を示している。

この場合、図１０及び図１１に示すように、グレー表示領域１６４〜１６７では、何れも薄膜トランジスタ４７ａ、４７ｂがＯＮになるタイミングΔＴにおいて、Ｃｓバスライン４３ｃに電圧変動Ｖｃｓ１、Ｖｃｓ２（リップル）が生じる。これは、薄膜トランジスタ４７ａ、４７ｂがＯＮになるタイミングΔＴにおいて、ソースバスライン４３ａから画素電極４２ａ、４２ｂに所要の電圧が印加されるためである。すなわち、画素電極４２ａ、４２ｂは、補助容量Ｃｓを介してＣｓバスライン４３ｃに接続されている。このため、当該タイミングΔＴにおいて、ソースバスライン４３ａから画素電極４２ａ、４２ｂに所要の電圧が印加されると、Ｃｓバスライン４３ｃに電圧変動Ｖｃｓ１、Ｖｃｓ２（リップル）が生じる。かかる電圧変動Ｖｃｓ１、Ｖｃｓ２は時間の経過とともに減衰する。しかしながら、当該タイミングΔＴ後にＣｓバスライン４３ｃに電圧変動ΔＶｃｓ１、ΔＶｃｓ２が残る場合がある。

図９に示すように、グレー表示領域１６６、１６７では、ゲートバスライン４３ｂに白を表示させる領域１６２がない。これに対して、グレー表示領域１６４、１６５は、ゲートバスライン４３ｂ（図示省略）に白を表示させる領域１６２がある。ノーマリブラック方式では、白を表示させる領域１６２では、グレー表示領域１６４〜１６７に比べて、ソースバスライン４３ａから画素電極４２ａ、４２ｂに印加される電圧が大きい。ゲートバスライン４３ｂに白を表示させる領域１６２があるグレー表示領域１６４、１６５の画素電極４２ａ、４２ｂは、図３及び図５に示すように、TFTのドレイン電極１２３ａ、１２３ｂ、補助容量Ｃｓ及びＣｓバスライン４３ｃを介して電気的に影響を及ぼしあう。このため、図１０及び図１１に示すように、グレー表示領域１６６、１６７（図９参照）に比べて、グレー表示領域１６４、１６５の方が、Ｃｓバスライン４３ｃに生じる電圧変動Ｖｃｓ１、Ｖｃｓ２が大きくなる。そして、当該グレー表示領域１６４、１６５では、グレー表示領域１６６、１６７に比べて、薄膜トランジスタ４７ａ、４７ｂがＯＮになるタイミングΔＴ後において、Ｃｓバスライン４３ｃに残る電圧変動ΔＶｃｓが大きくなる。

Ｃｓバスライン４３ｃに生じる電圧変動ΔＶｃｓは、図６に示すように、それぞれ補助容量Ｃｓ（Ｃｃｓ）を介して、画素電極４２ａ、４２ｂに影響を及ぼす。このとき、図１０及び図１１に示すように、グレー表示領域１６４、１６５では、他のグレー表示領域１６６、１６７に比べて、薄膜トランジスタ４７ａ、４７ｂがＯＮになるタイミングΔＴ後にＣｓバスライン４３ｃに残る電圧変動ΔＶｃｓが大きい。画素電極４２ａ、４２ｂに印加された電圧は、かかる電圧変動ΔＶｃｓによって高くなる場合がある。このため、ノーマリブラック方式においては、図９に示すように、本来、グレー表示を表示すべき領域１６４、１６５が白っぽく表示される場合がある。

本発明者は、かかる事象を改善するため、種々の研究を行い、図１２に示すように、複数のＣｓバスライン４３ｃをブリッジ配線２１０（１）〜（８）で接続することを考えた。図１２は、図示の便宜上、液晶パネル１０の周辺部に４本の幹配線１８１〜１８４が配設された形態を例示している。Ｃｓバスライン４３ｃ（１）〜（８）は、それぞれ複数の幹配線１８１〜１８４のうち一の幹配線に接続されている。また、各幹配線１８１〜１８４にはそれぞれ複数のＣｓバスライン４３ｃが接続されている。そして、ブリッジ配線２１０（１）〜（８）は、液晶パネル１０内において同じ幹配線１８１〜１８４に接続されたＣｓバスライン４３ｃ（１）〜（８）を接続している。

以下、液晶表示装置１００においてブリッジ配線２１０を設けた場合に、どのように「横シャドー」が抑制されるかを説明する。

すなわち、図１２に示す例では、ブリッジ配線２１０（１）は、幹配線１８１に接続されたＣｓバスライン４３ｃ（１）、４３ｃ（５）に接続されている。ブリッジ配線２１０（２）は、他の幹配線１８２に接続されたＣｓバスライン４３ｃ（２）、４３ｃ（６）に接続されている。ブリッジ配線２１０（３）は、他の幹配線１８３に接続されたＣｓバスライン４３ｃ（３）、４３ｃ（７）に接続されている。ブリッジ配線２１０（４）は、他の幹配線１８４に接続されたＣｓバスライン４３ｃ（４）、４３ｃ（８）に接続されている。

この場合、複数のＣｓバスライン４３ｃがブリッジ配線２１０（１）〜（８）によって接続されているので、Ｃｓバスライン４３ｃの抵抗が低下する。また、ブリッジ配線２１０（１）〜（８）は、複数のＣｓバスライン４３ｃを並列的に接続されているので、Ｃｓバスライン４３ｃに生じる電圧変動Ｖｃｓ１、Ｖｃｓ２（図１０、１１参照）は小さく抑えられる。そして、かかる電圧変動Ｖｃｓ１、Ｖｃｓ２が小さくなるので、薄膜トランジスタ４７ａ、４７ｂがＯＮになるタイミングΔＴ後に、Ｃｓバスライン４３ｃに残る電圧変動ΔＶｃｓ１、ΔＶｃｓ２も小さく抑えることができる。このため「横シャドー」の発生を小さくできる。

また、この実施形態では、各幹配線１８１〜１８４にはそれぞれ複数のＣｓバスライン４３ｃが接続されている。そして、ブリッジ配線２１０（１）〜（８）は、それぞれ一つの幹配線１８１〜１８４に接続されたＣｓバスライン４３ｃ（１）〜（８）を接続している。このため、異なる幹配線１８１〜１８４によって接続されたＣｓバスライン４３ｃ（１）〜（８）には、電圧変動Ｖｃｓ１の影響は及ばない。

また、この実施形態では、液晶パネル１０は、複数の画素Ａがマトリックス状に配置されている。Ｃｓバスライン４３ｃは、液晶パネル１０の横方向に沿って複数本配設されている。また、Ｃｓバスライン４３ｃは、縦方向に数本置きに同じ幹配線１８１〜１８４に接続されている。この実施形態では、例えば、図３に示すように、同一の画素Ａ内でも、各副画素Ｐａ、Ｐｂにおいて、Ｃｓバスライン４３ｃは異なる幹配線１８１〜１８４に接続されている。このため、同一の画素Ａ内でも各副画素Ｐａ、Ｐｂを通るＣｓバスライン４３ｃは、異なるブリッジ配線２１０（１）〜（８）に接続されている。

例えば、この実施形態では、図６及び図１２に示すように、同一画素Ａ内の副画素Ｐａ、Ｐｂは、同じゲートバスライン４３ｂによって制御される。このとき、副画素Ｐａ、Ｐｂは、薄膜トランジスタ４７ａ、４７ｂがＯＮになるタイミングは同じである。このため、Ｃｓバスライン４３ｃ（１）、４３ｃ（２）は、同じタイミングで電圧変動Ｖｃｓ１が生じる。

この実施形態では、一つの画素Ａに形成された各副画素Ｐａ、Ｐｂの補助容量Ｃｓは、異なるＣｓバスライン４３ｃ（１）、４３ｃ（２）に接続されている。そして、かかるＣｓバスライン４３ｃ（１）、４３ｃ（２）は、異なるブリッジ配線２１０（１）、２１０（２）によって、異なるＣｓバスライン４３ｃ（５）、４３ｃ（６）（図１２参照）に接続されている。また、ブリッジ配線２１０（１）によって接続されたＣｓバスライン４３ｃ（１）とＣｓバスライン４３ｃ（５）とは、異なるゲートバスライン４３ｂに接続された画素の補助容量Ｃｓに接続されている。同様に、ブリッジ配線２１０（２）によって接続されたＣｓバスライン４３ｃ（２）とＣｓバスライン４３ｃ（６）とは、異なるゲートバスライン４３ｂに接続された画素の補助容量Ｃｓに接続されている。このように、一つの画素Ａに形成された各副画素Ｐａ、Ｐｂの補助容量Ｃｓに接続されたＣｓバスライン４３ｃ（１）、４３ｃ（２）は、それぞれブリッジ配線２１０によって、異なるゲートバスライン４３ｂに接続された画素の補助容量ＣｓのＣｓバスライン４３ｃに接続されている。

一つの画素Ａに形成された各副画素Ｐａ、Ｐｂの補助容量Ｃｓに接続されたＣｓバスライン４３ｃ（１）、４３ｃ（２）は、同じタイミングで電圧変動Ｖｃｓ１が生じる。しかしながら、一つの画素Ａに形成された各副画素Ｐａ、Ｐｂの補助容量Ｃｓに接続されたＣｓバスライン４３ｃ（１）、４３ｃ（２）は、それぞれブリッジ配線２１０によって、異なるゲートバスライン４３ｂに接続された画素の補助容量ＣｓのＣｓバスライン４３ｃに接続されている。このため、同じタイミングで生じた電圧変動Ｖｃｓ１（図１０参照）が一のＣｓバスライン４３ｃにおいて重合されることがない。このため、各Ｃｓバスライン４３ｃに生じた電圧変動Ｖｃｓ１が重合して、大きな電圧変動Ｖｃｓ１を生じさせることがない。

このように、液晶表示装置１００の液晶パネル１０（表示部）は複数の画素Ａがマトリックス状に配置されていてもよい。この場合、例えば、上述した実施形態のように、Ｃｓバスライン４３ｃ（補助容量配線）は、液晶パネル１０の横方向に沿って複数本配設されているとよい。また、幹配線１８１〜１８４には、液晶パネル１０の横方向に数本置きに配設されたＣｓバスライン４３ｃ（補助容量配線）が接続されているとよい。そして、同一の幹配線１８１〜１８４によって接続された複数のＣｓバスライン４３ｃがブリッジ配線２１０によって接続されているとよい。この場合、ブリッジ配線２１０は、同一の幹配線１８０によって接続された複数のＣｓバスライン４３ｃを接続している。このため、幹配線１８１〜１８４から各Ｃｓバスライン４３ｃへの駆動信号の伝送は適切に行える。また、かかるブリッジ配線２１０によって、同一の幹配線１８１〜１８４によって接続された複数のＣｓバスライン４３ｃが電気的に接続されている。これにより、各Ｃｓバスライン４３ｃに生じる電圧変動（リップル）の影響が相互に緩和される。

またこの実施形態では、液晶パネル１０の各画素ＡはＲＧＢのサブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂを備えている。ブリッジ配線２１０は、図３及び図５に示すように、Ｂのサブ画素Ａ_Ｂを通るように配線されている。各サブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂの間にはソースバスライン４３ａが配設されている。このように、各サブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂの間などに、ブリッジ配線２１０を配設するスペースを確保できない場合には、ブリッジ配線２１０は複数のサブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂのうち、何れかのサブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂを通るように配設することができる。

このとき、何れのサブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂにブリッジ配線２１０を配設するかは、液晶パネル１０について、各画素Ａの性質等を考慮して適切なサブ画素を選択するとよい。例えば、画素全体の透過率が低下するのを防止するため、画素全体の透過率に対する影響の小さいサブ画素を選択してもよい。また、例えば、画素全体で表示される色の色味への影響を考慮して、ブリッジ配線２１０を通すサブ画素を選択するとよい。例えば、サブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_ＢのうちＢのサブ画素Ａ_Ｂが画素Ａ全体への光の透過率への影響が小さい場合には、当該Ｂのサブ画素Ａ_Ｂにブリッジ配線２１０を通して、画素Ａ全体への光の透過率への影響を小さく抑えてもよい。また、サブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_ＢのうちＲのサブ画素Ａ_Ｒが画素Ａ全体への色味への影響が小さい場合には、当該Ｒのサブ画素Ａ_Ｒにブリッジ配線２１０を通して、画素Ａ全体への色味への影響を小さく抑えてもよい。同様に、サブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_ＢのうちＧのサブ画素Ａ_Ｇにブリッジ配線２１０を通すことが適切である場合には、当該サブ画素Ａ_Ｇにブリッジ配線２１０を通すとよい。

このように、上述した実施形態では、ＲＧＢのサブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂのうち、Ｂのサブ画素Ａ_Ｂにブリッジ配線２１０を通しているが、ブリッジ配線２１０を通す位置は、かかる実施形態に限定されない。ＲＧＢのサブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂのうち、他のサブ画素にブリッジ配線２１０を通してもよい。また、液晶パネル１０の構成によっては、ＲＧＢのサブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂのサブ画素構成でない場合もある。その場合、ブリッジ配線は複数のサブ画素のうち、適切な何れかのサブ画素を通るように配設されているとよい。例えば、あるブリッジ配線２１０は、サブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂのうち一つのサブ画素（例えば、Ａ_Ｒ）を通り、他のブリッジ配線２１０は他のサブ画素（例えば、Ａ_Ｇ）を通るように設定してもよい。

以上の通り、この液晶表示装置１００では、図６及び図１２に示すように、液晶パネル１０（表示部）内に、複数のＣｓバスライン４３ｃを接続するブリッジ配線２１０を設けた。このため、Ｃｓバスライン４３ｃに生じる電圧変動（リップル）を小さく抑えることができる。これにより、かかる電圧変動（リップル）に起因する「横シャドー」の発生を抑制することができる。ここでは、電圧変動（リップル）に起因する「横シャドー」の発生を抑制することを主たる目的としているが、本発明は、Ｃｓバスライン４３ｃに生じる電圧変動（リップル）を小さく抑えることができ、電圧変動（リップル）に起因する種々の不具合を抑制できる。

以上、本発明の一実施形態として、液晶表示装置１００を例に、本発明を説明したが、本発明は上記の実施形態には限定されず、種々の変更が可能である。

例えば、液晶表示装置の具体的構成は、上述した実施形態に限定されない。特に、各画素の構造、例えば、液晶の種類、液晶の配向構造、液晶の駆動方式、薄膜トランジスタの配置や構造、補助容量の配置や構造、Ｃｓバスライン４３ｃ（補助容量配線）、幹配線１８０、ブリッジ配線２１０の配線の仕方、接続の仕方などにおいて、種々の変更ができる。また、上述した実施形態では、１つの画素Ａは、ＲＧＢのサブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂを有し、各サブ画素Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂは、さらに上下の副画素Ｐａ、Ｐｂを備えている。そして、上下の副画素Ｐａ、Ｐｂは、個別に駆動する。このように、上述した実施形態では、マルチ駆動タイプの液晶パネルを例示している。液晶パネルの構造は、特に、マルチ駆動タイプの液晶パネルに限定されない。また、画素はマトリックス状に配置されているが、画素の配置についても、マトリックス状に特に限定されない。すなわち、各画素は補助容量が設けられているとよく、かかる補助容量が接続される補助容量配線を複数備えているとよい。そして、かかる補助容量配線に駆動信号を送る幹配線とは別に、表示部内において複数の補助容量配線を接続するブリッジ配線を備えているとよい。

また、上述した実施形態では、幹配線を複数有し、各幹配線はそれぞれ複数の補助容量配線が接続されている形態を例示した。この場合、ブリッジ配線は、同じ幹配線に接続された補助容量配線を接続している。なお、液晶パネルの構成によっては、幹配線が一つであり、全ての補助容量配線が同じ幹配線に接続され、同じ駆動信号が伝送される場合もある。このような場合には、ブリッジ配線は、同じ駆動信号が伝送される補助容量配線を接続しているとよい。例えば、全ての補助容量配線がブリッジ配線で接続されていてもよい。

１０ 液晶パネル（表示部）
１０ａ 画素領域
１１ カラーフィルタ基板
１２ アレイ基板
１３ 液晶層
１５ シール材
１７、１８ 偏光板
２０ バックライト
２２ 光源
２４ バックライトシャーシ
２６ 光学シート
３０ ベゼル
３２ フレーム
４１ ガラス基板（アレイ基板のガラス基板）
４２、４２ａ、４２ｂ 画素電極
４３ａ ソースバスライン
４３ｂ ゲートバスライン
４３ｃ Ｃｓバスライン（補助容量配線）
４４ 平坦化層
４６ 配向膜
４７、４７ａ、４７ｂ 薄膜トランジスタ
５１ ガラス基板（カラーフィルタ基板のガラス基板）
５２ ブラックマトリックス
５３ カラーフィルタ
５４ 平坦化層
５５ 対向電極
５６ 配向膜
５９ スペーサ
７１ ソースドライバ
７２ ゲートドライバ
１００ 液晶表示装置（表示装置）
１２１ ソース電極
１２２ ゲート電極
１２３、１２３ａ、１２３ｂ ドレイン電極
１４２ａ、１４２ｂ 補助容量電極
１４４ａ、１４４ｂ 引出配線
１８０、１８１〜１８４ 幹配線
２００ 制御部
２０１ 信号入力部
２０２ タイミング制御部
２０３ 電源
２１０ ブリッジ配線
Ａ 画素
Ａ_Ｒ、Ａ_Ｇ、Ａ_Ｂ サブ画素
Ｃｓ（Ｃｃｓ） 補助容量
Ｃｌｃ 液晶層を操作するコンデンサ
Ｐａ、Ｐｂ 副画素
Ｖｃｓ１、Ｖｃｓ２ 電圧変動（リップル）

Claims (5)

1. 複数の画素が配置された表示部を備えた液晶表示装置であって、
   前記表示部の各画素に設けられた補助容量と、
   前記補助容量が接続された複数の補助容量配線と、
   前記補助容量配線に接続され、補助容量配線を介して補助容量に駆動信号を伝送する幹配線と、
   前記幹配線とは別に、複数の補助容量配線を接続するブリッジ配線と、
   を備え、
   前記幹配線を複数有し、各幹配線にはそれぞれ複数の補助容量配線が接続されており、
   前記ブリッジ配線は、同じ幹配線に接続された補助容量配線を接続しており、
   前記表示部は前記複数の画素がマトリックス状に配置されており、
   前記幹配線は前記表示部の縦方向に沿って複数本配設されており、
   前記補助容量配線は前記表示部の横方向に沿って複数本配設されており、それぞれ複数の幹配線のうち一の幹配線に接続されており、同じ幹配線に接続された補助容量配線が、前記ブリッジ配線によって接続されている、液晶表示装置。
2. 前記表示部の複数の画素は複数のサブ画素を備え、前記ブリッジ配線は前記複数のサブ画素のうち、何れかのサブ画素を通るように配設されている、請求項１に記載の液晶表示装置。
3. 前記表示部の複数の画素はＲＧＢのサブ画素を備え、前記ブリッジ配線は前記ＲＧＢのサブ画素のうち、Ｒのサブ画素を通るように配線されている、請求項１に記載の液晶表示装置。
4. 前記表示部の複数の画素はＲＧＢのサブ画素を備え、前記ブリッジ配線は前記ＲＧＢのサブ画素のうち、Ｇのサブ画素を通るように配線されている、請求項１に記載の液晶表示装置。
5. 前記表示部の複数の画素はＲＧＢのサブ画素を備え、前記ブリッジ配線は前記ＲＧＢのサブ画素のうち、Ｂのサブ画素を通るように配線されている、請求項１に記載の液晶表示装置。