JP5196744B2 - アクティブマトリクス型の表示装置 - Google Patents

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Description

本発明は、電流を流すことによって発光するアクティブマトリクス型の表示装置に関し、特に、ＥＬ素子などを用いたアクティブマトリクス型の表示装置に関する。
近年、ＥＬ（electroluminescence）素子を用いて構成されたフラットな表示装置においては、マトリクス状に配置した画素を走査線及びデータ線を介して駆動することが一般的である。
具体的には、行ごとに走査線に、列ごとにデータ線に共通に接続し、行走査回路により各走査線を選択すると同時に、列走査回路により各データ線に所定の表示信号を印加して、選択された該当行の画素に所定の表示を行わせている。
例えば、特許文献１には、アクティブマトリクス駆動によるＥＬ表示装置が開示されている。
ＥＬ素子を用いて構成された表示装置では、ＥＬ素子に流れる電流を制御して、各画素の発光強度の調整ができる。
アクティブマトリクス型の表示装置として、図１２にその概略構成を示す。１０１は電流設定回路であり、１０２は走査線駆動回路、１０３が画素回路である。
また、図１３にＥＬ素子を含んだ画素回路構成例を示す。Ｐ１及びＰ２が走査信号であり、情報信号として電流データＩｄａｔａが入力される。
ＥＬ素子の陽極はＴＦＴ（Ｍ４）のドレイン端子に接続されており、陰極は接地電位ＣＧＮＤに接続されている。
Ｍ１、Ｍ２、Ｍ４がＰ型ＴＦＴであり、Ｍ３がＮ型ＴＦＴである。以下に大まかな動作について説明する。
Ｉｄａｔａが入力される時、走査信号Ｐ１はＨＩレベルの信号が、Ｐ２にはＬＯＷレベルの信号が入力され、トランジスタＭ２、Ｍ３がＯＮ、Ｍ４はＯＦＦである。
このときＭ４は導通状態でないため、ＥＬ素子には電流が流れない。
ＩｄａｔａによりＭ１の電流駆動能力に応じた電圧が、Ｍ１のゲート端子と電源電位Ｖ１の間に配置された容量Ｃ１に生じる。
ＥＬ素子に電流を供給する時は、Ｐ１はＬＯＷレベルの信号、Ｐ２はＨＩレベルの信号を入力する。
このときトランジスタＭ４がＯＮ、Ｍ２、Ｍ３がＯＦＦとなる。
Ｍ４が導通状態であるため、Ｃ１に生じた電圧により、Ｍ１の電流駆動能力に応じた電流がＥＬ素子に供給され、その供給された電流に応じた輝度でＥＬ素子が発光する。
米国特許第６３７３４５４号明細書 特開平０６−２８２２４１号公報
このようなアクティブマトリクス型のＥＬ表示装置において、消費電力を増加させることなく、明るい画面表示をしたいという課題がある。
その課題を解決する手段として、画面周辺部の輝度を抑えて、中央部の輝度を上げて表示させる方法がある。この場合、表示品位におよぼす影響は軽微ですむ。
これを実現するものとして、例えばプラズマディスプレイでは、特許文献２に記載されたものが知られている。
ただしこの場合、アクティブマトリクス型の表示装置には適用できない。
また、ルックアップテーブルを用いて画像データに加工を施す方法も考えられる。
しかし、この場合は画像データの加工にシステム負荷が発生し、さらには、データドライバのダイナミックレンジを大きくとる必要がある。
そこで、本発明は、システム負荷を抑え、データドライバのダイナミックレンジを損なわないとともに、消費電力を増加させずに明るい画面表示をすることができるアクティブマトリクス型の表示装置を提供することを目的とする。
本発明は、上記課題を解決するための手段として、情報を示す電気信号を保持するキャパシタと、当該キャパシタに保持された情報に応じた駆動電流を出力する駆動トランジスタと、当該駆動トランジスタから出力された電流に応じた輝度で発光する発光素子と、当該発光素子の発光または非発光を選択制御するスイッチ素子とを備え、前記キャパシタの一端が前記駆動トランジスタの制御端子に接続される画素回路が複数配置された表示部と、前記画素回路の行毎に設けられた走査線と、前記画素回路の列毎に設けられた情報線と、を備えるアクティブマトリクス型の表示装置において、前記発光素子の発光期間が前記表示部の中心領域から周辺領域に向かって減少するように前記スイッチ素子を制御する制御手段を備えることを特徴とする。
また、本発明は、二つのスイッチ素子を有しており、前記駆動トランジスタと前記発光素子との間に接続され、前記走査線と平行に配置された発光期間制御用信号線に接続される前記スイッチ素子の導通期間は、前記表示部の中心領域の行から周辺領域の行に向かって減少し、前記情報線と平行に配置された発光期間制御用信号線に接続される前記スイッチ素子の導通期間は、前記表示部の中心領域の列から周辺領域の列に向かって減少することを特徴とする。
本発明によれば、システム負荷を抑え、かつ、データドライバのダイナミックレンジを損なうことなく、画面中央部から画面周辺部にかけて輝度を減少させることができる。この効果により、見た目の明るさを維持したままで、消費電力を低減することができる。
以下、添付図面を参照して本発明を実施するための最良の実施の形態を説明する。
〔実施形態１〕
図１は、本発明の実施形態１としての表示装置の構成を示すブロック図である。
本実施形態の表示装置は、列電流制御回路１１と、走査線駆動回路１２と、画素回路１３と、発光期間制御用信号線駆動回路１４とを備えている。
列電流制御回路１１は、情報線に制御電流Ｉｄａｔａを出力するものである。
発光期間制御用信号線駆動回路１４は、発光期間制御用信号線を通じて発光期間を制御するものであり、制御手段（制御回路）としての役割を果たす。
図２は、発光期間制御用信号線駆動回路１４の構成を示す拡大ブロック図である。
図２に示すように、発光期間制御用信号線には、タイマー回路１４ａが備えられている。タイマー回路１４ａには、ホールド時間を保持するホールド時間保持回路１４ｃが設けられている。
発光期間制御用信号線駆動回路１４から出力される信号は、タイマー回路１４ａに入力され、ホールド時間保持回路１４ｃが保持する時間によって出力タイミング及び出力時間が決まる。
ホールド時間保持回路１４ｃが保持する出力タイミング及び出力時間は、入力されるクロック信号に基づいて決められている。
図３は、本実施形態の発光素子を含んだ画素回路の構成例としての回路図である。
Ｐ１及びＰ２が走査信号線であり、Ｐ３が発光期間制御用信号線である。
発光素子としてのＥＬ素子の陽極はＴＦＴ（Ｍ４）のドレイン端子に接続されており、陰極は接地電位ＣＧＮＤに接続されている。Ｍ１、Ｍ２、Ｍ４がＰ型ＴＦＴであり、Ｍ３がＮ型ＴＦＴである。Ｍ１はＥＬ素子に発光用の駆動電流を供給するための駆動トランジスタであり、Ｍ４がスイッチ素子である。
以下に画素回路の大まかな動作について説明する。
Ｉｄａｔａが入力される時、走査信号Ｐ１はＨＩレベルの信号が、Ｐ２にはＬＯＷレベルの信号が、Ｐ３にはＨＩレベル信号が入力され、トランジスタＭ２、Ｍ３がＯＮ、Ｍ４はＯＦＦである。
このときＭ４は導通状態でないため、ＥＬ素子には電流が流れない。ＩｄａｔａによりＭ１の電流駆動能力に応じた電圧が、Ｍ１のゲート端子と電源電位Ｖ１の間に配置された容量（キャパシタ）Ｃ１に生じ、ここに保持される。
ＥＬ素子に電流を供給する時は、Ｐ１はＬＯＷレベルの信号、Ｐ２はＨＩレベルの信号、Ｐ３はＬＯＷレベルの信号とする。
このときトランジスタＭ４がＯＮ、Ｍ２、Ｍ３がＯＦＦとなる。Ｍ４が導通状態であるため、容量Ｃ１に生じた電圧により、Ｍ１の電流駆動能力に応じた電流がＥＬ素子に供給され、その供給された電流に応じた輝度でＥＬ素子が発光する。
またＥＬ素子に流れる電流を遮断する時は、Ｐ１はＬＯＷレベルの信号、Ｐ２はＨＩレベルの信号、Ｐ３はＨＩレベルの信号とする。
このとき、トランジスタＭ４、Ｍ２、Ｍ３がＯＦＦとなる。
Ｍ４が非導通状態であるため、ＥＬ素子への電流供給を遮断でき、非発光状態にすることができる。
このように、Ｐ３のＨＩ／ＬＯＷを切り替えることで、任意に発光期間を制御することができる。
なお、本実施形態においては画素回路として、図３の構成を一例に挙げたが、これに限るものではない。
電流プログラミング型を例にあげたが、電圧プログラミング型の回路を用いてもかまわない。電圧プログラミング型の画素回路の例としては、特開２００４−１１７６４８号公報に開示される図２の例があげられる。
次に、表示装置全体の動作について説明する。
図４に、各信号線のタイミングチャートを示す。
本パネルでは、１水平（走査）期間の間に、一つの走査線に接続する画素群に対して一括して情報電流を書き込む。
同様にして、順次次行の走査線に接続する画素群に対して一括して情報電流を書き込んでいき、１垂直（走査）期間の間に全画素に書き込みが終了する。
ここで、パネル上端の行の画素回路に接続する走査信号線Ｐ１・Ｐ２を、各々Ｐａ１・Ｐａ２とし、発光期間制御用信号線をＰａ３とする。
また、パネル上端と中央の中間の行に位置する画素回路に接続する走査信号線Ｐ１・Ｐ２を、各々Ｐｂ１・Ｐｂ２とし、発光期間制御用信号線をＰｂ３とする。
また、パネル中央の行の画素回路に接続する走査信号線Ｐ１・Ｐ２を、各々Ｐｃ１・Ｐｃ２とし、発光期間制御用信号線をＰｃ３とする。
パネル上端の行の書き込みはＰａ１がＨＩ、Ｐａ２がＬＯＷ、Ｐａ３がＨＩの時に行われ、情報線から入力されるＩｄａｔａに従って画素回路に情報が記憶される。
その後、Ｐａ１がＬＯＷ、Ｐａ２がＨＩ、Ｐａ３がＬＯＷになり、記憶された情報に従ってＥＬ素子に電流が流れて、ＥＬ素子が発光状態となる。
その後、Ｔａ時間経過した後に、Ｐａ３がＨＩになり、ＥＬ素子への電流供給が遮断されてＥＬ素子は非発光となる。
したがって、この行の発光期間はＴａとなる。
同様にして、１水平期間単位で順次１行ごとに書き込みを行っていき、パネル上端と中央の中間の行に対しても、情報書き込み状態、発光状態、非発光状態を制御する。
この行の発光期間はＴｂとなる。同様にして、パネル中央の行に対しても、情報書き込み状態、発光状態、非発光状態を制御する。
この行の発光期間はＴｃとなる。
ここで図４に示すように、各行の発光期間Ｔａ・Ｔｂ・Ｔｃは、Ｔａ≦Ｔｂ≦Ｔｃとなるように制御する。
この制御により、表示部の中央から周辺部にかけて徐々に見かけの輝度が落ちる効果が得られる。
また、パネルの表示部の中央の行から下端の行にかけては、パネル上半面と対称な制御を行い、中央から下端にかけて徐々に見かけの輝度が落ちるように制御する。
図１１は、その輝度のプロファイルを示すグラフである。Ｘは垂直走査方向（行の位置）を示す。図１１に示すように、表示部の中央から周辺部にかけて徐々に見かけの輝度が落ちている。
以上のようにしてパネルの表示部全体の表示を行い、パネル中央から上端及び下端にかけて徐々に見かけの輝度が落ちる効果を得る。
例えば、表示装置で全面白（全画素が最大輝度の情報で発光する場合）の画像データを出力した場合、図１３のように表示部に表示される。もちろん、本発明は、全画素が最大輝度の情報で発光する場合に限られず、同じ輝度レベルの情報が全画素回路に入力された場合に、表示部の中央領域が明るく、周辺領域が暗くなる分布を生じればよい。
図１２は、輝度プロファイルの別の例を示すグラフである。
図１１の例では、表示部の中心を頂点としているのに対し、図１２の例では、中心付近でなだらかな領域がある。表示装置での表示の例としては、図１３と類似したものになる。
このように、発光期間制御用信号線駆動回路１４により、発光期間を一行乃至数行毎に垂直走査方向において変更する。これにより、駆動トランジスタにより駆動電流を発光素子に供給する期間を、表示部の中心領域では長く周辺領域では短くなるように、中心領域と周辺領域とで1次元状に異ならしめる。
〔実施形態２〕
図５は、本発明の実施形態２としての表示装置の構成を示すブロック図である。
本実施形態の表示装置は、列電流制御回路４１と、走査線駆動回路４２と、画素回路４３と、垂直発光期間制御用信号線駆動回路４４と、水平発光期間制御用信号線駆動回路４５とを備えている。
列電流制御回路４１は、情報線に制御電流Ｉｄａｔａを出力するものである。
垂直発光期間制御用信号線駆動回路４４は、垂直発光期間制御用信号線を通じて発光期間を制御するものであり、水平発光期間制御用信号線駆動回路４５は、水平発光期間制御用信号線を通じて発光期間を制御するものである。垂直発光期間制御用信号線駆動回路４４及び水平発光期間制御用信号線駆動回路４５は制御手段としての役割を果たす。
垂直発光期間制御用信号線駆動回路４４及び水平発光期間制御用信号線駆動回路４５の構成は、実施形態１の図２と同様である。
図６は、本実施形態の発光素子を含んだ画素回路の構成例としての回路図である。
Ｐ１及びＰ２が走査信号線であり、Ｐ３が垂直発光期間制御用信号線、Ｐ４が水平発光期間制御用信号線である。
情報信号として電流データＩｄａｔａが入力され、Ｉｄａｔａが入力される線を情報線である。
発光素子としてのＥＬ素子の陽極はＴＦＴ（Ｍ５）のドレイン端子に接続されており、陰極は接地電位ＣＧＮＤに接続されている。
Ｍ１、Ｍ２、Ｍ４、Ｍ５がＰ型ＴＦＴであり、Ｍ３がＮ型ＴＦＴである。Ｍ１が駆動トランジスタであり、Ｍ４及びＭ５がスイッチ素子である。
以下に画素回路の大まかな動作について説明する。
Ｉｄａｔａが入力される時、走査信号Ｐ１はＨＩレベルの信号が、Ｐ２にはＬＯＷレベルの信号が、Ｐ３、Ｐ４にはＨＩレベル信号が入力され、トランジスタＭ２、Ｍ３がＯＮ、Ｍ４、Ｍ５はＯＦＦである。
このときＭ４・Ｍ５は導通状態でないため、ＥＬ素子には電流が流れない。
ＩｄａｔａによりＭ１の電流駆動能力に応じた電圧が、Ｍ１のゲート端子と電源電位Ｖ１の間に配置された容量Ｃ１に生じる。
ＥＬ素子に電流を供給する時は、Ｐ１はＬＯＷレベルの信号、Ｐ２はＨＩレベルの信号、Ｐ３、Ｐ４はＬＯＷレベルの信号を入力する。
このときトランジスタＭ４、Ｍ５がＯＮ、Ｍ２、Ｍ３がＯＦＦとなる。Ｍ４、Ｍ５が導通状態であるため、Ｃ１に生じた電圧により、Ｍ１の電流駆動能力に応じた電流がＥＬ素子に供給され、その供給された電流に応じた輝度でＥＬ素子が発光する。
またＥＬ素子に流れる電流を遮断する時は、Ｐ１はＬＯＷレベルの信号、Ｐ２はＨＩレベルの信号、Ｐ３又はＰ４にＨＩレベルの信号を入力する。
このときトランジスタＭ２、Ｍ３がＯＦＦとなる。そして、Ｍ４又はＭ５が非導通状態であるため、ＥＬ素子への電流供給を遮断でき、非発光状態にすることができる。
このように、Ｐ３及びＰ４のＨＩ／ＬＯＷを切り替えることで、任意に発光期間を制御することができる。
なお、本実施形態においては画素回路として、図６の構成を一例に挙げたが、これに限るものではない。
電流プログラミング型を例にあげたが、電圧プログラミング型の回路を用いてもかまわない。電圧プログラミング型の画素回路の例としては、実施形態１と同様に、特開２００４−１１７６４８号公報に開示される図２の例があげられる。
次に表示装置全体の動作について説明する。本実施形態では、ｍ列ｎ行の画素をもつパネルとして以下説明を行う。
図７に、各信号線のタイミングチャートを示す。
１水平期間の間に、一つの走査線に接続する画素群に対して一括して情報電流を書き込む。
同様にして、順次次行の走査線に接続する画素群に対して一括して情報電流を書き込んでいき、１垂直期間の間に全画素に書き込みが終了する。
ここで、パネル上端の１行目の画素回路に接続する走査信号線Ｐ１・Ｐ２を、各々Ｐ１１・Ｐ１２とし、垂直発光期間制御用信号線をＰ１３とする。
また、同様にしてパネル２行目の走査信号線Ｐ１・Ｐ２及び垂直発光期間制御用信号線を各々Ｐ２１・Ｐ２２・Ｐ２３とする。
また、順次同様にして、パネルｋ行目の走査信号線Ｐ１・Ｐ２及び垂直発光期間制御用信号線を各々Ｐｋ１・Ｐｋ２・Ｐｋ３とする。
また、パネルｌ行目の水平発光期間制御用信号線をＰｌ４とする。
また、パネルの中央に位置する行をｐ行目（ｐ＝ｍ/２）、パネルの中央に位置する列をｑ列目（ｑ＝ｎ/２）とする。
また、図７中において、１行目ｌ列目、１行目ｑ列目、ｐ行目１列目、ｐ行目ｑ行目の画素の発光状態を、各々Ｇ１１、Ｇ１ｑ、Ｇｐ１、Ｇｐｑに示す。
実施形態１では、垂直発光期間制御用信号線を制御して行単位で見た目の輝度分布を制御したが、本実施形態においては、それに加え水平発光期間制御用信号線も制御して列単位でも見た目の輝度分布を制御する。
垂直発光期間制御信号線は、実施形態１同様に中央の行で最も見た目の輝度が高くなるように、Ｔ１≦・・≦Ｔｐ≧・・≧Ｔｍとなる制御を行なう。
また、水平発光期間制御用信号線は、中央の列で最も輝度が高くなるように制御する。
ここで、１列目でのＰ１４のＨＩ／ＬＯＷ比をＫｌ＝ＬＯＷ／ＨＩとおくと、Ｋｌは、Ｋ１≦・・≦Ｋｑ≧・・≧Ｋｎとなるように制御する。
また、水平発光期間制御用信号線はＰｌ４の駆動周期は１水平期間と同期か、又はそれより短い周期で制御することが好ましい。
画面の縦方向及び横方向の輝度プロファイルとしては、図１１のものと同様である。
以上のようにしてパネルの表示部全体の表示を行い、パネルの表示部の中央から上端及び下端にかけて徐々に見かけの輝度が落ちる効果を得る。
また、パネルの表示部の中央から左端及び右端にかけて徐々に見かけの輝度が落ちる効果を得る。
例えば、表示装置で全面白（全画素が最大輝度の情報で発光する場合）の画像データを出力した場合、図１４のように表示部に表示される。もちろん、本発明は、全画素が最大輝度の情報で発光する場合に限られず、同じ輝度レベルの情報が全画素回路に入力された場合に、表示部の中央領域が明るく、周辺領域が暗くなる分布を生じればよい。
このように、発光期間制御用信号線駆動回路４４、４５により、発光期間を一行乃至数行毎に垂直走査方向において変更するとともに、発光期間を一列乃至数列毎に水平走査方向において変更する。これにより、駆動トランジスタにより駆動電流を発光素子に供給する期間を、表示部の中心領域では長く周辺領域では短くなるように、中心領域と周辺領域とで２次元状に異ならしめる。
〔実施形態３〕
実施形態１及び実施形態２では、発光強度で階調を刻む画素回路をもつ表示装置に対して、発光期間を面内で分布を持たせて制御することで、画面中央の見かけの輝度を向上させていた。
本実施形態では、発光期間制御で階調を刻む画素回路をもつ表示装置に対して、発光強度を面内で分布を持たせて制御することで、画面中央の見かけの輝度を向上させる。
図８は、本発明の実施形態３としての表示装置の構成を示すブロック図である。
本実施形態の表示装置は、列電圧制御回路７１と、走査線駆動回路７２と、画素回路７３とを備えている。
列電圧制御回路７１は、情報線に制御電圧Ｖｄａｔａを出力するものである。
図９は、本実施形態の発光素子を含んだ画素回路の構成例としての回路図である。
Ｐ１及びＰ２が走査信号線である。
情報信号として、電圧Ｖｄａｔａが入力される。
発光素子としてのＥＬ素子の陽極はインバータ回路８１の出力段に接続されており、陰極は接地電位ＣＧＮＤに接続されている。インバータ回路８１の詳細構成は不図示であるが、インバータ回路８１は、周知のように電源ＶＣＣからＥＬ素子に電流を流す駆動トランジスタを有している。そして、その駆動トランジスタのゲートは容量Ｓ２に接続されている。
電圧Ｖｄａｔａは入力ＴＦＴ（Ｍ１）を介して記憶容量Ｓ２に接続されており、記憶容量Ｓ２の他方の一端はリセットＴＦＴ（Ｍ２）の一端とインバータ回路８１の入力段に接続されている。
以下に、画素回路７３の大まかな動作について説明する。
画素回路７３では、１水平期間の前半に全画素に対して書き込みを行い、１水平期間の後半に全画素で表示を行う。
まず、「書き込み動作」について説明する。
走査線Ｐ２が立ち上がり、リセットＴＦＴ（Ｍ２）が導通状態になると、インバータ回路８１の入出力電圧はＶｒｓｔにリセットされ、この電圧は記憶容量Ｓ２の一端に印加される。
またこの際、走査線Ｐ１が立ち上がり、入力ＴＦＴ（Ｍ１）が導通状態になると、信号線に入力されているＶｄａｔａが記憶容量Ｓ２の他端に印加される。
この後、走査線Ｐ２が立ち下がりリセットＴＦＴ（Ｍ２）は非導通状態となる。
以上の動作によって、選択された行の画素の各記憶容量Ｓ２には、信号線から上記表示信号電圧が入力されたときにインバータ回路８１の入力にＶｒｓｔを入力するように、必要な信号電荷が書き込まれたことになる。
なお、インバータ回路８１の立ち上がり特性が十分に急峻ならば、Ｖｒｓｔとインバータ回路８１のオン電圧Ｖｏｎとは極めて近い値になり、近似的に同電圧と見なすことができる。
すなわちこの画素は、信号線から上記の信号電圧Ｖｄａｔａが入力されると、インバータ回路８１の出力がほぼＶｏｎとなってＥＬ素子に電流が流れることになる。
次に、「表示動作」について説明する。
全画素の走査線Ｐ１が立ち上がり、全画素の入力ＴＦＴ（Ｍ１）が導通状態になる。
この期間には、各信号線に三角波状の駆動電圧が印加される。
この際、入力ＴＦＴ（Ｍ１）がオンしているため、この画素駆動電圧は全ての画素の各記憶容量Ｓ２に入力される。
ここで、三角波状の画素駆動電圧が、書き込み期間において既に記憶していた信号電圧に一致した画素では、インバータ回路８１の入力電圧はＶｒｓｔ（＝Ｖｏｎ）となり、その画素のＥＬ素子が点灯する。
これによって本実施形態においては、予め書き込まれた表示信号電圧に基づき、各画素の点灯時間を変調することで、多階調の画素点灯表示が可能である。
ここで本実施形態では、情報線に入力する三角波状の駆動電圧を、情報線単位で変調させる。
その例を図１０に示す。
画面中央の情報線に対しては三角波１を入力し、画面周辺付近の情報線に対しては三角波２（三角波１よりも高い電圧値）を入力する。
この効果により、同じ情報信号Ｖｄａｔａが入力されている場合、三角波２に従う画素は、三角波１に従う画素よりも発光開始のタイミングが遅れ、かつ発光終了のタイミングが早まる。
したがって、画面周辺付近の情報線に接続する画素においては、画面中央の情報線に接続する画素に比べて発光期間が短くなる。
以上のようにしてパネル全体の表示を行い、パネル中央から左端及び右端にかけて徐々に見かけの輝度が落ちる効果を得る。
この実施形態では、列電圧制御回路７１が発光期間制御用信号線駆動回路を兼ねている。これにより、発光期間を一列乃至数列毎に水平走査方向において変更する。こうして、駆動トランジスタにより駆動電流を発光素子に供給する期間を、表示部の中心領域では長く周辺領域では短くなるように、中心領域と周辺領域とで１次元状に異ならしめる。
もちろん、本発明は、全画素が最大輝度の情報で発光する場合に限られず、同じ輝度レベルの情報が全画素回路に入力された場合に、表示部の中央領域が明るく、周辺領域が暗くなる分布を生じればよい。
なお、上記の実施形態においては、ＥＬ素子を用いたＥＬ表示装置を例にあげて説明したが、本発明はこれに限定されるものでなく、電流信号によって発光する装置であれば好ましく適用される。例えば、それは無機材料からなる発光ダイオードである。
本発明は、電流信号によって発光するアクティブマトリクス型の表示装置に利用可能である。
本発明の実施形態１としての表示装置の構成を示すブロック図である。 発光期間制御用信号線駆動回路１４の構成を示す拡大ブロック図である。 本発明の実施形態１において、ＥＬ素子を含んだ画素回路の構成例としての回路図である。 本発明の実施形態１における各画素回路の動作を示すタイミングチャートである。 本発明の実施形態２としての表示装置の構成を示すブロック図である。 本発明の実施形態２において、ＥＬ素子を含んだ画素回路の構成例としての回路図である。 本発明の実施形態２における各画素回路の動作を示すタイミングチャートである。 本発明の実施形態３としての表示装置の構成を示すブロック図である。 本発明の実施形態３において、ＥＬ素子を含んだ画素回路の構成例としての回路図である。 本発明の実施形態３における、信号電圧と発光状態の関係を示す図である。 輝度プロファイルを示すグラフである。 輝度プロファイルを示すグラフである。 本発明の実施形態１における、アクティブマトリクス型表示装置の画像表示例を示す平面図である。 本発明の実施形態２における、アクティブマトリクス型表示装置の画像表示例を示す平面図である。 従来のアクティブマトリクス型表示装置の構成を示すブロック図である。 従来のＥＬ素子を含んだ画素回路の構成例としての回路図である。
符号の説明
１１ 列電流駆動回路
１２ 走査線駆動回路
１３ 画素回路
１４ 水平発光期間制御回路
４１ 列電流駆動回路
４２ 走査線駆動回路
４３ 画素回路
４４ 水平発光期間制御回路
４５ 垂直発光期間制御回路
８１ インバータ回路
８２ 記憶回路
１０１ 列電流駆動回路
１０２ 走査線駆動回路
１０３ 画素回路

Claims (2)

  1. 情報を示す電気信号を保持するキャパシタと、当該キャパシタに保持された情報に応じた駆動電流を出力する駆動トランジスタと、当該駆動トランジスタから出力された電流に応じた輝度で発光する発光素子と、当該発光素子の発光または非発光を選択制御するスイッチ素子とを備え、前記キャパシタの一端が前記駆動トランジスタの制御端子に接続される画素回路が複数配置された表示部と、
    前記画素回路の行毎に設けられた走査線と、
    前記画素回路の列毎に設けられた情報線と、
    前記走査線と平行に設けられた複数の第１発光期間制御用信号線と、
    前記情報線と平行に設けられた複数の第２発光期間制御用信号線と、
    を備えるアクティブマトリクス型の表示装置であって、
    前記発光素子の発光期間が前記表示部の中心領域から周辺領域に向かって減少するように前記スイッチ素子を制御する制御手段を備え、
    前記スイッチ素子は、直列接続された第１のスイッチ素子と第２のスイッチ素子とを備え、
    前記第１のスイッチ素子が、前記第１発光期間制御用信号線に接続され、
    前記第２のスイッチ素子が、前記第２発光期間制御用信号線に接続され、
    前記制御手段が、
    １垂直期間と同じ周期であって、かつ、前記第１のスイッチ素子が導通する期間を前記表示部の中央の行から周辺の行に向かって短くする信号を前記複数の第１発光期間制御用信号線に供給し、
    １水平期間と同じ又はそれよりも短い周期であって、かつ、前記第２のスイッチ素子が導通する期間を前記表示部の中央の列から周辺の列に向かって短くする信号を前記第２発光期間制御用信号線に供給することを特徴とするアクティブマトリクス型の表示装置。
  2. 前記スイッチ素子は、前記駆動トランジスタと前記発光素子との間に設けられていることを特徴とする請求項１に記載のアクティブマトリクス型の表示装置。
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