JP5170248B2 - 電源制御回路、電源装置、電源システムおよび電源制御装置の制御方法 - Google Patents

電源制御回路、電源装置、電源システムおよび電源制御装置の制御方法 Download PDF

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Description

この発明は、電源制御回路、電源装置、電源システムおよび電源制御装置の制御方法に関する。
従来より、情報処理装置をはじめとする様々な電子機器等の製品に利用される電源には、「Hi Side FET」や「Lo Side FET」などの整流ＦＥＴ（電界効果トランジスタ：Field Effect Transistor）が用いられている。
具体的に例を挙げると、図２７に示すように、入力電源、入力コンデンサ、平滑インダクタ、平滑コンデンサ、負荷、Hi Side FET、Lo Side FET、インバータを有する非絶縁方式DC-DCコンバータ降圧回路（スイッチング制御方式）などが利用されている。この非絶縁方式DC-DCコンバータ降圧回路は、HiドライバまたはLoドライバから出力されるスイッチング制御信号（Hi DrまたはLo Dr）により入力電流をON/OFFし、平滑インダクタ、平滑コンデンサ、負荷により電圧・電流を平均化して出力する。
ここで、入力電源とは、上記した非絶縁方式DC-DCコンバータ降圧回路に電力を供給する電源であり、入力コンデンサとは、入力電源により供給される電気エネルギーを蓄えたり放出したりするコンデンサである。また、平滑インダクタとは、上記した非絶縁方式DC-DCコンバータ降圧回路内のノイズ抑制や整流、平滑のために使用するインダクタであり、平滑コンデンサとは、電圧が高い場合に電気を充電し、電圧が低い場合に放電することにより電圧を平滑にする、即ち、電圧の変動（リップル電圧）を小さくする働きをもつインダクタである。
ところで、整流ＦＥＴが用いられる電源（例えば、非絶縁方式DC-DCコンバータ降圧回路など）では、整流ＦＥＴ等の短絡が発生した場合に、大きな電流が回路全体に流れてしまい、当該電源および電源が接続される機器（接続機器）の故障原因となる。
そこで、短絡が発生した場合に、回路全体を保護する手法として、図２８に示す保護回路が利用されている。この保護回路では、電流センス抵抗Rsense１を用いて、電源の入力側から流れ込む過剰電流を検出した場合に、「Hi Side FET」の短絡故障と判定して、「Breaker FET１」をオープンにすることで故障箇所を切り離す処理を実施する。同様に、保護回路では、電流センス抵抗Rsense２を用いて、電源の出力側から流れ込む過剰電流を検出した場合に、「Lo Side FET」の短絡故障と判定して、「Breaker FET２」をオープンにすることで故障箇所を切り離す処理を実施する。
また、この保護回路は、電流センス抵抗Rsense１で発生する微小電圧を検出し、増幅器AMP１で増幅させ、遅延回路DELAY１で一時的なピークを無視するフィルタリングを実施した電圧と、基準電圧とを比較器COMP１を用いて比較する。そして、保護回路は、フィルタリングを実施して得られた電圧が基準電圧よりも大きければ、「Hi Side FET」の短絡故障として検出する。同様に、保護回路は、電流センス抵抗Rsense２で発生する微小電圧を検出し、増幅器AMP２で増幅させ遅延回路DELAY２で一時的なピークを無視するフィルタリングを実施した電圧と、基準電圧とを比較器COMP２を用いて比較した結果、フィルタリングして得られた電圧が基準電圧よりも大きければ、「Lo Side FET」の短絡故障を検出する。
特開平０５−１４６０４９号公報
しかしながら、上記した従来の技術は、短絡故障を正確に検出することができないという課題があった。具体的には、上記した保護回路では、出力コンデンサの容量が多い条件で電源投入した場合、あるいは、軽負荷から重負荷へ負荷急変した場合には、正常な状態であっても過剰電流が発生することがあった。また、出力に電圧が残存している条件で電源投入した場合、あるいは、重負荷から軽負荷に負荷急変した場合には、正常な状態であっても逆電流が発生することがあった。ところが、従来の保護回路では、過剰電流による逆電流が発生した場合に、故障による逆電流の発生なのか否かを判断することができないため、上記した正常な状態で発生した過剰電流による逆電流も故障と判断されていた。
また、従来の保護回路では、比較器を用いて基準電圧との比較を行っていたが、誤検出防止のため本来の検出したい電圧よりも基準電圧を数１０％大きくして閾値マージンを大きくしたり、遅延回路DELAYによるフィルタリングを実施したりする時間が必要であった。そのため、故障を検出し、「Breaker FET」をオープンにして故障箇所を切り離すまでの時間が長くかかってしまい、電源の入力電圧は低下し、さらには、装置全体の電圧も低下していた。つまり、短絡障害が波及し装置全体が停止する恐れがあった。
また、従来の保護回路では、インピーダンス故障が発生した場合、電流センス抵抗Rsense１（または電流センス抵抗Rsense２）電圧降下が非常に小さいか、或いは、発生しないために、インピーダンス故障を検出することができない。その結果、発熱焼損を引き起こすという課題があった。なお、インピーダンス故障とは、FETにおける短絡状態が完全ではなくある抵抗値を持ってFETが故障する状態、言い換えれば、ショート故障やオープン故障の中間の中途半端な故障を示す。
そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、短絡故障を正確に検出することを可能とする電源制御回路、電源装置、電源システムおよび電源制御装置の制御方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本願が開示する電源制御回路は、入力電源の第１の電極に入力端子が接続され、制御端子に入力される遮断制御信号に基づいて、前記入力電源からの電流を遮断する第１の電流遮断回路と、前記第１の電流遮断回路の出力端子に入力端子が接続されるとともに、基準ノードに出力端子が接続され、制御端子に入力される第１のスイッチング制御信号に基づいて、前記基準ノードへ流れ出る電流又は前記基準ノードから流れ込む電流をスイッチングする第１のスイッチング回路と、前記基準ノードに入力端子が接続されるとともに、前記入力電源の第２の電極に出力端子が接続され、制御端子に入力される第２のスイッチング制御信号に基づいて、前記基準ノードから流れ込む電流又は前記基準ノードへ流れ出る電流をスイッチングする第２のスイッチング回路と、出力端子が負荷に接続され、制御端子に入力される前記遮断制御信号に基づいて、前記基準ノードから流れ込む電流を遮断する第２の電流遮断回路と、前記基準ノードの電圧と第１の基準電圧を比較した結果、前記基準ノードの電圧が前記第１の基準電圧よりも低い場合において、前記第１のスイッチング制御信号がオンであるとき、又は、前記基準ノードの電圧と第２の基準電圧とを比較した結果、前記基準ノードの電圧が前記第２の基準電圧よりも高い場合において、前記第２のスイッチング制御信号がオンであるとき、前記遮断制御信号を出力する遮断制御信号生成回路を有することを特徴とする。
本願が開示する電源制御装置によれば、短絡故障を正確に検出することが可能となる。
図１は、実施例１に係る電源制御回路を含むDDC変換器を示す図である。 図２は、実施例１に係る電源制御回路の構成を示すブロック図である。 図３は、閾値VIN-VrefHの設定の考え方を例示した図である。 図４は、閾値VrefLの設定の考え方を例示した図である。 図５は、負荷電流が大きいときの正常動作波形を示す図である。 図６は、負荷電流が小さいときの正常動作波形を示す図である。 図７は、「Hi Side FET」の短絡故障時を説明するための図である。 図８は、負荷電流が大きいときに発生した「Hi Side FET」のショート故障時の動作波形を示す図である。 図９は、負荷電流が大きいときに発生した「Hi Side FET」のLowインピーダンス故障時の動作波形を示す図である。 図１０は、負荷電流が大きいときに発生した「Hi Side FET」のHighインピーダンス故障時の動作波形を示す図である。 図１１は、負荷電流が大きいときに発生した「Hi Side FET」のオープン故障時の動作波形を示す図である。 図１２は、負荷電流が小さいときに発生した「Hi Side FET」のショート故障時の動作波形を示す図である。 図１３は、負荷電流が小さいときに発生した「Hi Side FET」のLowインピーダンス故障時の動作波形を示す図である。 図１４は、負荷電流が小さいときに発生した「Hi Side FET」のHighインピーダンス故障時の動作波形を示す図である。 図１５は、負荷電流が小さいときに発生した「Hi Side FET」のオープン故障時の動作波形を示す図である。 図１６は、「Lo Side FET」の短絡故障時を説明するための図である。 図１７は、負荷電流が大きいときに発生した「Lo Side FET」のショート故障時の動作波形を示す図である。 図１８は、負荷電流が大きいときに発生した「Lo Side FET」のLowインピーダンス故障時の動作波形を示す図である。 図１９は、負荷電流が大きいときに発生した「Lo Side FET」のHighインピーダンス故障時の動作波形を示す図である。 図２０は、負荷電流が大きいときに発生した「Lo Side FET」のオープン故障時の動作波形を示す図である。 図２１は、負荷電流が小さいときに発生した「Lo Side FET」のショート故障時の動作波形を示す図である。 図２２は、負荷電流が小さいときに発生した「Lo Side FET」のLowインピーダンス故障時の動作波形を示す図である。 図２３は、負荷電流が小さいときに発生した「Lo Side FET」のHighインピーダンス故障時の動作波形を示す図である。 図２４は、負荷電流が小さいときに発生した「Lo Side FET」のオープン故障時の動作波形を示す図である。 図２５は、本願が開示する電源制御回路を適用したDDCをｎ＋１台並列接続した例を示す図である。 図２６は、本願が開示する電源制御回路を適用したDDCをｎ＋１台並列接続した構成において、故障が発生した例を示す図である。 図２７は、従来技術に係るDC-DCコンバータの例を示す図である。 図２８は、従来技術に係るDC-DCコンバータの短絡保護構成を示す図である。
符号の説明
１０ 入力電源
１１ 入力コンデンサ
１２ 平滑インダクタ
１３ 平滑コンデンサ
１４ 負荷
１５ Hi Side FET
１６ Lo Side FET
１７ Hiドライバ
１８ Loドライバ
２０、３０ Breaker FET
４０ 比較回路群
４１、４３ COMP
４２、４４ AND回路
４５ OR回路
４６ FF回路
４７ インバータ
以下に添付図面を参照して、この発明に係る電源制御回路、電源装置、電源システムおよび電源制御装置の制御方法の実施例を詳細に説明する。
［電源制御回路の概要］
最初に、図１を用いて、実施例１に係る電源制御回路の概要を説明する。図１は、実施例１に係る電源制御回路を含むDDC変換器を示す図である。
図１に示すように、このDDC変換器は、DC-DC電圧変換部によって、入力電圧VINをVOUT（負荷電流IOUT）に変換して出力する装置であり、微細化の進展により低電圧化が進むLSIを用いた情報処理装置および高機能化が進む携帯電話などのモバイル機器ならびに電子機器の省電力化や小型・軽量化を実現するDC-DCコンバータ（DC/DC Converter：直流−直流変換器）（例えば、スイッチング方式のDC-DCコンバータなど）である。
そして、DC-DC電圧変換部には、接地電位である基準電圧GNDと出力電圧VOUTとを常に比較しながら、その誤差を増幅してエラー電圧信号（Error Voltage）をコントロールするエラー増幅器である「Error AMP」と、「Error AMP」からの出力と発振器からの出力とに基づいてパルス幅を変調する「PWM COMPARATOR」が接続される。また、「PWM COMPARATOR」から出力されるパルス幅に基づいて、「Hi Dr（請求の範囲に記載の「第１のスイッチング制御信号」）」と、「Lo Dr（請求の範囲に記載の「第２のスイッチング制御信号」）」とを生成する「信号生成回路」を有する。
なお、上記した「PWM COMPARATOR」、「Error AMP」、「信号生成回路」は、一般的なDC-DCコンパレータが有する回路であるので、ここでは詳細な説明は省略する。また、「DC」とは、「Direct Current：直流」のことであり、「PWM COMPARATOR」とは、「Pulse Width Modulation COMPARATOR」（パルス幅変調比較器）のことである。
そこで、本実施例が開示する電源制御回路は、DC-DC電圧変換部の入力側に接続される「Breaker FET：遮断器トランジスタ」と、出力側に接続される「Breaker FET：遮断器トランジスタ」と、それぞれのFETに接続される比較回路群とを有し、短絡故障を正確に検出することが可能である。
具体的には、実施例１に係る電源制御回路は、「Lo Side FET」の短絡故障時において、「Hi Side FET」と「Lo Side FET」の基準電圧VD（特許請求の範囲に記載の「基準ノードの電圧」）を検出し、比較器（コンパレータ）COMPを用いて閾値「VIN-VrefH」とVDとを比較する。そして、電源制御回路は、閾値「VIN-VrefH」よりも基準電圧VDが小さく、かつ、スイッチング制御信号（Hi Dr）がONであれば、故障と判定する。
同様に、実施例１に係る電源制御回路は、「Hi Side FET」の短絡故障時において、「Hi Side FET」と「Lo Side FET」の基準電圧VDを検出し、比較器COMPを用いて閾値「VrefL」とVDとを比較する。そして、電源制御回路は、閾値「VrefL」よりも基準電圧VDが大きく、かつ、スイッチング制御信号（Lo Dr）がONであれば、故障と判定する。
このように、実施例１に係る電源制御回路は、短絡故障の検出に、比較器を用いることで、短絡故障を精度良く且つ高速に検出することが出来る。更に、短絡故障の判定に、AND論理を用いることで、短絡故障を誤検出無く正確に判定出来る。
［電源制御回路の構成］
次に、図２を用いて、図１に示した電源制御回路の構成を説明する。図２は、実施例１に係る電源制御回路の構成を示すブロック図である。図２に示した電源制御回路は、DDCに組み込まれる回路であり、非絶縁方式DC-DCコンバータ降圧回路（図２７参照）に、「Breaker FET」２０と「Breaker FET」３０と比較回路群４０とを接続した回路である。
図２に示した電源制御回路における非絶縁方式DC-DCコンバータ降圧回路は、上記したように、入力電源１０、入力コンデンサ１１、平滑インダクタ１２、平滑コンデンサ１３、負荷１４、「Hi Side FET」１５、「Lo Side FET」１６、Hiドライバ１７、Loドライバ１８を有する。そして、上記したDC-DCコンバータ降圧回路は、Hiドライバ１７またはLoドライバ１８から出力されるスイッチング制御信号（Hi DrまたはLo Dr）に基づいて「Hi Side FET」１５または「Lo Side FET」１６により入力電流をON/OFFし、平滑インダクタ１２、平滑コンデンサ１３、負荷１４により電圧・電流を平均化して出力する。
このうち、入力電源１０は、上記した非絶縁方式DC-DCコンバータ降圧回路に電力を供給し、入力コンデンサ１１とは、入力電源により供給される電気エネルギーを蓄えたり放出したりするコンデンサである。また、平滑インダクタ１２は、上記した非絶縁方式DC-DCコンバータ降圧回路内のノイズ抑制や整流、平滑のために使用するインダクタであり、平滑コンデンサ１３とは、電圧の高い場合に電気を充電し、電圧の低い場合に放電することにより電圧を平滑にする、即ち、電圧の変動（リップル電圧）を小さくする働きもつインダクタである。
そして、「Hi Side FET」１５は、「Breaker FET」２０の出力端子に入力端子が接続されるとともに、基準ノード（VDノード）に出力端子が接続され、制御端子に入力されるスイッチング制御信号（Hi Dr）に基づいて、基準ノードへ流れ出る電流または基準ノードから流れ込む電流をスイッチングする。
「Lo Side FET」１６は、基準ノード（VDノード）に入力端子が接続されるとともに、入力電源１０の第２の電極に出力端子が接続され、制御端子に入力されるスイッチング制御信号（Lo Dr）に基づいて、基準ノードから流れ込む電流または基準ノードへ流れ出る電流をスイッチングする。
なお、上記したスイッチング制御信号（Hi Dr）とスイッチング制御信号（Lo Dr）とは、互いに排他的にONするように制御されてもよい。
「Breaker FET」２０は、入力電源１０の第１の電極に入力端子が接続され、後述するインバータ４７から制御端子に入力される遮断制御信号に基づいて、入力電源からの電流を遮断する回路である。「Breaker FET」３０は、出力端子が負荷１４に接続され、インバータ４７から制御端子に入力される遮断制御信号に基づいて、基準ノード（VDノード）から流れ込む電流を遮断する回路である。
比較回路群４０は、基準ノード（VDノード）の電圧（VD）と閾値（VIN-VrefH）とを比較した結果、「VD」が「VIN-VrefH」よりも低い場合において、スイッチング制御信号（Hi Dr）がONであるときに遮断制御信号を出力する回路である。また、比較回路群４０は、基準ノード（VDノード）の電圧（VD）と閾値（VrefL）とを比較した結果、「VD」が「VrefL」よりも高い場合において、スイッチング制御信号（Lo Dr）がONであるときも、遮断制御信号を出力する。
比較回路群４０の回路構成としては、例えば、比較回路（COMP４１）と、論理積回路（AND回路４２）と、比較回路（COMP４３）と、論理積回路（AND回路４４）と、論理和回路（OR回路４５）と、FF（フリップフロップ）回路４６、インバータ４７とを有する構成とすることができる。
かかる比較回路COMP４１は、基準ノード（VDノード）と閾値「VIN-VrefH」とを比較する比較回路であり、AND回路４２は、比較回路COMP４１からの出力とスイッチング制御信号（Hi Dr）の論理積を生成する論理積回路である。また、比較回路COMP４３は、基準ノード（VDノード）と閾値「VrefL」とを比較する比較回路であり、AND回路４４は、比較回路COMP４３からの出力とスイッチング制御信号（Lo Dr）の論理積を生成する論理積回路である。また、OR回路４５は、AND回路４２からの出力とAND回路４４からの出力との論理和を生成する論理和回路であり、FF回路４６は、OR回路４５からの出力を保持するとともに、短絡発生箇所を遮断する遮断制御信号を出力するするフリップフロップ（FLIP-FLOP）回路である。
FF回路４６は、OR回路４５の出力「Hi」をSet入力に印加した場合に、Hi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。（なお、電源装置の再投入のとき、FF回路４６を初期状態に戻すために、R入力にHiを印加することでリセットされる。）インバータ４７は、FF回路４６からの出力「Q=Hi」を受けた場合に、当該出力を反転させて、「Breaker FET」２０および「Breaker FET」３０をオフするための遮断制御信号を、「Breaker FET」２０および「Breaker FET」３０に出力する。なお、「Breaker FET」２０および「Breaker FET」３０は、インバータ４７から出力された遮断制御信号を受け付けると、当該回路をオープンにして電源制御装置から切り離す。
なお、上記した閾値「VIN-VrefH」は、特許請求の範囲に記載の「第１の基準電圧」に対応し、閾値「VrefL」は、特許請求の範囲に記載の「第２の基準電圧」に対応し、「VIN-VrefH」は、「VrefL」よりも高く設定することもできる。
ここで、図３と図４とを用いて、閾値「VIN-VrefH」と「VrefL」との設定手法について説明する。なお、図３は、閾値VIN-VrefHの設定の考え方を例示した図であり、図４は、閾値VrefLの設定の考え方を例示した図である。
図３に示すように、「Hi side FET」にかかる電圧を「VQH」とした場合、「VrefH」は、「（VIN-VQH）×（R17/（R14＋R17））」（VIN-VQHよりも僅かに小さい電圧）となる。ここで、VrefH調整抵抗R17を小さくすると、閾値マージンが増えることとなる。これらより、閾値「VIN-VrefH」は、「（VIN-VQH）×α」として設定する。ただし、VQH=ldsQH×RdsQH、αはバラツキを考慮した閾値マージン係数である１以下（通常は、0.9程度）とする。
また、図４に示すように、「Lo side FET」にかかる電圧を「VQL」とした場合、「VrefL」は、「（VQL）×（R13/（R10＋R13））×（（R11＋R12）/（R11））」（VQLよりも僅かに大きい電圧）となる。ここで、VrefL調整抵抗R13を大きくすると、閾値マージンが増えることとなる。これらより、閾値「VrefL」は、「VQL×β」として設定する。ただし、VQL=ldsQL×RdsQL、βはバラツキを考慮した閾値マージン係数である１以下（通常は、0.9程度）とする。
比較回路群４０は、上記した手法で設定した閾値「VIN-VrefH」と「VrefL」と、基準ノードの電圧（VD）とを用いて、短絡故障の判定条件を「スイッチング制御信号（HiDr）＝Hi かつ 基準電圧（VD）＜閾値（VIN-VrefH）」、「スイッチング制御信号（LoDr）＝Hi かつ 基準電圧（VD）＞閾値（VrefL）」とする。
そして、電源制御回路は、「Hi Side FET」１５の短絡故障時では、「Hi Side FET」１５と「Lo Side FET」１６の中間電圧「VD」を検出し、比較回路（COMP４３）で、電圧「（GND＋Bias）＝VrefL」と比較して大きいならば、スイッチング制御信号（Lo Dr）とAND論理を取る。結果、正論理ならば、「Breaker FET」２０および「Breaker FET」３０をオフ制御する。
また、電源制御回路は、「Lo Side FET」１６の短絡故障時では、「Hi Side FET」１５と「Lo Side FET」１６の中間電圧「VD」を検出し、比較回路（COMP４１）で、電圧「（Vi＋Bias）＝（VIN-VrefH）」と比較して小さいならば、スイッチング制御信号（Lo Dr）とAND論理を取る。結果、正論理ならば、「Breaker FET」２０および「Breaker FET」３０をオフ制御する。
このようにすることで、短絡故障を精度良く、且つ、高速に検出出来るので、短絡故障を誤検出無く正確に判定出来る。また、従来方式と比べて、部品点数も少なくシンプルな構成で、電源の冗長性を確保できる。
［電源制御回路の動作波形］
次に、図５から図２６を用いて、実施例１に係る電源制御回路における正常時の動作波形および故障時の動作波形について説明する。
ただし、図５〜図２６に示す「ton」は「Hi Side FET」１５の導通時間であり、「toff」は「Lo Side FET」１６の導通時間であり、「tsw」は、電圧フィードバック制御の周期であり、「IOUT」は負荷電流であり、「IL」は平滑インダクタ１２に流れる電流であり、「ILpp」は平滑インダクタ１２に流れるリプル電流である。また、「VQH」は「Hi Side FET」１５の導通時電圧低下（VQH＝ldsQH×RdsQH）であり、「VQL」は「Lo Side FET」１６の導通時電圧低下（VQL＝ldsQL×RdsQL）である。
（１．正常時の動作波形）
まず、図５と図６とを用いて、実施例１に係る電源制御回路における正常時の動作波形について説明する。図５は、負荷電流が大きいときの正常動作波形を示す図であり、図６は、負荷電流が小さいときの正常動作波形を示す図である。なお、負荷電流が大きいときとは、（IOUT＞＝（1/2）×ILpp）のときであり、負荷電流が小さいときとは、（IOUT＜（1/2）×ILpp）のときである。
図５と図６に示すように、正常時は、「toff＝tsw−ton」となるように、電圧フィードバックが制御される。このとき、基準電圧VDは、「（ton時）VD＝VIN-VQH」、「（toff時）VD＝-VQL」となる。また、負荷電流が小さいとき（（IOUT＜（1/2）×ILpp）のとき）は、平滑インダクタ１２を逆流する期間があるため、「VD＝＋VQL」となる。
（２．故障時の動作波形）
次に、実施例１に係る電源制御回路における故障時の動作波形について説明する。ここでは、「負荷電流が大きいとき」または「負荷電流が小さいとき」の「Hi Side FETの短絡故障時」と、「負荷電流が大きいとき」または「負荷電流が小さいとき」の「Lo Side FETの短絡故障時」とのそれぞれについて説明する。
（２―１．Hi Side FETの短絡故障時）
まず、図７を用いて、「Hi Side FET」１５の短絡故障時の概要を説明する。図７は、「Hi Side FET」の短絡故障時を説明するための図である。図７に示すように、「Hi Side FET」の短絡故障時は、「Hi Side FET」の短絡故障のインピーダンスを「ZQH」とすると、「Lo Side FET」のオン抵抗「RdsQL」と「ZQH」のVIN分割が、基準電圧「VD」となる。つまり、「VD＝（RdsQL / （ZQH＋RdsQL））×VIN」となる。
（２―１−１．Hi Side FETの短絡故障時（負荷電流が大きい））
ここでは、「負荷電流が大きいとき」に「Hi Side FET」に発生する「ショート故障」、「Lowインピーダンス故障」、「Highインピーダンス故障」、「オープン故障」について説明する。なお、「負荷電流が大きいとき」は、「負荷電流（IOUT）＞＝（1/2）×リプル電流（ILpp）」の状態である。
（ａ．ショート故障）
まず、図８を用いて、負荷電流が大きいときに発生した「Hi Side FET」のショート故障について説明する。図８は、負荷電流が大きいときに発生した「Hi Side FET」のショート故障時の動作波形を示す図である。ここで示す「ショート故障」とは、短絡故障時のインピーダンス「ZQH」が「０ohm」故障したときのことである。したがって、実施例１に係る電源制御回路は、基準電圧「VD」＝「VIN」と近似することができ、「スイッチング制御信号（LoDr）＝Hi かつ 基準電圧（VD）＞閾値（VrefL）」となることより、「Hi Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VrefL」を比較器（COMP４３）で比較した結果が「VD>VrefL」ならば、COMP４３の出力を「Hi」とする。続いて、電源制御回路は、COMP４３の出力「Hi」とスイッチング制御信号「LoDr＝Hi」をAND回路４４で受けると、AND回路４４は「Hi」を出力し、AND回路４４の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（ｂ．Lowインピーダンス故障）
次に、図９を用いて、負荷電流が大きいときに発生した「Hi Side FET」のLowインピーダンス故障について説明する。図９は、負荷電流が大きいときに発生した「Hi Side FET」のLowインピーダンス故障時の動作波形を示す図である。ここで示す「Lowインピーダンス故障」とは、短絡故障時のインピーダンス「ZQH」が「Hi Side FET」のオン抵抗に近い値（例えば、数mohm）で故障したときのことである。したがって、実施例１に係る電源制御回路は、基準電圧「VD」を「（1/2）×VIN〜VIN」と近似することができ、「スイッチング制御信号（LoDr）＝Hi かつ 基準電圧（VD）＞閾値（VrefL）」となることより、「Hi Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VrefL」を比較器（COMP４３）で比較した結果が「VD>VrefL」ならば、COMP４３の出力を「Hi」とする。続いて、電源制御回路は、COMP４３の出力「Hi」とスイッチング制御信号「LoDr＝Hi」をAND回路４４で受けると、AND回路４４は「Hi」を出力し、AND回路４４の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（ｃ．Highインピーダンス故障）
次に、図１０を用いて、負荷電流が大きいときに発生した「Hi Side FET」のHighインピーダンス故障について説明する。図１０は、負荷電流が大きいときに発生した「Hi Side FET」のHighインピーダンス故障時の動作波形を示す図である。ここで示す「Highインピーダンス故障」とは、短絡故障時のインピーダンス「ZQH」が「Hi Side FET」のオン抵抗よりも大きい値（例えば、数１０mohm）で故障したときのことである。したがって、実施例１に係る電源制御回路は、「lds×ZQH」分だけ電圧低下することより、基準電圧「VD」を「０V〜（VIN-（lds×ZQH））」と近似することができ、「スイッチング制御信号（HiDr）＝Hi かつ 基準電圧（VD）＜閾値（VIN-VrefH）」となることより、「Hi Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VIN-VrefH」を比較器（COMP４１）で比較した結果が「VD＜VIN-VrefH」ならば、COMP４１の出力を「Hi」とする。続いて、電源制御回路は、COMP４１の出力「Hi」とスイッチング制御信号「HiDr＝Hi」をAND回路４２で受けると、AND回路４２は「Hi」を出力し、AND回路４２の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（ｄ．オープン故障）
次に、図１１を用いて、負荷電流が大きいときに発生した「Hi Side FET」のオープン故障について説明する。図１１は、負荷電流が大きいときに発生した「Hi Side FET」のオープン故障時の動作波形を示す図である。ここで示す「オープン故障」とは、短絡故障時のインピーダンス「ZQH」が数ohm以上で故障したときのことである。したがって、実施例１に係る電源制御回路は、「基準電圧「VD」＝０V」と近似することができ、「スイッチング制御信号（HiDr）＝Hi かつ 基準電圧（VD）＜閾値（VIN-VrefH）」となることより、「Hi Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VIN-VrefH」を比較器（COMP４１）で比較した結果が「VD＜VIN-VrefH」ならば、COMP４１の出力を「Hi」とする。続いて、電源制御回路は、COMP４１の出力「Hi」とスイッチング制御信号「HiDr＝Hi」をAND回路４２で受けると、AND回路４２は「Hi」を出力し、AND回路４２の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（２―１−２．Hi Side FETの短絡故障時（負荷電流が小さい））
ここでは、「負荷電流が小さいとき」に「Hi Side FET」に発生する「ショート故障」、「Lowインピーダンス故障」、「Highインピーダンス故障」、「オープン故障」について説明する。なお、「負荷電流が小さいとき」は、「負荷電流（IOUT）＜（1/2）×リプル電流（ILpp）」の状態である。
（ａ．ショート故障）
まず、図１２を用いて、負荷電流が小さいときに発生した「Hi Side FET」のショート故障について説明する。図１２は、負荷電流が小さいときに発生した「Hi Side FET」のショート故障時の動作波形を示す図である。ここで示す「ショート故障」とは、短絡故障時のインピーダンス「ZQH」が「０ohm」故障したときのことである。したがって、実施例１に係る電源制御回路は、基準電圧「VD」＝「VIN」と近似することができ、「スイッチング制御信号（LoDr）＝Hi かつ 基準電圧（VD）＞閾値（VrefL）」となることより、「Hi Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VrefL」を比較器（COMP４３）で比較した結果が「VD>VrefL」ならば、COMP４３の出力を「Hi」とする。続いて、電源制御回路は、COMP４３の出力「Hi」とスイッチング制御信号「LoDr＝Hi」をAND回路４４で受けると、AND回路４４は「Hi」を出力し、AND回路４４の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（ｂ．Lowインピーダンス故障）
次に、図１３を用いて、負荷電流が小さいときに発生した「Hi Side FET」のLowインピーダンス故障について説明する。図１３は、負荷電流が小さいときに発生した「Hi Side FET」のLowインピーダンス故障時の動作波形を示す図である。ここで示す「Lowインピーダンス故障」とは、短絡故障時のインピーダンス「ZQH」が「Hi Side FET」のオン抵抗に近い値（例えば、数mohm）で故障したときのことである。したがって、実施例１に係る電源制御回路は、基準電圧「VD」を「（1/2）×VIN〜VIN」と近似することができ、「スイッチング制御信号（LoDr）＝Hi かつ 基準電圧（VD）＞閾値（VrefL）」となることより、「Hi Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VrefL」を比較器（COMP４３）で比較した結果が「VD>VrefL」ならば、COMP４３の出力を「Hi」とする。続いて、電源制御回路は、COMP４３の出力「Hi」とスイッチング制御信号「LoDr＝Hi」をAND回路４４で受けると、AND回路４４は「Hi」を出力し、AND回路４４の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（ｃ．Highインピーダンス故障）
次に、図１４を用いて、負荷電流が小さいときに発生した「Hi Side FET」のHighインピーダンス故障について説明する。図１４は、負荷電流が小さいときに発生した「Hi Side FET」のHighインピーダンス故障時の動作波形を示す図である。ここで示す「Highインピーダンス故障」とは、短絡故障時のインピーダンス「ZQH」が「Hi Side FET」のオン抵抗よりも大きい値（例えば、数１０mohm）で故障したときのことである。したがって、実施例１に係る電源制御回路は、「lds×ZQH」分だけ電圧低下することより、基準電圧「VD」を「０V〜（VIN-（lds×ZQH））」と近似することができ、「スイッチング制御信号（HiDr）＝Hi かつ 基準電圧（VD）＜閾値（VIN-VrefH）」となることより、「Hi Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VIN-VrefH」を比較器（COMP４１）で比較した結果が「VD＜VIN-VrefH」ならば、COMP４１の出力を「Hi」とする。続いて、電源制御回路は、COMP４１の出力「Hi」とスイッチング制御信号「HiDr＝Hi」をAND回路４２で受けると、AND回路４２は「Hi」を出力し、AND回路４２の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（ｄ．オープン故障）
次に、図１５を用いて、負荷電流が小さいときに発生した「Hi Side FET」のオープン故障について説明する。図１５は、負荷電流が小さいときに発生した「Hi Side FET」のオープン故障時の動作波形を示す図である。ここで示す「オープン故障」とは、短絡故障時のインピーダンス「ZQH」が数ohm以上で故障したときのことである。したがって、実施例１に係る電源制御回路は、基準電圧「VD」を「０V」と近似することができ、「スイッチング制御信号（HiDr）＝Hi かつ 基準電圧（VD）＜閾値（VIN-VrefH）」となることより、「Hi Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VIN-VrefH」を比較器（COMP４１）で比較した結果が「VD＜VIN-VrefH」ならば、COMP４１の出力を「Hi」とする。続いて、電源制御回路は、COMP４１の出力「Hi」とスイッチング制御信号「HiDr＝Hi」をAND回路４２で受けると、AND回路４２は「Hi」を出力し、AND回路４２の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（２―２．Lo Side FETの短絡故障時）
続いて、図１６を用いて、「Lo Side FET」１６の短絡故障時の概要を説明する。図１６は、「Lo Side FET」の短絡故障時を説明するための図である。図１６に示すように、「Lo Side FET」の短絡故障時は、「Lo Side FET」の短絡故障のインピーダンスを「ZQL」とすると、「Hi Side FET」のオン抵抗「RdsQH」と「ZQL」のVIN分割が、基準電圧「VD」となる。つまり、「VD＝（ZQL） / （RdsQH＋ZQL））×VIN」となる。
（２―２−１．Lo Side FETの短絡故障時（負荷電流が大きい））
ここでは、「負荷電流が大きいとき」に「Lo Side FET」に発生する「ショート故障」、「Lowインピーダンス故障」、「Highインピーダンス故障」、「オープン故障」について説明する。なお、「負荷電流が大きいとき」は、「負荷電流（IOUT）＞＝（1/2）×リプル電流（ILpp）」の状態である。
（ａ．ショート故障）
まず、図１７を用いて、負荷電流が大きいときに発生した「Lo Side FET」のショート故障について説明する。図１７は、負荷電流が大きいときに発生した「Lo Side FET」のショート故障時の動作波形を示す図である。ここで示す「ショート故障」とは、短絡故障時のインピーダンス「ZQH」が「０ohm」故障したときのことである。したがって、実施例１に係る電源制御回路は、基準電圧「VD」＝「０V」と近似することができ、「スイッチング制御信号（HiDr）＝Hi かつ 基準電圧（VD）＜閾値（VIN-VrefH）」となることより、「Lo Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VIN-VrefH」を比較器（COMP４１）で比較した結果が「VD＜VIN-VrefH」ならば、COMP４１の出力を「Hi」とする。続いて、電源制御回路は、COMP４１の出力「Hi」とスイッチング制御信号「HiDr＝Hi」をAND回路４２で受けると、AND回路４２は「Hi」を出力し、AND回路４２の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（ｂ．Lowインピーダンス故障）
次に、図１８を用いて、負荷電流が大きいときに発生した「Lo Side FET」のLowインピーダンス故障について説明する。図１８は、負荷電流が大きいときに発生した「Lo Side FET」のLowインピーダンス故障時の動作波形を示す図である。ここで示す「Lowインピーダンス故障」とは、短絡故障時のインピーダンス「ZQH」が「Lo Side FET」のオン抵抗に近い値（例えば、数mohm）で故障したときのことである。したがって、実施例１に係る電源制御回路は、基準電圧「VD」は「０V〜（（1/2）×VIN）」と近似することができ、「スイッチング制御信号（HiDr）＝Hi かつ 基準電圧（VD）＜閾値（VIN-VrefH）」となることより、「Lo Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VIN-VrefH」を比較器（COMP４１）で比較した結果が「VD＜VIN-VrefH」ならば、COMP４１の出力を「Hi」とする。続いて、電源制御回路は、COMP４１の出力「Hi」とスイッチング制御信号「HiDr＝Hi」をAND回路４２で受けると、AND回路４２は「Hi」を出力し、AND回路４２の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（ｃ．Highインピーダンス故障）
次に、図１９を用いて、負荷電流が大きいときに発生した「Lo Side FET」のHighインピーダンス故障について説明する。図１９は、負荷電流が大きいときに発生した「Lo Side FET」のHighインピーダンス故障時の動作波形を示す図である。ここで示す「Highインピーダンス故障」とは、短絡故障時のインピーダンス「ZQH」が「Lo Side FET」のオン抵抗よりも大きい値（例えば、数１０mohm）で故障したときのことである。したがって、実施例１に係る電源制御回路は、基準電圧「VD」を「（lds×ZQH）〜０V」と近似することができ、「スイッチング制御信号（LoDr）＝Hi かつ 基準電圧（VD）＞閾値（VrefL）」となることより、「Lo Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VrefL」を比較器（COMP４３）で比較した結果が「VD>VrefL」ならば、COMP４３の出力を「Hi」とする。続いて、電源制御回路は、COMP４３の出力「Hi」とスイッチング制御信号「LoDr＝Hi」をAND回路４４で受けると、AND回路４４は「Hi」を出力し、AND回路４４の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（ｄ．オープン故障）
次に、図２０を用いて、負荷電流が大きいときに発生した「Lo Side FET」のオープン故障について説明する。図２０は、負荷電流が大きいときに発生した「Lo Side FET」のオープン故障時の動作波形を示す図である。ここで示す「オープン故障」とは、短絡故障時のインピーダンス「ZQH」が数ohm以上で故障したときのことである。したがって、実施例１に係る電源制御回路は、基準電圧「VD」を「VIN」と近似することができ、「スイッチング制御信号（LoDr）＝Hi かつ 基準電圧（VD）＞閾値（VrefL）」となることより、「Lo Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VrefL」を比較器（COMP４３）で比較した結果が「VD>VrefL」ならば、COMP４３の出力を「Hi」とする。続いて、電源制御回路は、COMP４３の出力「Hi」とスイッチング制御信号「LoDr＝Hi」をAND回路４４で受けると、AND回路４４は「Hi」を出力し、AND回路４４の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（２―２−２．Lo Side FETの短絡故障時（負荷電流が小さい））
ここでは、「負荷電流が小さいとき」に「Lo Side FET」１６に発生する「ショート故障」、「Lowインピーダンス故障」、「Highインピーダンス故障」、「オープン故障」について説明する。なお、「負荷電流が小さいとき」は、「負荷電流（IOUT）＜（1/2）×リプル電流（ILpp）」の状態である。
（ａ．ショート故障）
まず、図２１を用いて、負荷電流が小さいときに発生した「Lo Side FET」のショート故障について説明する。図２１は、負荷電流が小さいときに発生した「Lo Side FET」のショート故障時の動作波形を示す図である。ここで示す「ショート故障」とは、短絡故障時のインピーダンス「ZQH」が「０ohm」故障したときのことである。したがって、実施例１に係る電源制御回路は、基準電圧「VD」＝「０V」と近似することができ、「スイッチング制御信号（HiDr）＝Hi かつ 基準電圧（VD）＜閾値（VIN-VrefH）」となることより、「Lo Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VIN-VrefH」を比較器（COMP４１）で比較した結果が「VD＜VIN-VrefH」ならば、COMP４１の出力を「Hi」とする。続いて、電源制御回路は、COMP４１の出力「Hi」とスイッチング制御信号「HiDr＝Hi」をAND回路４２で受けると、AND回路４２は「Hi」を出力し、AND回路４２の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（ｂ．Lowインピーダンス故障）
次に、図２２を用いて、負荷電流が小さいときに発生した「Lo Side FET」のLowインピーダンス故障について説明する。図２２は、負荷電流が小さいときに発生した「Lo Side FET」のLowインピーダンス故障時の動作波形を示す図である。ここで示す「Lowインピーダンス故障」とは、短絡故障時のインピーダンス「ZQH」が「Lo Side FET」のオン抵抗に近い値（例えば、数mohm）で故障したときのことである。したがって、実施例１に係る電源制御回路は、基準電圧「VD」を「０V〜（1/2）×VIN」と近似することができ、「スイッチング制御信号（HiDr）＝Hi かつ 基準電圧（VD）＜閾値（VIN-VrefH）」となることより、「Lo Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VIN-VrefH」を比較器（COMP４１）で比較した結果が「VD＜VIN-VrefH」ならば、COMP４１の出力を「Hi」とする。続いて、電源制御回路は、COMP４１の出力「Hi」とスイッチング制御信号「HiDr＝Hi」をAND回路４２で受けると、AND回路４２は「Hi」を出力し、AND回路４２の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（ｃ．Highインピーダンス故障）
次に、図２３を用いて、負荷電流が小さいときに発生した「Lo Side FET」のHighインピーダンス故障について説明する。図２３は、負荷電流が小さいときに発生した「Lo Side FET」のHighインピーダンス故障時の動作波形を示す図である。ここで示す「Highインピーダンス故障」とは、短絡故障時のインピーダンス「ZQH」が「Lo Side FET」のオン抵抗よりも大きい値（例えば、数１０mohm）で故障したときのことである。したがって、実施例１に係る電源制御回路は、基準電圧「VD」を「（lds×ZQH）〜０V）」と近似することができ、「スイッチング制御信号（LoDr）＝Hi かつ 基準電圧（VD）＞閾値（VrefL）」となることより、「Lo Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VrefL」を比較器（COMP４３）で比較した結果が「VD>VrefL」ならば、COMP４３の出力を「Hi」とする。続いて、電源制御回路は、COMP４３の出力「Hi」とスイッチング制御信号「LoDr＝Hi」をAND回路４４で受けると、AND回路４４は「Hi」を出力し、AND回路４４の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
（ｄ．オープン故障）
次に、図２４を用いて、負荷電流が小さいときに発生した「Lo Side FET」のオープン故障について説明する。図２４は、負荷電流が小さいときに発生した「Lo Side FET」のオープン故障時の動作波形を示す図である。ここで示す「オープン故障」とは、短絡故障時のインピーダンス「ZQH」が数ohm以上で故障したときのことである。したがって、実施例１に係る電源制御回路は、基準電圧「VD」を「VIN」と近似することができ、「スイッチング制御信号（LoDr）＝Hi かつ 基準電圧（VD）＞閾値（VrefL）」となることより、「Lo Side FET」短絡故障と判定する。
具体的には、実施例１に係る電源制御回路は、基準電圧「VD」と閾値「VrefL」を比較器（COMP４３）で比較した結果が「VD>VrefL」ならば、COMP４３の出力を「Hi」とする。続いて、電源制御回路は、COMP４３の出力「Hi」とスイッチング制御信号「LoDr＝Hi」をAND回路４４で受けると、AND回路４４は「Hi」を出力し、AND回路４４の出力を受けたOR回路４５は「Hi」を出力する。OR回路４５の出力「Hi」は、FF回路４６のSet入力に印加され、FF回路４６の出力「Q」はHi状態を保持する。このHi状態は、FF回路４６がリセットされるまで継続する。その後、「Q=Hi」を受けインバータ４７で論理反転して、「Breaker FET」２０および「Breaker FET」３０をオフする。このように、実施例１に係る電源制御回路は、「Breaker FET」２０および「Breaker FET」３０をオフすることにより故障箇所を切り離して保護を行う。
［実施例１による効果］
このように、実施例１によれば、短絡故障を正確に検出することが可能である。例えば、「Hi Side FET」１５と「Lo Side FET」１６との間にかかる基準電圧（VD）を検出する方式であり、故障判定に電流を用いないことから、正常な電源投入時の過剰電流や負荷急変時の逆電流が発生した場合でも、FET短絡故障と誤検出することを防止することができる。また、取得した基準電圧（VD）は微小電圧ではなく、さらに、比較器COMP４１またはCOMP４３に直接入力することができる結果、増幅器（AMP）や遅延回路（DELAY）を介さず、短絡故障を即座に判定し、「Breaker FET」２０および「Breaker FET」３０をオープンすることができるため、応答時間を早くすることができ、短絡故障波及を抑止することができる。
また、電流を検出して故障判定を行う方式ではなく、基準電圧（VD）を検出して故障判定を行うため、インピーダンス故障時でもスイッチング制御信号との間のAND論理によって検出することができる。具体的には、「Hi Side FET」１５と「Lo Side FET」１６との間にかかる基準電圧（VD）を検出して、スイッチング制御信号との間のAND論理を取っていることより、本来期待される論理と整合しない場合は、故障が発生していると検出する。したがって、VDが本来と違う中途半端な電圧となるインピーダンス故障時であっても、論理的に異常と識別することができるので、インピーダンス故障時を検出し、発熱焼損も防止することができる。
また、「Hi Side FET」１５と「Lo Side FET」１６との間にかかる基準電圧（VD）を検出して、故障判定を行うことから、電流センス抵抗（Rsense）を不要にすることができ、電流センス抵抗（Rsense）を用いることで発生する電力損失が大きく悪化することを防止することができる。また、故障判定に電流を検出する必要がないことから、電流センス抵抗（Rsense）、増幅器（AMP）、DELAY（ピークのフィルタ）も不要にすることができるので、保護回路（電源制御回路）全体の部品点数が減り、実装面積とコストの改善が図れる。
さて、これまで実施例１について説明したが、本実施例は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、以下に示すように、（１）並列構成、（２）回路構成等、にそれぞれ区分けして異なる実施例を説明する。
（１）並列構成
例えば、実施例１では、本願が開示する電源制御回路を適用したDDC１台を例にして説明したが、図２５に示すように、本願が開示する電源制御回路を適用したDDCをｎ＋１台（DDC0〜DDCn）並列接続することもできる。通常、一般的な電源制御回路を並列接続した場合、１台が故障すると、入力電圧と出力電圧とが故障したDDCに引き込まれて低下することにより、装置全体の電源停止や負荷停止が発生する。そこで、本願が開示する電源制御回路を適用したDDCをｎ＋１台（DDC0〜DDCn）並列接続した構成において、１台のDDCが故障した場合でも、図２６に示すように、「Breaker FET」をオープンにして故障箇所を切り離すことができるので、１台の故障が他のDDCに波及するのを防止することができる。
なお、図２５は、本願が開示する電源制御回路を適用したDDCをｎ＋１台並列接続した例を示す図であり、図２６は、本願が開示する電源制御回路を適用したDDCをｎ＋１台並列接続した構成において、故障が発生した例を示す図である。
（２）回路構成等
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。例えば、図２の構成では、「Hi Side FET」１５と「Lo Side FET」１６のいずれかに短絡故障が発生した場合に、「Breaker FET」２０と「Breaker FET」３０の両方をオープンにして切り離す例を図示しているが、「Breaker FET」２０と「Breaker FET」３０のいずれか一方をオープンにして切り離すようにしてもよい。

Claims (10)

  1. 入力電源の第１の電極に入力端子が接続され、制御端子に入力される遮断制御信号に基づいて、前記入力電源からの電流を遮断する第１の電流遮断回路と、
    前記第１の電流遮断回路の出力端子に入力端子が接続されるとともに、基準ノードに出力端子が接続され、制御端子に入力される第１のスイッチング制御信号に基づいて、前記基準ノードへ流れ出る電流又は前記基準ノードから流れ込む電流をスイッチングする第１のスイッチング回路と、
    前記基準ノードに入力端子が接続されるとともに、前記入力電源の第２の電極に出力端子が接続され、制御端子に入力される第２のスイッチング制御信号に基づいて、前記基準ノードから流れ込む電流又は前記基準ノードへ流れ出る電流をスイッチングする第２のスイッチング回路と、
    出力端子が負荷に接続され、制御端子に入力される前記遮断制御信号に基づいて、前記基準ノードから流れ込む電流および前記基準ノードへ流れ出る電流を遮断する第２の電流遮断回路と、
    前記基準ノードの電圧と第１の基準電圧を比較した結果、前記基準ノードの電圧が前記第１の基準電圧よりも低い場合において、前記第１のスイッチング制御信号がオンであるとき、又は、前記基準ノードの電圧と第２の基準電圧とを比較した結果、前記基準ノードの電圧が前記第２の基準電圧よりも高い場合において、前記第２のスイッチング制御信号がオンであるとき、前記遮断制御信号を出力する遮断制御信号生成回路を有することを特徴とする電源制御回路。
  2. 前記遮断制御信号生成回路は、
    前記基準ノードの電圧と前記第１の基準電圧を比較する第１の比較回路と、
    前記第１の比較回路の出力と前記第１のスイッチング制御信号の論理積を生成する第１の論理積回路と、
    前記基準ノードの電圧と前記第２の基準電圧を比較する第２の比較回路と、
    前記第２の比較回路の出力と前記第２のスイッチング制御信号の論理積を生成する第２の論理積回路と、
    前記第１の論路積回路の出力と前記第２の論理積回路の出力の論理和を生成する論理和生成回路を有することを特徴とする請求項１記載の電源制御回路。
  3. 前記遮断制御信号生成回路はさらに、
    前記論理和生成回路の出力を保持するとともに、前記遮断制御信号を出力する保持回路を有することを特徴とする請求項２記載の電源制御回路。
  4. 前記第１の基準電圧は、前記第２の基準電圧よりも高いことを特徴とする請求項１乃至３のいずれか１項に記載の電源制御回路。
  5. 前記第１のスイッチング制御信号と前記第２のスイッチング制御信号は、互いに排他的にオンすることを特徴とする請求項１乃至３のいずれか１項に記載の電源制御回路。
  6. 前記電源制御回路は、
    前記第１の電流遮断回路の出力と前記入力電源の第２の電極に並列接続された第１の平滑回路を有することを特徴とする請求項１乃至３のいずれか１項に記載の電源制御回路。
  7. 前記電源制御回路は、
    第２の平滑回路を介して、前記基準ノードから前記第２の電流遮断回路の入力端子に流れ込む電流又は前記第２の電流遮断回路の入力端子から前記基準ノードに流れ出る電流を平滑することを特徴とする請求項１乃至３のいずれか１項に記載の電源制御回路。
  8. 入力電源と、
    前記入力電源の第１の電極に入力端子が接続され、制御端子に入力される遮断制御信号に基づいて、前記入力電源からの電流を遮断する第１の電流遮断回路と、
    前記第１の電流遮断回路の出力端子に入力端子が接続されるとともに、基準ノードに出力端子が接続され、制御端子に入力される第１のスイッチング制御信号に基づいて、前記基準ノードへ流れ出る電流又は前記基準ノードから流れ込む電流をスイッチングする第１のスイッチング回路と、
    前記基準ノードに入力端子が接続されるとともに、前記入力電源の第２の電極に出力端子が接続され、制御端子に入力される第２のスイッチング制御信号に基づいて、前記基準ノードから流れ込む電流又は前記基準ノードへ流れ出る電流をスイッチングする第２のスイッチング回路と、
    出力端子が負荷に接続され、制御端子に入力される前記遮断制御信号に基づいて、前記基準ノードから流れ込む電流および前記基準ノードへ流れ出る電流を遮断する第２の電流遮断回路と、
    前記基準ノードの電圧と第１の基準電圧を比較した結果、前記基準ノードの電圧が前記第１の基準電圧よりも低い場合において、前記第１のスイッチング制御信号がオンであるとき、又は、前記基準ノードの電圧と第２の基準電圧とを比較した結果、前記基準ノードの電圧が前記第２の基準電圧よりも高い場合において、前記第２のスイッチング制御信号がオンであるとき、前記遮断制御信号を出力する遮断制御信号生成回路を有することを特徴とする電源装置。
  9. 入力電源と、前記入力電源にそれぞれに並列に接続されるとともに、出力が互いに接続された第１及び第２の電源装置を有する電源システムにおいて、
    前記第１の電源装置は、
    前記入力電源の第１の電極に入力端子が接続され、制御端子に入力される遮断制御信号に基づいて、前記入力電源からの電流を遮断する第１の電流遮断回路と、
    前記第１の電流遮断回路の出力端子に入力端子が接続されるとともに、基準ノードに出力端子が接続され、制御端子に入力される第１のスイッチング制御信号に基づいて、前記基準ノードへ流れ出る電流又は前記基準ノードから流れ込む電流をスイッチングする第１のスイッチング回路と、
    前記基準ノードに入力端子が接続されるとともに、前記入力電源の第２の電極に出力端子が接続され、制御端子に入力される第２のスイッチング制御信号に基づいて、前記基準ノードから流れ込む電流又は前記基準ノードへ流れ出る電流をスイッチングする第２のスイッチング回路と、
    出力端子が負荷に接続され、制御端子に入力される前記遮断制御信号に基づいて、前記基準ノードから流れ込む電流および前記基準ノードへ流れ出る電流を遮断する第２の電流遮断回路と、
    前記基準ノードの電圧と第１の基準電圧を比較した結果、前記基準ノードの電圧が前記第１の基準電圧よりも低い場合において、前記第１のスイッチング制御信号がオンであるとき、又は、前記基準ノードの電圧と第２の基準電圧とを比較した結果、前記基準ノードの電圧が前記第２の基準電圧よりも高い場合において、前記第２のスイッチング制御信号がオンであるとき、前記遮断制御信号を出力する遮断制御信号生成回路を有することを特徴とする電源システム。
  10. 入力電源の第１の電極に入力端子が接続される第１の電流遮断回路が、制御端子に入力される遮断制御信号に基づいて、前記入力電源からの電流を遮断するステップと、
    前記第１の電流遮断回路の出力端子に入力端子が接続されるとともに、基準ノードに出力端子が接続される第１のスイッチング回路が、制御端子に入力される第１のスイッチング制御信号に基づいて、前記基準ノードへ流れ出る電流又は前記基準ノードから流れ込む電流をスイッチングするステップと、
    前記基準ノードに入力端子が接続されるとともに、前記入力電源の第２の電極に出力端子が接続される第２のスイッチング回路が、制御端子に入力される第２のスイッチング制御信号に基づいて、前記基準ノードから流れ込む電流又は前記基準ノードへ流れ出る電流をスイッチングするステップと、
    出力端子が負荷に接続される第２の電流遮断回路が、制御端子に入力される前記遮断制御信号に基づいて、前記基準ノードから流れ込む電流および前記基準ノードへ流れ出る電流を遮断するステップと、
    前記基準ノードの電圧と第１の基準電圧を比較した結果、前記基準ノードの電圧が前記第１の基準電圧よりも低い場合において、前記第１のスイッチング制御信号がオンであるとき、又は、前記基準ノードの電圧と第２の基準電圧とを比較した結果、前記基準ノードの電圧が前記第２の基準電圧よりも高い場合において、前記第２のスイッチング制御信号がオンであるとき、前記遮断制御信号を出力する遮断制御信号生成ステップを含んだことを特徴とする電源制御装置の制御方法。
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