KR101155620B1 - 전원 제어 회로, 전원 장치, 및 전원 제어 장치의 제어 방법 - Google Patents

전원 제어 회로, 전원 장치, 및 전원 제어 장치의 제어 방법 Download PDF

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Abstract

전원 제어 회로는, 「Lo Side FET」의 단락 고장시에 있어서, 「Hi Side FET」와 「Lo Side FET」의 중간 전압인 기준 전압(VD)을 검출하고, 비교기(COMP)를 이용하여 문턱값 「VIN-VrefH」와 VD를 비교한다. 그리고, 전원 제어 회로는, 문턱값 「VIN-VrefH」보다 기준 전압(VD)이 작고, 또한 스위칭 제어 신호(Hi Dr)가 ON이면, 단락 고장으로 판정한다. 마찬가지로, 전원 제어 회로는, 「Hi Side FET」의 단락 고장시에 있어서, 「Hi Side FET」와 「Lo Side FET」의 기준 전압(VD)을 검출하고, 비교기(COMP)를 이용하여 문턱값 「VrefL」과 VD를 비교한다. 그리고, 전원 제어 회로는, 문턱값 「VrefL」보다 기준 전압(VD)이 크고, 또한 스위칭 제어 신호(Lo Dr)가 ON이면, 단락 고장으로 판정한다.

Description

전원 제어 회로, 전원 장치, 및 전원 제어 장치의 제어 방법{POWER CONTROL CIRCUIT, POWER SUPPLY UNIT, AND POWER CONTROLLER CONTROL METHOD}
본 발명은 전원 제어 회로, 전원 장치, 전원 시스템 및 전원 제어 장치의 제어 방법에 관한 것이다.
종래로부터, 정보 처리 장치를 비롯한 다양한 전자 기기 등의 제품에 이용되는 전원에는, 「Hi Side FET」나 「Lo Side FET」 등의 정류 FET(전계 효과 트랜지스터:Field Effect Transistor)가 사용되고 있다.
구체적으로 예를 들면, 도 27에 나타낸 바와 같이, 입력 전원, 입력 콘덴서, 평활 인덕터, 평활 콘덴서, 부하, Hi Side FET, Lo Side FET, 인버터를 갖는 비절연 방식 DC-DC 컨버터 강압 회로(스위칭 제어 방식) 등이 이용되고 있다. 이 비절연 방식 DC-DC 컨버터 강압 회로는, Hi 드라이버 또는 Lo 드라이버로부터 출력되는 스위칭 제어 신호(Hi Dr 또는 Lo Dr)에 의해 입력 전류를 ON/OFF하고, 평활 인덕터, 평활 콘덴서, 부하에 의해 전압·전류를 평균화해서 출력한다.
여기에서, 입력 전원이란, 상기한 비절연 방식 DC-DC 컨버터 강압 회로에 전력을 공급하는 전원이고, 입력 콘덴서란, 입력 전원에 의해 공급되는 전기 에너지를 축적하거나 방출하거나 하는 콘덴서이다. 또한, 평활 인덕터란, 상기한 비절연 방식 DC-DC 컨버터 강압 회로 내의 노이즈 억제나 정류, 평활을 위해 사용되는 인덕터이고, 평활 콘덴서란, 전압이 높을 경우에 전기를 충전하고, 전압이 낮을 경우에 방전함으로써 전압을 평활하게 하는, 즉 전압의 변동(리플(ripple) 전압)을 작게 하는 기능을 가지는 인덕터이다.
그런데, 정류 FET가 이용되는 전원(예를 들면, 비절연 방식 DC-DC 컨버터 강압 회로 등)에서는, 정류 FET 등의 단락이 발생했을 경우에, 큰 전류가 회로 전체에 흐르게 되어, 당해 전원 및 전원이 접속되는 기기(접속 기기)의 고장 원인으로 된다.
그래서, 단락이 발생했을 경우에, 회로 전체를 보호하는 방법으로서, 도 28에 나타낸 보호 회로가 이용되고 있다. 이 보호 회로에서는, 전류 센스 저항(Rsense1)을 이용하여, 전원의 입력측으로부터 유입되는 과잉 전류를 검출했을 경우에, 「Hi Side FET」의 단락 고장으로 판정하고, 「Breaker FET1」을 오픈으로 함으로써 고장 개소를 분리(切離)하는 처리를 실시한다. 마찬가지로, 보호 회로에서는, 전류 센스 저항(Rsense2)을 이용하여, 전원의 출력측으로부터 유입되는 과잉 전류를 검출했을 경우에, 「Lo Side FET」의 단락 고장으로 판정하고, 「Breaker FET2」를 오픈으로 함으로써 고장 개소를 분리하는 처리를 실시한다.
또한, 이 보호 회로는, 전류 센스 저항(Rsense1)에서 발생하는 미소 전압을 검출하며, 증폭기(AMP1)에서 증폭시키고, 지연 회로(DELAY1)에서 일시적인 피크를 무시하는 필터링을 실시한 전압과, 기준 전압을 비교기(COMP1)를 이용해서 비교한다. 그리고, 보호 회로는, 필터링을 실시해서 얻어진 전압이 기준 전압보다 크면, 「Hi Side FET」의 단락 고장으로서 검출한다. 마찬가지로, 보호 회로는, 전류 센스 저항(Rsense2)에서 발생하는 미소 전압을 검출하며, 증폭기(AMP2)에서 증폭시키고, 지연 회로(DELAY2)에서 일시적인 피크를 무시하는 필터링을 실시한 전압과, 기준 전압을 비교기(COMP2)를 이용해서 비교한 결과, 필터링해서 얻어진 전압이 기준 전압보다 크면, 「Lo Side FET」의 단락 고장을 검출한다.
일본국 특개평05-146049호 공보
그러나, 상기한 종래의 기술은, 단락 고장을 정확하게 검출할 수 없다고 하는 과제가 있었다. 구체적으로는, 상기한 보호 회로에서는, 출력 콘덴서의 용량이 많은 조건에서 전원 투입했을 경우, 혹은, 경부하로부터 중부하로 부하 급변했을 경우에는, 정상인 상태여도 과잉 전류가 발생할 경우가 있었다. 또한, 출력에 전압이 잔존하고 있는 조건에서 전원 투입했을 경우, 혹은, 중부하로부터 경부하로 부하 급변했을 경우에는, 정상인 상태여도 역전류가 발생할 경우가 있었다. 그런데, 종래의 보호 회로에서는, 과잉 전류에 의한 역전류가 발생했을 경우에, 고장에 의한 역전류의 발생인지의 여부를 판단할 수 없기 때문에, 상기한 정상인 상태에서 발생한 과잉 전류에 의한 역전류도 고장으로 판단되고 있었다.
또한, 종래의 보호 회로에서는, 비교기를 이용하여 기준 전압과의 비교를 행하고 있었지만, 오검출 방지를 위해 본래의 검출하고자 하는 전압보다 기준 전압을 수십% 크게 해서 문턱값 마진(margin)을 크게 하거나, 지연 회로(DELAY)에 의한 필터링을 실시하거나 하는 시간이 필요했다. 그 때문에 고장을 검출하고, 「Breaker FET」를 오픈으로 해서 고장 개소를 분리할 때까지의 시간이 오래 걸리게 되어, 전원의 입력 전압은 저하되고, 또한 장치 전체의 전압도 저하되고 있었다. 즉, 단락 장해가 파급하여 장치 전체가 정지할 우려가 있었다.
또한, 종래의 보호 회로에서는, 임피던스 고장이 발생했을 경우, 전류 센스 저항(Rsense1)(또는 전류 센스 저항(Rsense2)) 전압 효과가 매우 작거나, 또는 발생하지 않기 때문에, 임피던스 고장을 검출할 수 없다. 그 결과, 발열 소손을 야기한다고 하는 과제가 있었다. 또한, 임피던스 고장이란, FEC에 있어서의 단락 상태가 완전하지 않은 어느 저항값을 가져서 FET가 고장나는 상태, 바꿔 말하면, 쇼트 고장이나 오픈 고장의 중간의 어중간한 고장을 나타낸다.
그래서, 본 발명은, 상기한 종래 기술의 과제를 해결하기 위해 이루어진 것이고, 단락 고장을 정확하게 검출하는 것을 가능하게 하는 전원 제어 회로, 전원 장치, 전원 시스템 및 전원 제어 장치의 제어 방법을 제공하는 것을 목적으로 한다.
상술한 과제를 해결하고, 목적을 달성하기 위하여, 본원이 개시하는 전원 제어 회로는, 입력 전원의 제 1 전극에 입력 단자가 접속되고, 제어 단자에 입력되는 차단 제어 신호에 의거하여, 상기 입력 전원으로부터의 전류를 차단하는 제 1 전류 차단 회로와, 상기 제 1 전류 차단 회로의 출력 단자에 입력 단자가 접속되는 동시에, 기준 노드에 출력 단자가 접속되고, 제어 단자에 입력되는 제 1 스위칭 제어 신호에 의거하여, 상기 기준 노드로 유출되는 전류 또는 상기 기준 노드로부터 유입되는 전류를 스위칭하는 제 1 스위칭 회로와, 상기 기준 노드에 입력 단자가 접속되는 동시에, 상기 입력 전원의 제 2 전극에 출력 단자가 접속되고, 제어 단자에 입력되는 제 2 스위칭 제어 신호에 의거하여, 상기 기준 노드로부터 유입되는 전류 또는 상기 기준 노드로 유출되는 전류를 스위칭하는 제 2 스위칭 회로와, 출력 단자가 부하에 접속되고, 제어 단자에 입력되는 상기 차단 제어 신호에 의거하여, 상기 기준 노드로부터 유입되는 전류를 차단하는 제 2 전류 차단 회로와, 상기 기준 노드의 전압과 제 1 기준 전압을 비교한 결과, 상기 기준 노드의 전압이 상기 제 1 기준 전압보다 낮을 경우에서, 상기 제 1 스위칭 제어 신호가 온(on)일 때, 또는, 상기 기준 노드의 전압과 제 2 기준 전압을 비교한 결과, 상기 기준 노드의 전압이 상기 제 2 기준 전압보다 높을 경우에서, 상기 제 2 스위칭 제어 신호가 온일 때, 상기 차단 제어 신호를 출력하는 차단 제어 신호 생성 회로를 갖는 것을 특징으로 한다.
본원이 개시하는 전원 제어 장치에 의하면, 단락 고장을 정확하게 검출하는 것이 가능해진다.
도 1은 실시예 1에 따른 전원 제어 회로를 포함하는 DDC 변환기를 나타낸 도면.
도 2는 실시예 1에 따른 전원 제어 회로의 구성을 나타낸 블록도.
도 3은 문턱값(VIN-VrefH)의 설정의 사고(思考) 방식을 예시한 도면.
도 4는 문턱값(VrefL)의 설정의 사고 방식을 예시한 도면.
도 5는 부하 전류가 클 때의 정상 동작 파형을 나타낸 도면.
도 6은 부하 전류가 작을 때의 정상 동작 파형을 나타낸 도면.
도 7은 「Hi Side FET」의 단락 고장시를 설명하기 위한 도면.
도 8은 부하 전류가 클 때에 발생한 「Hi Side FET」의 쇼트 고장시의 동작 파형을 나타낸 도면.
도 9는 부하 전류가 클 때에 발생한 「Hi Side FET」의 Low 임피던스 고장시의 동작 파형을 나타낸 도면.
도 10은 부하 전류가 클 때에 발생한 「Hi Side FET」의 High 임피던스 고장시의 동작 파형을 나타낸 도면.
도 11은 부하 전류가 클 때에 발생한 「Hi Side FET」의 오픈 고장시의 동작 파형을 나타낸 도면.
도 12는 부하 전류가 작을 때에 발생한 「Hi Side FET」의 쇼트 고장시의 동작 파형을 나타낸 도면.
도 13은 부하 전류가 작을 때에 발생한 「Hi Side FET」의 Low 임피던스 고장시의 동작 파형을 나타낸 도면.
도 14는 부하 전류가 작을 때에 발생한 「Hi Side FET」의 High 임피던스 고장시의 동작 파형을 나타낸 도면.
도 15는 부하 전류가 작을 때에 발생한 「Hi Side FET」의 오픈 고장시의 동작 파형을 나타낸 도면.
도 16은 「Lo Side FET」의 단락 고장시를 설명하기 위한 도면.
도 17은 부하 전류가 클 때에 발생한 「Lo Side FET」의 쇼트 고장시의 동작 파형을 나타낸 도면.
도 18은 부하 전류가 클 때에 발생한 「Lo Side FET」의 Low 임피던스 고장시의 동작 파형을 나타낸 도면.
도 19는 부하 전류가 클 때에 발생한 「Lo Side FET」의 High 임피던스 고장시의 동작 파형을 나타낸 도면.
도 20은 부하 전류가 클 때에 발생한 「Lo Side FET」의 오픈 고장시의 동작 파형을 나타낸 도면.
도 21은 부하 전류가 작을 때에 발생한 「Lo Side FET」의 쇼트 고장시의 동작 파형을 나타낸 도면.
도 22는 부하 전류가 작을 때에 발생한 「Lo Side FET」의 Low 임피던스 고장시의 동작 파형을 나타낸 도면.
도 23은 부하 전류가 작을 때에 발생한 「Lo Side FET」의 High 임피던스 고장시의 동작 파형을 나타낸 도면.
도 24는 부하 전류가 작을 때에 발생한 「Lo Side FET」의 오픈 고장시의 동작 파형을 나타낸 도면.
도 25는 본원이 개시하는 전원 제어 회로를 적용한 DDC를 n+1대 병렬 접속한 예를 나타낸 도면.
도 26은 본원이 나타낸 전원 제어 회로를 적용한 DDC를 n+1대 병렬 접속한 구성에 있어서, 고장이 발생한 예를 나타낸 도면.
도 27은 종래 기술에 따른 DC-DC 컨버터의 예를 나타낸 도면.
도 28은 종래 기술에 따른 DC-DC 컨버터의 단락 보호 구성을 나타낸 도면.
이하에 첨부 도면을 참조하여, 본 발명에 따른 전원 제어 회로, 전원 장치, 전원 시스템 및 전원 제어 장치의 제어 방법의 실시예를 상세하게 설명한다.
실시예 1
[전원 제어 회로의 개요]
최초에, 도 1을 이용하여, 실시예 1에 따른 전원 제어 회로의 개요를 설명한다. 도 1은 실시예 1에 따른 전원 제어 회로를 포함하는 DDC 변환기를 나타낸 도면이다.
도 1에 나타낸 바와 같이, 이 DDC 변환기는, DC-DC 전압 변환부에 의해, 입력 전압(VIN)을 VOUT(부하 전류(IOUT))으로 변환해서 출력하는 장치이며, 미세화의 진전에 따라 저전압화가 진행되는 LSI를 이용한 정보 처리 장치 및 고기능화가 진행되는 휴대전화 등의 모바일 기기 및 전자 기기의 전력 절약화나 소형·경량화를 실현하는 DC-DC 컨버터(DC/DC Converter:직류-직류 변환기)(예를 들면, 스위칭 방식의 DC-DC 컨버터 등)이다.
그리고, DC-DC 전압 변환부에는, 접지 전위인 기준 전압(GND)과 출력 전압(VOUT)을 항상 비교하면서, 그 오차를 증폭해서 에러 전압 신호(Error Voltage)를 컨트롤하는 에러 증폭기인 「Error AMP」와, 「Error AMP」로부터의 출력과 발진기로부터의 출력에 의거하여 펄스폭을 변조하는 「PWM COMPARATOR」가 접속된다. 또한, 「PWM COMPARATOR」로부터 출력되는 펄스폭에 의거하여, 「Hi Dr(특허청구범위에 기재된 「제 1 스위칭 제어 신호」)」와, 「Lo Dr(특허청구범위에 기재된 「제 2 스위칭 제어 신호」)」를 생성하는 「신호 생성 회로」를 갖는다.
또한, 상기한 「PWM COMPARATOR」, 「Error AMP」, 「신호 생성 회로」는, 일반적인 DC-DC 콤퍼레이터가 갖는 회로이므로, 여기에서는 상세한 설명을 생략한다. 또한, 「DC」란, 「Direct Current:직류」이며, 「PWM COMPARATOR」란, 「Pulse Width Modulation COMPARATOR」(펄스폭 변조 비교기)이다.
그래서, 본 실시예가 나타낸 전원 제어 회로는, DC-DC 전압 변환부의 입력측에 접속되는 「Breaker FET:차단기 트랜지스터」와, 출력측에 접속되는 「Breaker FET:차단기 트랜지스터」와, 각각의 FET에 접속되는 비교 회로군을 갖고, 단락 고장을 정확하게 검출하는 것이 가능하다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 「Lo Side FET」의 단락 고장시에 있어서, 「Hi Side FET」와 「Lo Side FET」의 기준 전압(VD)(특허청구범위에 기재된 「기준 노드의 전압」)을 검출하고, 비교기(콤퍼레이터)(COMP)를 이용하여 문턱값 「VIN-VrefH」와 VD를 비교한다. 그리고, 전원 제어 회로는, 문턱값 「VIN-VrefH」보다 기준 전압(VD)이 작고, 또한 스위칭 제어 신호(Hi Dr)가 ON이면, 고장으로 판정한다.
마찬가지로, 실시예 1에 따른 전원 제어 회로는, 「Hi Side FET」의 단락 고장시에 있어서, 「Hi Side FET」와 「Lo Side FET」의 기준 전압(VD)을 검출하고, 비교기(COMP)를 이용하여 문턱값 「VrefL」과 VD를 비교한다. 그리고, 전원 제어 회로는, 문턱값 「VrefL」보다 기준 전압(VD)이 크고, 또한 스위칭 제어 신호(Lo Dr)가 ON이면, 고장으로 판정한다.
이렇게, 실시예 1에 따른 전원 제어 회로는, 단락 고장의 검출에, 비교기를 이용함으로써, 단락 고장을 양호한 정밀도로, 또한 고속으로 검출할 수 있다. 또한, 단락 고장의 판정에, AND 논리를 이용함으로써, 단락 고장을 오검출 없이 정확하게 판정할 수 있다.
[전원 제어 회로의 구성]
다음으로, 도 2를 이용하여, 도 1에 나타낸 전원 제어 회로의 구성을 설명한다. 도 2는, 실시예 1에 따른 전원 제어 회로의 구성을 나타낸 블록도이다. 도 2에 나타낸 전원 제어 회로는, DDC에 조립되는 회로이며, 비절연 방식 DC-DC 컨버터 강압 회로(도 27 참조)에, 「Breaker FET」(20)와 「Breaker FET」(30)와 비교 회로군(40)을 접속한 회로이다.
도 2에 나타낸 전원 제어 회로에 있어서의 비절연 방식 DC-DC 컨버터 강압 회로는, 상기한 바와 같이, 입력 전원(10), 입력 콘덴서(11), 평활 인덕터(12), 평활 콘덴서(13), 부하(14), 「Hi Side FET」(15), 「Lo Side FET」(16), Hi 드라이버(17), Lo 드라이버(18)를 갖는다. 그리고, 상기한 DC-DC 컨버터 강압 회로는, Hi 드라이버(17) 또는 Lo 드라이버(18)로부터 출력되는 스위칭 제어 신호(Hi Dr 또는 Lo Dr)에 의거하여 「Hi Side FET」(15) 또는 「Lo Side FET」(16)에 의해 입력 전류를 ON/OFF하고, 평활 인덕터(12), 평활 콘덴서(13), 부하(14)에 의해 전압·전류를 평균화해서 출력한다.
이 중, 입력 전원(10)은, 상기한 비절연 방식 DC-DC 컨버터 강압 회로에 전력을 공급하고, 입력 콘덴서(11)는, 입력 전원에 의해 공급되는 전기 에너지를 축적하거나 방출하거나 하는 콘덴서이다. 또한, 평활 인덕터(12)는, 상기한 비절연 방식 DC-DC 컨버터 강압 회로 내의 노이즈 억제나 정류, 평활을 위해 사용되는 인덕터이고, 평활 콘덴서(13)는, 전압이 높을 경우에 전기를 충전하고, 전압이 낮을 경우에 방전함으로써 전압을 평활하게 하는, 즉 전압의 변동(리플 전압)을 작게 하는 기능을 가지는 인덕터이다.
그리고, 「Hi Side FET」(15)는, 「Breaker FET」(20)의 출력 단자에 입력 단자가 접속되는 동시에, 기준 노드(VD 노드)에 출력 단자가 접속되고, 제어 단자에 입력되는 스위칭 제어 신호(Hi Dr)에 의거하여, 기준 노드로 유출되는 전류 또는 기준 노드로부터 유입되는 전류를 스위칭한다.
「Lo Side FET」(16)는, 기준 노드(VD 노드)에 입력 단자가 접속되는 동시에, 입력 전원(10)의 제 2 전극에 출력 단자가 접속되고, 제어 단자에 입력되는 스위칭 제어 신호(Lo Dr)에 의거하여, 기준 노드로부터 유입되는 전류 또는 기준 노드로 유출되는 전류를 스위칭한다.
또한, 상기한 스위칭 제어 신호(Hi Dr)와 스위칭 제어 신호(Lo Dr)는, 서로 배타적으로 ON되도록 제어되어도 된다.
「Breaker FET」(20)는, 입력 전원(10)의 제 1 전극에 입력 단자가 접속되고, 후술하는 인버터(47)로부터 제어 단자에 입력되는 차단 제어 신호에 의거하여, 입력 전원으로부터의 전류를 차단하는 회로이다. 「Breaker FET」(30)는, 출력 단자가 부하(14)에 접속되고, 인버터(47)로부터 제어 단자에 입력되는 차단 제어 신호에 의거하여, 기준 노드(VD 노드)로부터 유입되는 전류를 차단하는 회로이다.
비교 회로군(40)은, 기준 노드(VD 노드)의 전압(VD)과 문턱값(VIN-VrefH)을 비교한 결과, 「VD」가 「VIN-VrefH」보다 낮을 경우에 있어서, 스위칭 제어 신호(Hi Dr)가 ON일 때에 차단 제어 신호를 출력하는 회로이다. 또한, 비교 회로군(40)은, 기준 노드(VD 노드)의 전압(VD)과 문턱값(VrefL)을 비교한 결과, 「VD」가 「VrefL」보다 높을 경우에 있어서, 스위칭 제어 신호(Lo Dr)가 ON일 때도, 차단 제어 신호를 출력한다.
비교 회로군(40)의 회로 구성으로서는, 예를 들면 비교 회로(COMP(41))와, 논리곱 회로(AND 회로(42))와, 비교 회로(COMP(43))와, 논리곱 회로(AND 회로(44))와, 논리합 회로(OR 회로(45))와, FF(플립플롭) 회로(46), 인버터(47)를 갖는 구성으로 할 수 있다.
이러한 비교 회로(COMP(41))는, 기준 노드(VD 노드)와 문턱값 「VIN-VrefH」을 비교하는 비교 회로이며, AND 회로(42)는, 비교 회로(COMP(41))로부터의 출력과 스위칭 제어 신호(Hi Dr)의 논리곱을 생성하는 논리곱 회로이다. 또한, 비교 회로(COMP(43))는, 기준 노드(VD 노드)와 문턱값 「VrefL」을 비교하는 비교 회로이고, AND 회로(44)는, 비교 회로(COMP(43))로부터의 출력과 스위칭 제어 신호(Lo Dr)의 논리곱을 생성하는 논리곱 회로이다. 또한, OR 회로(45)는, AND 회로(42)로부터의 출력과 AND 회로(44)로부터의 출력의 논리합을 생성하는 논리합 회로이고, FF 회로(46)는, OR 회로(45)로부터의 출력을 유지하는 동시에, 단락 발생 개소를 차단하는 차단 제어 신호를 출력하는 플립플롭(FLIP-FLOP) 회로이다.
FF 회로(46)는, OR 회로(45)의 출력 「Hi」를 Set 입력에 인가했을 경우에, Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다.(또한, 전원 장치의 재투입시, FF 회로(46)를 초기 상태로 되돌리기 위해, R 입력에 Hi를 인가함으로써 리셋된다.) 인버터(47)는, FF 회로(46)로부터의 출력 「Q=Hi」를 받았을 경우에, 당해 출력을 반전시켜서, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프하기 위한 차단 제어 신호를, 「Breaker FET」(20) 및 「Breaker FET」(30)에 출력한다. 또한, 「Breaker FET」(20) 및 「Breaker FET」(30)는, 인버터(47)로부터 출력된 차단 제어 신호를 접수하면, 당해 회로를 오픈으로 해서 전원 제어 장치로부터 분리된다.
또한, 상기한 문턱값 「VIN-VrefH」는, 특허청구범위에 기재된 「제 1 기준 전압」에 대응하고, 문턱값 「VrefL」은, 특허청구범위에 기재된 「제 2 기준 전압」에 대응하고, 「VIN-VrefH」는, 「VrefL」보다 높게 설정하는 것도 가능하다.
여기에서, 도 3과 도 4를 이용하여, 문턱값 「VIN-VrefH」와 「VrefL」의 설정 방법에 관하여 설명한다. 또한, 도 3은, 문턱값(VIN-VrefH)의 설정의 사고 방식을 예시한 도면이며, 도 4는, 문턱값(VrefL)의 설정의 사고 방식을 예시한 도면이다.
도 3에 나타낸 바와 같이, 「Hi side FET」에 걸리는 전압을 「VQH」라고 했을 경우, 「VrefH」는, 「(VIN-VQH)×(R17/(R14+R17))」(VIN-VQH보다 약간 작은 전압)로 된다. 여기에서, VrefH 조정 저항(R17)을 작게 하면, 문턱값 마진이 증대하게 된다. 이에 의해, 문턱값 「VIN-VrefH」는, 「(VIN-VQH)×α」로서 설정된다. 단, VQH=ldsQH×RdsQH, α는 편차를 고려한 문턱값 마진 계수인 1 이하(보통은, 0.9 정도)로 한다.
또한, 도 4에 나타낸 바와 같이, 「Lo side FET」에 걸리는 전압을 「VQL」이라고 했을 경우, 「VrefL」은, 「(VQL)×(R13/(R10+R13))×((R11+R12)/(R11))」(VQL보다 약간 큰 전압)로 된다. 여기에서, VrefL 조정 저항(R13)을 크게 하면, 문턱값 마진이 증대하게 된다. 이에 의해, 문턱값 「VrefL」은, 「VQL×β」로서 설정된다. 단, VQL=ldsQL×RdsQL, β는 편차를 고려한 문턱값 마진 계수인 1 이하(보통은, 0.9 정도)로 한다.
비교 회로군(40)은, 상기한 방법으로 설정된 문턱값 「VIN-VrefH」와 「VrefL」과, 기준 노드의 전압(VD)을 이용하여, 단락 고장의 판정 조건을 「스위칭 제어 신호(HiDr)=Hi 또한 기준 전압(VD)<문턱값(VIN-VrefH)」, 「스위칭 제어 신호(LoDr)=Hi 또한 기준 전압(VD)>문턱값(VrefL)」으로 한다.
그리고, 전원 제어 회로는, 「Hi Side FET」(15)의 단락 고장시에는, 「Hi Side FET」(15)와 「Lo Side FET」(16)의 중간 전압 「VD」를 검출하고, 비교 회로(COMP(43))에서, 전압 「(GND+Bias)=VrefL」과 비교해서 크면, 스위칭 제어 신호(Lo Dr)와 AND 논리를 취한다. 결과, 정(正) 논리이면, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프 제어한다.
또한, 전원 제어 회로는, 「Lo Side FET」(16)의 단락 고장시에는, 「Hi Side FET」(15)와 「Lo Side FET」(16)의 중간 전압 「VD」를 검출하고, 비교 회로(COMP(41))에서, 전압 「(Vi+바이어스)=(VIN-VrefH)」와 비교해서 작으면, 스위칭 제어 신호(Lo Dr)와 AND 논리를 취한다. 결과, 정 논리이면, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프 제어한다.
이렇게 함으로써, 단락 고장을 양호한 정밀도로, 또한 고속으로 검출할 수 있으므로, 단락 고장을 오검출 없이 정확하게 판정할 수 있다. 또한, 종래 방식에 비해, 부품수도 적고 단순한 구성으로, 전원의 용장성(冗長性)을 확보할 수 있다.
[전원 제어 회로의 동작 파형]
다음으로, 도 5 내지 도 26을 이용하여, 실시예 1에 따른 전원 제어 회로에 있어서의 정상시의 동작 파형 및 고장시의 동작 파형에 관하여 설명한다.
단, 도 5 ~ 도 26에 나타낸 「ton」은 「Hi Side FET」(15)의 도통 시간이고, 「toff」는 「Lo Side FET」(16)의 도통 시간이고, 「tsw」는 전압 피드백 제어의 주기이고, 「IOUT」는 부하 전류이고, 「IL」은 평활 인덕터(12)에 흐르는 전류이고, 「ILpp」은 평활 인덕터(12)에 흐르는 리플 전류이다. 또한, 「VQH」는 「Hi Side FET」(15)의 도통시 전압 저하(VQH=ldsQH×RdsQH)이고, 「VQL」은 「Lo Side FET」(16)의 도통시 전압 저하(VQL=ldsQL×RdsQL)이다.
(1. 정상시의 동작 파형)
우선, 도 5와 도 6을 이용하여, 실시예 1에 따른 전원 제어 회로에 있어서의 정상시의 동작 파형에 관하여 설명한다. 도 5는, 부하 전류가 클 때의 정상 동작 파형을 나타낸 도면이고, 도 6은 부하 전류가 작을 때의 정상 동작 파형을 나타낸 도면이다. 또한, 부하 전류가 클 때란, (IOUT>=(1/2)×ILpp)일 때이며, 부하 전류가 작을 때란, (IOUT <(1/2)×ILpp)일 때이다.
도 5와 도 6에 나타낸 바와 같이, 정상시는, 「ton=(VOUT+VQH)×tsw」, 「toff=tsw-ton」으로 되도록, 전압 피드백이 제어된다. 이 때, 기준 전압(VD)은, 「(ton일 때)VD=VIN-VQH」, 「(toff일 때)VD=-VQL」로 된다. 또한, 부하 전류가 작을 때((IOUT<(1/2)×ILpp)일 때)는, 평활 인덕터(12)를 역류하는 기간이 있기 때문에, 「VD=+VQL」로 된다.
(2. 고장시의 동작 파형)
다음으로, 실시예 1에 따른 전원 제어 회로에 있어서의 고장시의 동작 파형에 관하여 설명한다. 여기에서는, 「부하 전류가 클 때」 또는 「부하 전류가 작을 때」의 「Hi Side FET의 단락 고장시」와, 「부하 전류가 클 때」 또는 「부하 전류가 작을 때」의 「Lo Side FET의 단락 고장시」의 각각에 관하여 설명한다.
(2-1. Hi Side FET의 단락 고장시)
우선, 도 7을 이용하여, 「Hi Side FET」(15)의 단락 고장시의 개요를 설명한다. 도 7은, 「Hi Side FET」의 단락 고장시를 설명하기 위한 도면이다. 도 7에 나타낸 바와 같이, 「Hi Side FET」의 단락 고장시는, 「Hi Side FET」의 단락 고장의 임피던스를 「ZQH」로 하면, 「Lo Side FET」의 온 저항 「RdsQL」과 「ZQH」의 VIN 분할이, 기준 전압 「VD」로 된다. 즉, 「VD=(RdsQL/(ZQH+RdsQL))×VIN」으로 된다.
(2-1-1. Hi Side FET의 단락 고장시(부하 전류가 크다))
여기에서는, 「부하 전류가 클 때」에 「Hi Side FET」에 발생하는 「쇼트 고장」, 「Low 임피던스 고장」, 「High 임피던스 고장」, 「오픈 고장」에 관하여 설명한다. 또한, 「부하 전류가 클 때」는, 「부하 전류(IOUT)>=(1/2)×리플 전류(ILpp)」의 상태이다.
(a. 쇼트 고장)
우선, 도 8을 이용하여, 부하 전류가 클 때에 발생한 「Hi Side FET」의 쇼트 고장에 관하여 설명한다. 도 8은, 부하 전류가 클 때에 발생한 「Hi Side FET」의 쇼트 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「쇼트 고장」이란, 단락 고장시의 임피던스 「ZQH」가 「0ohm」고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」= 「VIN」으로 근사할 수 있고, 「스위칭 제어 신호(LoDr)=Hi 또한 기준 전압(VD)>문턱값(VrefL)」으로 됨으로써, 「Hi Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VrefL」을 비교기(COMP(43))에서 비교한 결과가 「VD>VrefL」이면, COMP(43)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(43)의 출력 「Hi」와 스위칭 제어 신호 「LoDr=Hi」를 AND 회로(44)에서 받으면, AND 회로(44)는 「Hi」를 출력하고, AND 회로(44)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(b. Low 임피던스 고장)
다음으로, 도 9를 이용하여, 부하 전류가 클 때에 발생한 「Hi Side FET」의 Low 임피던스 고장에 관하여 설명한다. 도 9는, 부하 전류가 클 때에 발생한 「Hi Side FET」의 Low 임피던스 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「Low 임피던스 고장」이란, 단락 고장시의 임피던스 「ZQH」가 「Hi Side FET」의 온 저항에 가까운 값(예를 들면, 수 mohm)으로 고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」를 「(1/2)×VIN ~ VIN」으로 근사할 수 있고, 「스위칭 제어 신호(LoDr)=Hi 또한 기준 전압(VD)>문턱값(VrefL)」으로 됨으로써, 「Hi Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VrefL」을 비교기(COMP(43))에서 비교한 결과가 「VD>VrefL」이면, COMP(43)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(43)의 출력 「Hi」와 스위칭 제어 신호 「LoDr=Hi」를 AND 회로(44)에서 받으면, AND 회로(44)는 「Hi」를 출력하고, AND 회로(44)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(c. High 임피던스 고장)
다음으로, 도 10을 이용하여, 부하 전류가 클 때에 발생한 「Hi Side FET」의 High 임피던스 고장에 관하여 설명한다. 도 10은, 부하 전류가 클 때에 발생한 「Hi Side FET」의 High 임피던스 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「High 임피던스 고장」이란, 단락 고장시의 임피던스 「ZQH」가 「Hi Side FET」의 온 저항보다 큰 값(예를 들면, 수십 mohm)으로 고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 「lds×ZQH」분만큼 전압 저하함으로써, 기준 전압 「VD」를 「0V ~ (VIN-(lds×ZQH))」로 근사할 수 있고, 「스위칭 제어 신호(HiDr)=Hi 또한 기준 전압(VD)<문턱값(VIN-VrefH)」으로 됨으로써, 「Hi Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VIN-VrefH」를 비교기(COMP(41))에서 비교한 결과가 「VD<VIN-VrefH」이면, COMP(41)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(41)의 출력 「Hi」와 스위칭 제어 신호 「HiDr=Hi」를 AND 회로(42)에서 받으면, AND 회로(42)는 「Hi」를 출력하고, AND 회로(42)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(d. 오픈 고장)
다음으로, 도 11을 이용하여, 부하 전류가 클 때에 발생한 「Hi Side FET」의 오픈 고장에 관하여 설명한다. 도 11은, 부하 전류가 클 때에 발생한 「Hi Side FET」의 오픈 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「오픈 고장」이란, 단락 고장시의 임피던스 「ZQH」가 수 ohm 이상으로 고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 「기준 전압 「VD」=0V」로 근사할 수 있고, 「스위칭 제어 신호(HiDr)=Hi 또한 기준 전압(VD)<문턱값(VIN-VrefH)」로 됨으로써, 「Hi Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VIN-VrefH」를 비교기(COMP(41))에서 비교한 결과가 「VD<VIN-VrefH」이면, COMP(41)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(41)의 출력 「Hi」와 스위칭 제어 신호 「HiDr=Hi」를 AND 회로(42)에서 받으면, AND 회로(42)는 「Hi」를 출력하고, AND 회로(42)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(2-1-2. Hi Side FET의 단락 고장시(부하 전류가 작다))
여기에서는, 「부하 전류가 작을 때」에 「Hi Side FET」에 발생하는 「쇼트 고장」, 「Low 임피던스 고장」, 「High 임피던스 고장」, 「오픈 고장」에 관하여 설명한다. 또한, 「부하 전류가 작을 때」는, 「부하 전류(IOUT)<(1/2)×리플 전류(ILpp)」의 상태이다.
(a. 쇼트 고장)
우선, 도 12를 이용하여, 부하 전류가 작을 때에 발생한 「Hi Side FET」의 쇼트 고장에 관하여 설명한다. 도 12는, 부하 전류가 작을 때에 발생한 「Hi Side FET」의 쇼트 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「쇼트 고장」이란, 단락 고장시의 임피던스 「ZQH」가 「0ohm」고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」=「VIN」으로 근사할 수 있고, 「스위칭 제어 신호(LoDr)=Hi 또한 기준 전압(VD)>문턱값(VrefL)」으로 됨으로써, 「Hi Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VrefL」을 비교기(COMP(43))에서 비교한 결과가 「VD>VrefL」이면, COMP(43)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(43)의 출력 「Hi」와 스위칭 제어 신호 「LoDr=Hi」를 AND 회로(44)에서 받으면, AND 회로(44)는 「Hi」를 출력하고, AND 회로(44)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(b. Low 임피던스 고장)
다음으로, 도 13을 이용하여, 부하 전류가 작을 때에 발생한 「Hi Side FET」의 Low 임피던스 고장에 관하여 설명한다. 도 13은, 부하 전류가 작을 때에 발생한 「Hi Side FET」의 Low 임피던스 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「Low 임피던스 고장」이란, 단락 고장시의 임피던스 「ZQH」가 「Hi Side FET」의 온 저항에 가까운 값(예를 들면 수 mohm)으로 고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」를 「(1/2)×VIN ~ VIN」으로 근사할 수 있고, 「스위칭 제어 신호(LoDr)=Hi 또한 기준 전압(VD)>문턱값(VrefL)」으로 됨으로써, 「Hi Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VrefL」을 비교기(COMP(43))에서 비교한 결과가 「VD>VrefL」이면, COMP(43)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(43)의 출력 「Hi」와 스위칭 제어 신호 「LoDr=Hi」를 AND 회로(44)에서 받으면, AND 회로(44)는 「Hi」를 출력하고, AND 회로(44)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(c. High 임피던스 고장)
다음으로, 도 14를 이용하여, 부하 전류가 작을 때에 발생한 「Hi Side FET」의 High 임피던스 고장에 관하여 설명한다. 도 14는, 부하 전류가 작을 때에 발생한 「Hi Side FET」의 High 임피던스 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「High 임피던스 고장」이란, 단락 고장시의 임피던스 「ZQH」가 「Hi Side FET」의 온 저항보다 큰 값(예를 들면 수십 mohm)으로 고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 「lds×ZQH」분만큼 전압 저하함으로써, 기준 전압 「VD」를 「0V ~ (VIN-(lds×ZQH))」로 근사할 수 있고, 「스위칭 제어 신호(HiDr)=Hi 또한 기준 전압(VD)<문턱값(VIN-VrefH)」로 됨으로써, 「Hi Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VIN-VrefH」를 비교기(COMP(41))에서 비교한 결과가 「VD<VIN-VrefH」이면, COMP(41)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(41)의 출력 「Hi」와 스위칭 제어 신호 「HiDr=Hi」를 AND 회로(42)에서 받으면, AND 회로(42)는 「Hi」를 출력하고, AND 회로(42)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(d. 오픈 고장)
다음으로, 도 15를 이용하여, 부하 전류가 작을 때에 발생한 「Hi Side FET」의 오픈 고장에 관하여 설명한다. 도 15는, 부하 전류가 작을 때에 발생한 「Hi Side FET」의 오픈 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「오픈 고장」이란, 단락 고장시의 임피던스 「ZQH」가 수 ohm 이상으로 고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」를 「0V」로 근사할 수 있고, 「스위칭 제어 신호(HiDr)=Hi 또한 기준 전압(VD)<문턱값(VIN-VrefH)」으로 됨으로써, 「Hi Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VIN-VrefH」를 비교기(COMP(41))에서 비교한 결과가 「VD<VIN-VrefH」이면, COMP(41)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(41)의 출력 「Hi」와 스위칭 제어 신호 「HiDr=Hi」를 AND 회로(42)에서 받으면, AND 회로(42)는 「Hi」를 출력하고, AND 회로(42)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(2-2. Lo Side FET의 단락 고장시)
계속해서, 도 16을 이용하여, 「Lo Side FET」(16)의 단락 고장시의 개요를 설명한다. 도 16은, 「Lo Side FET」의 단락 고장시를 설명하기 위한 도면이다. 도 16에 나타낸 바와 같이, 「Lo Side FET」의 단락 고장시는, 「Lo Side FET」의 단락 고장의 임피던스를 「ZQL」이라고 하면, 「Hi Side FET」의 온 저항 「RdsQH」와 「ZQL」의 VIN 분할이, 기준 전압 「VD」로 된다. 즉, 「VD=(ZQL)/(RdsQH+ZQL))×VIN」으로 된다.
(2-2-1. Lo Side FET의 단락 고장시(부하 전류가 크다))
여기에서는, 「부하 전류가 클 때」에 「Lo Side FET」에 발생하는 「쇼트 고장」, 「Low 임피던스 고장」, 「High 임피던스 고장」, 「오픈 고장」에 관하여 설명한다. 또한, 「부하 전류가 클 때」는, 「부하 전류(IOUT)>=(1/2)×리플 전류(ILpp)」의 상태이다.
(a. 쇼트 고장)
우선, 도 17을 이용하여, 부하 전류가 클 때에 발생한 「Lo Side FET」의 쇼트 고장에 관하여 설명한다. 도 17은, 부하 전류가 클 때에 발생한 「Lo Side FET」의 쇼트 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「쇼트 고장」이란, 단락 고장시의 임피던스 「ZQH」가 「0ohm」고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」=「0V」로 근사할 수 있고, 「스위칭 제어 신호(HiDr)=Hi 또한 기준 전압(VD)<문턱값(VIN-VrefH)」으로 됨으로써, 「Lo Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VIN-VrefH」를 비교기(COMP(41))에서 비교한 결과가 「VD<VIN-VrefH」이면, COMP(41)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(41)의 출력 「Hi」와 스위칭 제어 신호 「HiDr=Hi」를 AND 회로(42)에서 받으면, AND 회로(42)는 「Hi」를 출력하고, AND 회로(42)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(b. Low 임피던스 고장)
다음으로, 도 18을 이용하여, 부하 전류가 클 때에 발생한 「Lo Side FET」의 Low 임피던스 고장에 관하여 설명한다. 도 18은, 부하 전류가 클 때에 발생한 「Lo Side FET」의 Low 임피던스 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「Low 임피던스 고장」이란, 단락 고장시의 임피던스 「ZQH」가 「Lo Side FET」의 온 저항에 가까운 값(예를 들면, 수 mohm)으로 고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」는 「0V ~ ((1/2)×VIN)」으로 근사할 수 있고, 「스위칭 제어 신호(HiDr)=Hi 또한 기준 전압(VD)<문턱값(VIN-VrefH)」으로 됨으로써, 「Lo Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VIN-VrefH」를 비교기(COMP(41))에서 비교한 결과가 「VD<VIN-VrefH」이면, COMP(41)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(41)의 출력 「Hi」와 스위칭 제어 신호 「HiDr=Hi」를 AND 회로(42)에서 받으면, AND 회로(42)는 「Hi」를 출력하고, AND 회로(42)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(c. High 임피던스 고장)
다음으로, 도 19를 이용하여, 부하 전류가 클 때에 발생한 「Lo Side FET」의 High 임피던스 고장에 관하여 설명한다. 도 19는, 부하 전류가 클 때에 발생한 「Lo Side FET」의 High 임피던스 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「High 임피던스 고장」이란, 단락 고장시의 임피던스 「ZQH」가 「Lo Side FET」의 온 저항보다 큰 값(예를 들면 수십 mohm)으로 고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」를 「(lds×ZQH) ~ 0V」로 근사할 수 있고, 「스위칭 제어 신호(LoDr)=Hi 또한 기준 전압(VD)>문턱값(VrefL)」으로 됨으로써, 「Lo Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VrefL」을 비교기(COMP(43))에서 비교한 결과가 「VD>VrefL」이면, COMP(43)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(43)의 출력 「Hi」와 스위칭 제어 신호 「LoDr=Hi」를 AND 회로(44)에서 받으면, AND 회로(44)는 「Hi」를 출력하고, AND 회로(44)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(d. 오픈 고장)
다음으로, 도 20을 이용하여, 부하 전류가 클 때에 발생한 「Lo Side FET」의 오픈 고장에 관하여 설명한다. 도 20은, 부하 전류가 클 때에 발생한 「Lo Side FET」의 오픈 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「오픈 고장」이란, 단락 고장시의 임피던스 「ZQH」가 수 ohm 이상으로 고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」를 「VIN」으로 근사할 수 있고, 「스위칭 제어 신호(LoDr)=Hi 또한 기준 전압(VD)>문턱값(VrefL)」으로 됨으로써, 「Lo Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VrefL」을 비교기(COMP(43))에서 비교한 결과가 「VD>VrefL」이면, COMP(43)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(43)의 출력 「Hi」와 스위칭 제어 신호 「LoDr=Hi」를 AND 회로(44)에서 받으면, AND 회로(44)는 「Hi」를 출력하고, AND 회로(44)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(2-2-2. Lo Side FET의 단락 고장시(부하 전류가 작다))
여기에서는, 「부하 전류가 작을 때」에 「Lo Side FET」(16)에 발생하는 「쇼트 고장」, 「Low 임피던스 고장」, 「High 임피던스 고장」, 「오픈 고장」에 관하여 설명한다. 또한, 「부하 전류가 작을 때」는, 「부하 전류(IOUT)<(1/2)×리플 전류(ILpp)」의 상태이다.
(a. 쇼트 고장)
우선, 도 21을 이용하여, 부하 전류가 작을 때에 발생한 「Lo Side FET」의 쇼트 고장에 관하여 설명한다. 도 21은, 부하 전류가 작을 때에 발생한 「Lo Side FET」의 쇼트 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「쇼트 고장」이란, 단락 고장시의 임피던스 「ZQH」가 「0ohm」고장났을 때이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」= 「0V」로 근사할 수 있고, 「스위칭 제어 신호(HiDr)=Hi 또한 기준 전압(VD)<문턱값(VIN-VrefH)」로 됨으로써, 「Lo Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VIN-VrefH」를 비교기(COMP(41))에서 비교한 결과가 「VD<VIN-VrefH」이면, COMP(41)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(41)의 출력 「Hi」와 스위칭 제어 신호 「HiDr=Hi」를 AND 회로(42)에서 받으면, AND 회로(42)는 「Hi」를 출력하고, AND 회로(42)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(b. Low 임피던스 고장)
다음으로, 도 22를 이용하여, 부하 전류가 작을 때에 발생한 「Lo Side FET」의 Low 임피던스 고장에 관하여 설명한다. 도 22는, 부하 전류가 작을 때에 발생한 「Lo Side FET」의 Low 임피던스 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「Low 임피던스 고장」이란, 단락 고장시의 임피던스 「ZQH」가 「Lo Side FET」의 온 저항에 가까운 값(예를 들면, 수 mohm)으로 고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」를 「0V ~ (1/2)×VIN」으로 근사할 수 있고, 「스위칭 제어 신호(HiDr)=Hi 또한 기준 전압(VD)<문턱값(VIN-VrefH)」으로 됨으로써, 「Lo Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VIN-VrefH」를 비교기(COMP(41))에서 비교한 결과가 「VD<VIN-VrefH」이면, COMP(41)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(41)의 출력 「Hi」와 스위칭 제어 신호 「HiDr=Hi」를 AND 회로(42)에서 받으면, AND 회로(42)는 「Hi」를 출력하고, AND 회로(42)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(c. High 임피던스 고장)
다음으로, 도 23을 이용하여, 부하 전류가 작을 때에 발생한 「Lo Side FET」의 High 임피던스 고장에 관하여 설명한다. 도 23은, 부하 전류가 작을 때에 발생한 「Lo Side FET」의 High 임피던스 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「High 임피던스 고장」이란, 단락 고장시의 임피던스 「ZQH」가 「Lo Side FET」의 온 저항보다 큰 값(예를 들면, 수십 mohm)으로 고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」를 「(lds×ZQH) ~ 0V)」로 근사할 수 있고, 「스위칭 제어 신호(LoDr)=Hi 또한 기준 전압(VD)>문턱값(VrefL)」으로 됨으로써, 「Lo Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VrefL」을 비교기(COMP(43))에서 비교한 결과가 「VD>VrefL」이면, COMP(43)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(43)의 출력 「Hi」와 스위칭 제어 신호 「LoDr=Hi」를 AND 회로(44)에서 받으면, AND 회로(44)는 「Hi」를 출력하고, AND 회로(44)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
(d. 오픈 고장)
다음으로, 도 24를 이용하여, 부하 전류가 작을 때에 발생한 「Lo Side FET」의 오픈 고장에 관하여 설명한다. 도 24는, 부하 전류가 작을 때에 발생한 「Lo Side FET」의 오픈 고장시의 동작 파형을 나타낸 도면이다. 여기에서 나타낸 「오픈 고장」이란, 단락 고장시의 임피던스 「ZQH」가 수 ohm 이상으로 고장났을 때의 경우이다. 따라서, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」를 「VIN」으로 근사할 수 있고, 「스위칭 제어 신호(LoDr)=Hi 또한 기준 전압(VD)>문턱값(VrefL)」으로 됨으로써, 「Lo Side FET」단락 고장으로 판정한다.
구체적으로는, 실시예 1에 따른 전원 제어 회로는, 기준 전압 「VD」와 문턱값 「VrefL」을 비교기(COMP(43))에서 비교한 결과가 「VD>VrefL」이면, COMP(43)의 출력을 「Hi」로 한다. 계속해서, 전원 제어 회로는, COMP(43)의 출력 「Hi」와 스위칭 제어 신호 「LoDr=Hi」를 AND 회로(44)에서 받으면, AND 회로(44)는 「Hi」를 출력하고, AND 회로(44)의 출력을 받은 OR 회로(45)는 「Hi」를 출력한다. OR 회로(45)의 출력 「Hi」는, FF 회로(46)의 Set 입력에 인가되고, FF 회로(46)의 출력 「Q」는 Hi 상태를 유지한다. 이 Hi 상태는, FF 회로(46)가 리셋될 때까지 계속된다. 그 후, 「Q=Hi」를 받고 인버터(47)에서 논리 반전하여, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프한다. 이렇게, 실시예 1에 따른 전원 제어 회로는, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오프함으로써 고장 개소를 분리해서 보호를 행한다.
[실시예 1에 의한 효과]
이렇게, 실시예 1에 의하면, 단락 고장을 정확하게 검출하는 것이 가능하다. 예를 들면, 「Hi Side FET」(15)와 「Lo Side FET」(16) 사이에 걸리는 기준 전압(VD)을 검출하는 방식이며, 고장 판정에 전류를 이용하지 않기 때문에, 정상인 전원 투입시의 과잉 전류나 부하 급변시의 역전류가 발생했을 경우에도, FET 단락 고장으로 오검출하는 것을 방지할 수 있다. 또한, 취득한 기준 전압(VD)은 미소 전압이 아니고, 또한, 비교기(COMP(41) 또는 COMP(43))에 직접 입력할 수 있는 결과, 증폭기(AMP)나 지연 회로(DELAY)를 통하지 않고, 단락 고장을 바로 판정하고, 「Breaker FET」(20) 및 「Breaker FET」(30)를 오픈할 수 있기 때문에, 응답 시간을 신속하게 할 수 있어, 단락 고장 파급을 억제할 수 있다.
또한, 전류를 검출해서 고장 판정을 행하는 방식이 아니라, 기준 전압(VD)을 검출해서 고장 판정을 행하기 때문에, 임피던스 고장시에도 스위칭 제어 신호와의 사이의 AND 논리에 의해 검출할 수 있다. 구체적으로는, 「Hi Side FET」(15)와 「Lo Side FET」(16) 사이에 걸리는 기준 전압(VD)을 검출하고, 스위칭 제어 신호와의 사이의 AND 논리를 취하고 있음으로써, 본래 기대되는 논리와 정합되지 않는 경우는, 고장이 발생하고 있다고 검출한다. 따라서, VD가 본래와 다른 어중간한 전압으로 되는 임피던스 고장시여도, 논리적으로 이상으로 식별할 수 있으므로, 임피던스 고장시를 검출하고, 발열 소손도 방지할 수 있다.
또한, 「Hi Side FET」(15)와 「Lo Side FET」(16) 사이에 걸리는 기준 전압(VD)을 검출하고, 고장 판정을 행하기 때문에, 전류 센스 저항(Rsense)이 불필요해질 수 있고, 전류 센스 저항(Rsense)을 사용함으로써 발생하는 전력 손실이 크게 악화되는 것을 방지할 수 있다. 또한, 고장 판정에 전류를 검출할 필요가 없기 때문에, 전류 센스 저항(Rsense), 증폭기(AMP), DELAY(피크의 필터)도 불필요해질 수 있으므로, 보호 회로(전원 제어 회로) 전체의 부품수가 삭감되고, 설치 면적과 비용 개선이 도모된다.
실시예 2
그리고, 지금까지 실시예 1에 관하여 설명했지만, 본 실시예는 상기한 실시예 이외에도, 다양한 다른 형태로 실시되어도 좋은 것이다. 그래서, 이하에 나타낸 바와 같이, (1) 병렬 구성, (2) 회로 구성 등으로 각각 구분해서 다른 실시예를 설명한다.
(1) 병렬 구성
예를 들면, 실시예 1에서는, 본원이 나타낸 전원 제어 회로를 적용한 DDC 1대를 예로 해서 설명했지만, 도 25에 나타낸 바와 같이, 본원이 나타낸 전원 제어 회로를 적용한 DDC를 n+1대(DDC0 ~ DDCn) 병렬 접속하는 것도 가능하다. 보통, 일반적인 전원 제어 회로를 병렬 접속했을 경우, 1대가 고장나면, 입력 전압과 출력 전압이 고장난 DDC에 인입되고 저하됨으로써, 장치 전체의 전원 정지나 부하 정지가 발생한다. 그래서, 본원이 나타낸 전원 제어 회로를 적용한 DDC를 n+1대(DDC0 ~ DDCn) 병렬 접속한 구성에 있어서, 1대의 DDC가 고장났을 경우에도, 도 26에 나타낸 바와 같이, 「Breaker FET」를 오픈으로 해서 고장 개소를 분리할 수 있으므로, 1대의 고장이 다른 DDC에 파급되는 것을 방지할 수 있다.
또한, 도 25는, 본원이 개시하는 전원 제어 회로를 적용한 DDC를 n+1대 병렬 접속한 예를 나타낸 도면이고, 도 26은, 본원이 개시하는 전원 제어 회로를 적용한 DDC를 n+1대 병렬 접속한 구성에 있어서, 고장이 발생한 예를 나타낸 도면이다.
(2) 회로 구성 등
또한, 도시한 각 장치의 각 구성 요소는 기능 개념적인 것이며, 반드시 물리적으로 도시하는 바와 같이 구성되어 있는 것을 요하지 않는다. 즉, 각 장치의 분산·통합의 구체적 형태는 도시한 것에 한정되지 않고, 그 전부 또는 일부를, 각종의 부하나 사용 상황 등에 따라, 임의의 단위로 기능적 또는 물리적으로 분산·통합해서 구성할 수 있다. 예를 들면 도 2의 구성에서는, 「Hi Side FET」(15)와 「Lo Side FET」(16)의 어느 하나에 단락 고장이 발생했을 경우에, 「Breaker FET」(20)와 「Breaker FET」(30)의 양쪽을 오픈으로 해서 분리하는 예를 도시하고 있지만, 「Breaker FET」(20)와 「Breaker FET」(30)의 어느 한쪽을 오픈으로 해서 분리하게 해도 된다.
10 : 입력 전원 11 : 입력 콘덴서
12 : 평활 인덕터 13 : 평활 콘덴서
14 : 부하 15 : Hi Side FET
16 : Lo Side FET 17 : Hi 드라이버
18 : Lo 드라이버 20, 30 : Breaker FET
40 : 비교 회로군 41, 43 : COMP
42, 44 : AND 회로 45 : OR 회로
46 : FF 회로 47 : 인버터

Claims (12)

  1. 입력 전원의 제 1 전극에 입력 단자가 접속되고, 제어 단자에 입력되는 차단 제어 신호에 의거하여, 상기 입력 전원으로부터의 전류를 차단하는 제 1 전류 차단 회로와,
    상기 제 1 전류 차단 회로의 출력 단자에 입력 단자가 접속되는 동시에, 기준 노드에 출력 단자가 접속되고, 제어 단자에 입력되는 제 1 스위칭 제어 신호에 의거하여, 상기 기준 노드로 유출되는 전류 또는 상기 기준 노드로부터 유입되는 전류를 스위칭하는 제 1 스위칭 회로와,
    상기 기준 노드에 입력 단자가 접속되는 동시에, 상기 입력 전원의 제 2 전극에 출력 단자가 접속되고, 제어 단자에 입력되는 제 2 스위칭 제어 신호에 의거하여, 상기 기준 노드로부터 유입되는 전류 또는 상기 기준 노드로 유출되는 전류를 스위칭하는 제 2 스위칭 회로와,
    출력 단자가 부하에 접속되고, 제어 단자에 입력되는 상기 차단 제어 신호에 의거하여, 상기 기준 노드로부터 유입되는 전류를 차단하는 제 2 전류 차단 회로와,
    상기 기준 노드의 전압과 제 1 기준 전압을 비교한 결과, 상기 기준 노드의 전압이 상기 제 1 기준 전압보다 낮을 경우에서, 상기 제 1 스위칭 제어 신호가 온(on)일 때, 또는, 상기 기준 노드의 전압과 제 2 기준 전압을 비교한 결과, 상기 기준 노드의 전압이 상기 제 2 기준 전압보다 높을 경우에서, 상기 제 2 스위칭 제어 신호가 온일 때, 상기 차단 제어 신호를 출력하는 차단 제어 신호 생성 회로를 갖는 것을 특징으로 하는 전원 제어 회로.
  2. 제 1 항에 있어서,
    상기 차단 제어 신호 생성 회로는,
    상기 기준 노드의 전압과 상기 제 1 기준 전압을 비교하는 제 1 비교 회로와,
    상기 제 1 비교 회로의 출력과 상기 제 1 스위칭 제어 신호의 논리곱을 생성하는 제 1 논리곱 회로와,
    상기 기준 노드의 전압과 상기 제 2 기준 전압을 비교하는 제 2 비교 회로와,
    상기 제 2 비교 회로의 출력과 상기 제 2 스위칭 제어 신호의 논리곱을 생성하는 제 2 논리곱 회로와,
    상기 제 1 논리곱 회로의 출력과 상기 제 2 논리곱 회로의 출력의 논리합을 생성하는 논리합 생성 회로를 갖는 것을 특징으로 하는 전원 제어 회로.
  3. 제 2 항에 있어서,
    상기 차단 제어 신호 생성 회로는,
    상기 논리합 생성 회로의 출력을 유지하는 동시에, 상기 차단 제어 신호를 출력하는 유지 회로를 더 갖는 것을 특징으로 하는 전원 제어 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 기준 전압은, 상기 제 2 기준 전압보다 높은 것을 특징으로 하는 전원 제어 회로.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 스위칭 제어 신호와 상기 제 2 스위칭 제어 신호는, 서로 배타적으로 온되는 것을 특징으로 하는 전원 제어 회로.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전원 제어 회로는,
    상기 제 1 전류 차단 회로의 출력과 상기 입력 전원의 제 2 전극에 병렬 접속된 제 1 평활(平滑) 회로를 갖는 것을 특징으로 하는 전원 제어 회로.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전원 제어 회로는,
    제 2 평활 회로를 통해, 상기 기준 노드로부터 상기 제 2 전류 차단 회로의 입력 단자에 유입되는 전류 또는 상기 제 2 전류 차단 회로의 입력 단자로부터 상기 기준 노드로 유출되는 전류를 평활하는 것을 특징으로 하는 전원 제어 회로.
  8. 입력 전원과,
    상기 입력 전원의 제 1 전극에 입력 단자가 접속되고, 제어 단자에 입력되는 차단 제어 신호에 의거하여, 상기 입력 전원으로부터의 전류를 차단하는 제 1 전류 차단 회로와,
    상기 제 1 전류 차단 회로의 출력 단자에 입력 단자가 접속되는 동시에, 기준 노드에 출력 단자가 접속되고, 제어 단자에 입력되는 제 1 스위칭 제어 신호에 의거하여, 상기 기준 노드로 유출되는 전류 또는 상기 기준 노드로부터 유입되는 전류를 스위칭하는 제 1 스위칭 회로와,
    상기 기준 노드에 입력 단자가 접속되는 동시에, 상기 입력 전원의 제 2 전극에 출력 단자가 접속되고, 제어 단자에 입력되는 제 2 스위칭 제어 신호에 의거하여, 상기 기준 노드로부터 유입되는 전류 또는 상기 기준 노드로 유출되는 전류를 스위칭하는 제 2 스위칭 회로와,
    출력 단자가 부하에 접속되고, 제어 단자에 입력되는 상기 차단 제어 신호에 의거하여, 상기 기준 노드로부터 유입되는 전류를 차단하는 제 2 전류 차단 회로와,
    상기 기준 노드의 전압과 제 1 기준 전압을 비교한 결과, 상기 기준 노드의 전압이 상기 제 1 기준 전압보다 낮을 경우에서, 상기 제 1 스위칭 제어 신호가 온일 때, 또는, 상기 기준 노드의 전압과 제 2 기준 전압을 비교한 결과, 상기 기준 노드의 전압이 상기 제 2 기준 전압보다 높을 경우에서, 상기 제 2 스위칭 제어 신호가 온일 때, 상기 차단 제어 신호를 출력하는 차단 제어 신호 생성 회로를 갖는 것을 특징으로 하는 전원 장치.
  9. 입력 전원의 제 1 전극에 입력 단자가 접속되는 제 1 전류 차단 회로가, 제어 단자에 입력되는 차단 제어 신호에 의거하여, 상기 입력 전원으로부터의 전류를 차단하는 스텝과,
    상기 제 1 전류 차단 회로의 출력 단자에 입력 단자가 접속되는 동시에, 기준 노드에 출력 단자가 접속되는 제 1 스위칭 회로가, 제어 단자에 입력되는 제 1 스위칭 제어 신호에 의거하여, 상기 기준 노드로 유출되는 전류 또는 상기 기준 노드로부터 유입되는 전류를 스위칭하는 스텝과,
    상기 기준 노드에 입력 단자가 접속되는 동시에, 상기 입력 전원의 제 2 전극에 출력 단자가 접속되는 제 2 스위칭 회로가, 제어 단자에 입력되는 제 2 스위칭 제어 신호에 의거하여, 상기 기준 노드로부터 유입되는 전류 또는 상기 기준 노드로 유출되는 전류를 스위칭하는 스텝과,
    출력 단자가 부하에 접속되는 제 2 전류 차단 회로가, 제어 단자에 입력되는 상기 차단 제어 신호에 의거하여, 상기 기준 노드로부터 유입되는 전류를 차단하는 스텝과,
    상기 기준 노드의 전압과 제 1 기준 전압을 비교한 결과, 상기 기준 노드의 전압이 상기 제 1 기준 전압보다 낮을 경우에서, 상기 제 1 스위칭 제어 신호가 온일 때, 또는, 상기 기준 노드의 전압과 제 2 기준 전압을 비교한 결과, 상기 기준 노드의 전압이 상기 제 2 기준 전압보다 높을 경우에서, 상기 제 2 스위칭 제어 신호가 온일 때, 상기 차단 제어 신호를 출력하는 차단 제어 신호 생성 스텝을 포함한 것을 특징으로 하는 전원 제어 장치의 제어 방법.
  10. 제 9 항에 있어서,
    상기 제 1 기준 전압은, 상기 제 2 기준 전압보다 높은 것을 특징으로 하는 전원 제어 장치의 제어 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 제 1 스위칭 제어 신호와 상기 제 2 스위칭 제어 신호는, 서로 배타적으로 온되는 것을 특징으로 하는 전원 제어 장치의 제어 방법.
  12. 삭제
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