JP5164403B2 - コアレス多層配線基板および半導体装置、その製造方法 - Google Patents
コアレス多層配線基板および半導体装置、その製造方法 Download PDFInfo
- Publication number
- JP5164403B2 JP5164403B2 JP2007073102A JP2007073102A JP5164403B2 JP 5164403 B2 JP5164403 B2 JP 5164403B2 JP 2007073102 A JP2007073102 A JP 2007073102A JP 2007073102 A JP2007073102 A JP 2007073102A JP 5164403 B2 JP5164403 B2 JP 5164403B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- multilayer wiring
- semiconductor device
- semiconductor chip
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Wire Bonding (AREA)
Description
(付記1)
各々配線パターンを担持し、さらに前記配線パターンに接続されたビアプラグを有する複数のビルドアップ樹脂層の積層よりなる樹脂積層体を備えた多層配線基板であって、
さらに前記樹脂積層体の上面および下面には、前記ビルドアップ層の弾性率よりも大きな弾性率を有する第1および第2のセラミック層が、それぞれ形成されていることを特徴とする多層配線基板。
(付記2)
前記多層配線基板はコアレス多層配線基板であることを特徴とする付記1記載の多層配線基板。
(付記3)
前記第1および第2のセラミック層は、100〜200GPaの弾性率を有することを特徴とする付記1または2記載の多層配線基板。
(付記4)
前記第1および第2のセラミック層は、10〜50μmの膜厚に形成されることを特徴とする付記1〜3のうち、いずれか一項記載の多層配線基板。
(付記5)
前記第1および第2のセラミック層は、それぞれ前記樹脂積層体の前記上面および下面に形成された電極パッドを露出することを特徴とする付記1〜4のうち、いずれか一項記載の多層配線基板。
(付記6)
前記第1および第2のセラミック層は、エアロゾルデポジション法により形成されることを特徴とする付記1〜5のうち、いずれか一項記載の多層配線基板。
(付記7)
前記第1および第2のセラミック層は、アルミナまたは窒化アルミニウムよりなることを特徴とする請求項1〜6のうち、いずれか一項記載の多層配線基板。
(付記8)
さらに前記樹脂積層体の側壁面にも、エアロゾルデポジション法によりセラミック層が形成されていることを特徴とする付記1〜7のうち、いずれか一項記載の多層配線基板。
(付記9)
付記1〜8のいずれか一項記載の多層配線基板と、前記多層配線基板上にフリップチップ実装された半導体チップよりなる半導体装置。
(付記10)
各々配線パターンを担持し、さらに前記配線パターンに接続されたビアプラグを有する複数のビルドアップ樹脂層の積層よりなる樹脂積層体を備えた多層配線基板であって、
さらに前記樹脂積層体の上面および下面には、前記ビルドアップ層の弾性率よりも大きな弾性率を有する第1および第2のセラミック層が、それぞれ形成されており、
前記第1および第2のセラミック層は、エアロゾルデポジション法により形成されることを特徴とする多層配線基板の製造方法。
(付記11)
前記多層配線基板はコアレス多層配線基板であることを特徴とする付記10記載の多層配線基板の製造方法。
(付記12)
前記第1および第2のセラミック層は、100〜200GPaの弾性率を有することを特徴とする付記10または11記載の多層配線基板の製造方法。
(付記13)
前記第1および第2のセラミック層は、10〜50μmの膜厚に形成されることを特徴とする付記10〜12のうち、いずれか一項記載の多層配線基板の製造方法。
(付記14)
前記第1および第2のセラミック層は、アルミナまたは窒化アルミニウムよりなることを特徴とする請求項10〜13のうち、いずれか一項記載の多層配線基板の製造方法。
(付記15)
さらに前記樹脂積層体の側壁面にも、エアロゾルデポジション法によりセラミック層が形成されていることを特徴とする付記10〜14のうち、いずれか一項記載の多層配線基板の製造方法。
11A,11B,11D,11E ビルドアップ絶縁膜
11C コア部
11C1,11C2 コア層
11G ガラスクロス
12A,12B,12D,12E 配線層
12C スルービア
13A,13B ソルダレジスト
15 半導体チップ
16 バンプ
17 アンダーフィル樹脂層
20 コアレス多層配線基板
20A,20B,80A,80B 高弾性セラミック層
20Ah,20Bh 開口部
21,22,23 ビルドアップ絶縁膜
21a,22a,23a Cu配線パターン
21b,22b,23b Cuビアプラグ
30 半導体チップ
31 バンプ
32 アンダーフィル樹脂層
40,80 半導体装置
60 エアロゾルデポジション装置
61 処理容器
61A ステージ
61B ノズル
61a X−Yステージ駆動機構
61b Zステージ駆動機構
61c ジェット
62 メカニカルブースタポンプ
63 原料容器
63A 振動台
64 高圧ガス源
Claims (4)
- 各々配線パターンを担持し、さらに前記配線パターンに接続されたビアプラグを有する複数のビルドアップ樹脂層の積層よりなる樹脂積層体を備えた多層配線基板であって、
さらに前記樹脂積層体の上面、側壁面および下面には、前記ビルドアップ層の弾性率よりも大きな弾性率を有するセラミック層が、連続して形成されており、
前記セラミック層は、エアロゾルデポジション法により形成されることを特徴とする多層配線基板。 - 前記多層配線基板はコアレス多層配線基板であることを特徴とする請求項1記載の多層配線基板。
- 請求項1または2記載の多層配線基板と、前記多層配線基板上にフリップチップ実装された半導体チップよりなる半導体装置。
- 各々配線パターンを担持し、さらに前記配線パターンに接続されたビアプラグを有する複数のビルドアップ樹脂層の積層よりなる樹脂積層体を備えた多層配線基板の製造方法であって、
さらに前記樹脂積層体の上面、側壁面および下面には、前記ビルドアップ層の弾性率よりも大きな弾性率を有するセラミック層が、連続して形成されており、
前記セラミック層は、エアロゾルデポジション法により形成されることを特徴とする多層配線基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007073102A JP5164403B2 (ja) | 2006-09-13 | 2007-03-20 | コアレス多層配線基板および半導体装置、その製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006248642 | 2006-09-13 | ||
JP2006248642 | 2006-09-13 | ||
JP2007073102A JP5164403B2 (ja) | 2006-09-13 | 2007-03-20 | コアレス多層配線基板および半導体装置、その製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008098599A JP2008098599A (ja) | 2008-04-24 |
JP5164403B2 true JP5164403B2 (ja) | 2013-03-21 |
Family
ID=39381086
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007073102A Active JP5164403B2 (ja) | 2006-09-13 | 2007-03-20 | コアレス多層配線基板および半導体装置、その製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5164403B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101046006B1 (ko) | 2008-10-23 | 2011-07-01 | 삼성전기주식회사 | 무수축 다층 세라믹 기판의 제조방법 |
KR101025937B1 (ko) | 2008-10-27 | 2011-03-30 | 삼성전기주식회사 | 무수축 다층 세라믹 기판의 제조 방법 |
JP2010129942A (ja) * | 2008-12-01 | 2010-06-10 | Fujitsu Ltd | 回路基板及びその製造方法並びに半導体装置及びその製造方法 |
JP5171750B2 (ja) * | 2009-07-17 | 2013-03-27 | 京セラ株式会社 | バンプ付き配線基板及び実装構造体 |
JP6001412B2 (ja) * | 2012-10-30 | 2016-10-05 | 京セラ株式会社 | 配線基板およびそれを用いた実装構造体 |
JP6478309B2 (ja) * | 2012-12-31 | 2019-03-06 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | 多層基板及び多層基板の製造方法 |
WO2015107616A1 (ja) * | 2014-01-14 | 2015-07-23 | 富士通株式会社 | 回路基板及びその製造方法、並びに電子装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3207330A1 (de) * | 1982-03-02 | 1983-09-08 | Basf Ag, 6700 Ludwigshafen | Neue zubereitungen von phthalocyaninen und deren verwendung |
JPH11145580A (ja) * | 1997-11-10 | 1999-05-28 | Daisho Denshi:Kk | プリント基板の製造方法 |
JPH11251723A (ja) * | 1998-02-26 | 1999-09-17 | Kyocera Corp | 回路基板 |
JP4427874B2 (ja) * | 2000-07-06 | 2010-03-10 | 住友ベークライト株式会社 | 多層配線板の製造方法および多層配線板 |
JP4478401B2 (ja) * | 2003-05-15 | 2010-06-09 | 富士通株式会社 | 回路基板、電子装置、及び回路基板の製造方法 |
-
2007
- 2007-03-20 JP JP2007073102A patent/JP5164403B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008098599A (ja) | 2008-04-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5164403B2 (ja) | コアレス多層配線基板および半導体装置、その製造方法 | |
JP3677429B2 (ja) | フリップチップ型半導体装置の製造方法 | |
US8080875B2 (en) | Interconnection substrate and semiconductor device, manufacturing method of interconnection substrate | |
JP4651597B2 (ja) | 半導体パッケージ基板 | |
WO2007126090A1 (ja) | 回路基板、電子デバイス装置及び回路基板の製造方法 | |
JP4832369B2 (ja) | 回路基板、半導体装置、回路基板の製造方法、半導体装置の製造方法 | |
US8347493B2 (en) | Wiring board with built-in electronic component and method of manufacturing same | |
JP6133432B2 (ja) | 配線基板およびこれを用いた実装構造体 | |
JP5367523B2 (ja) | 配線基板及び配線基板の製造方法 | |
JP2007266136A (ja) | 多層配線基板、半導体装置およびソルダレジスト | |
US20100108371A1 (en) | Wiring board with built-in electronic component and method for manufacturing the same | |
US20110114369A1 (en) | Heat dissipating substrate and method of manufacturing the same | |
JP2002016173A (ja) | 半導体装置 | |
JP6151724B2 (ja) | 実装構造体の製造方法 | |
JP2006270065A (ja) | 回路装置 | |
JP6105316B2 (ja) | 電子装置 | |
JP5197942B2 (ja) | コアレス多層配線基板および半導体装置、その製造方法 | |
JP2009076928A (ja) | 配線基板の製造方法 | |
JP4561193B2 (ja) | 印刷配線板及び半導体装置 | |
JP4983288B2 (ja) | 多層配線基板およびその製造方法 | |
JP2004221618A (ja) | 半導体装置搭載基板とその製造方法、並びに半導体パッケージ | |
JP5103948B2 (ja) | 電子部品および電子部品の製造方法 | |
JP2005093979A (ja) | 配線基板の製造方法、及び配線基板 | |
JP3834305B2 (ja) | 多層配線基板の製造方法 | |
JP2005302969A (ja) | 配線基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090611 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110627 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110705 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110824 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121112 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121218 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151228 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5164403 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |