JP5068939B2 - 磁気トンネル接合型磁気ランダムアクセスメモリセルおよびその製造方法、ならびに磁気トンネル接合型磁気ランダムアクセスメモリセルアレイおよびその製造方法 - Google Patents

磁気トンネル接合型磁気ランダムアクセスメモリセルおよびその製造方法、ならびに磁気トンネル接合型磁気ランダムアクセスメモリセルアレイおよびその製造方法 Download PDF

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Description

本発明は、磁気トンネル接合を利用した磁気トンネル接合型磁気ランダムアクセスメモリセルおよびその製造方法、ならびに複数の磁気トンネル接合型磁気ランダムアクセスメモリセルを含む磁気トンネル接合型磁気ランダムアクセスメモリセルアレイおよびその製造方法に関する。
磁気トンネル接合（ＭＴＪ；magnetic tunnel junction）を利用した磁気機能素子（以下、単に「ＭＴＪ素子」という。）は、主に、薄い絶縁性のトンネルバリア層を挟んで２つの強磁性層（電極）が積層された積層構造を有している。このトンネルバリア層は、２つの強磁性層間において電荷（電子）が量子力学的なトンネリング現象を利用して移動し得るように十分に薄くなければならない。このトンネリング時のトンネリング確率は、スピン依存性を有しており、より具体的には電子スピンの配向状態に基づくトンネリング状態に依存するため、トンネル電流は、スピンアップ電子対スピンダウン電子の数に依存する。なお、スピンアップ電子対スピンダウン電子の数は、強磁性層の磁化方向に対する電子スピンの配向状態に依存する。これにより、強磁性層の磁化方向が印加電圧に応じて変化すると、トンネル電流も同様に変化する。これらのことから、ＭＴＪ素子では、トンネル電流の変化を検出することにより、２つの強磁性層間の相対的な磁化方向を検出することが可能である。この際、２つの磁性層間の相対的な磁化方向に応じて接合抵抗が変化するため、ＭＴＪ素子の抵抗を測定することも可能である。
ＭＴＪ素子を情報記憶デバイスとして使用する場合には、２つの強磁性層のうちの一方の強磁性層の磁化方向が他方の強磁性層の磁化方向に対して相対的に変化することにより、その相対的な磁化方向の変化がトンネル電流または抵抗の変化に基づいて検出されることを要する。より具体的には、互いに異なる２つの物理的状態を利用することにより情報記憶デバイスとして機能するＭＴＪ素子では、２つの強磁性層の磁化方向が互いに平行（低抵抗状態）または反平行（高抵抗状態）にスイッチングされることにより、情報が磁気的に記録されると共に、それらの２つの物理的状態（低抵抗状態または高抵抗状態）がトンネル電流または抵抗の変化に基づいて検出されることにより、情報が磁気的に再生される。このＭＴＪ素子において、フリー層の磁化方向は、自由に回転可能であるが、エネルギーの観点から容易軸に沿って所定の方向（結晶磁気異方性に基づく方向）を向くように設定される。なお、ピンド層の磁化方向は、容易軸に沿って固定されるように設定される。すなわち、ＭＴＪ素子では、フリー層の磁化方向がピンド層の磁化方向から外れた場合に抵抗が最大となり、一方、フリー層の磁化方向がピンド層の磁化方向に沿った場合に抵抗が最小となる。
従来の磁気ランダムアクセスメモリ（ＭＲＡＭ；magnetic random access memory ）では、ワード線およびビット線と呼ばれる２つの電流線が互いに交差する位置にＭＴＪ素子が配置されている。ワード線およびビット線の双方に電流が供給されると、フリー層の磁化方向が変化することによりＭＴＪ素子において情報が磁気的に記録されると共に、一方、ワード線またはビット線の一方に電流が供給されると、抵抗変化が検出されることによりＭＴＪ素子から情報が磁気的に再生される。
このＭＴＪ素子の構成に関しては、既にいくつかの態様が知られている。
具体的には、ギャラガー（Gallagher ）等により、磁化方向が自由に回転可能なフリー強磁性層および磁化方向が固定されたピンド層を有し、それらのフリー強磁性層およびピンド層が絶縁トンネルバリア層を挟んで積層された積層構造を有するＭＴＪ素子が提案されている（例えば、特許文献１参照。）。
米国特許第５６５０９５８号明細書
ＭＲＡＭをダイナミックランダムアクセスメモリ（ＤＲＡＭ；dynamic random access memory）などの他の情報記憶デバイスと対抗させるためには、サブミクロン寸法となるようにＭＴＪ素子を極めて小さく形成することが要求される。この要望に関連したアプローチとしては、パーキン（Parkin）等により、交換結合を妨げる一方で双極子結合を許容することが可能なスペーサ層を挟んで２つの反平行磁化層が積層された積層構造を有するフリー層を含むＭＴＪ素子が提案されている（例えば、特許文献２参照。）。このフリー層では、磁束ループが閉塞されており、ＭＴＪ素子のスイッチング時において２つの反平行磁化層の磁化方向が同時にスイッチする。パーキン等は、約１０Ｍｂｉｔ〜１００Ｍｂｉｔの記憶容量範囲においてＭＲＡＭをＤＲＡＭと対抗させるためには、ＭＴＪ素子の寸法がサブミクロンオーダーである必要があることを指摘している。また、パーキン等は、ＭＴＪ素子の寸法がサブミクロンオーダーまで小さくなると、十分な磁気異方性が必要であるにも関わらず、実際には熱の影響を受けて磁化状態が自然に変動しやすくなり、すなわち超常磁性の影響が大きくなることも指摘している。ＭＲＡＭを構成する複数のセル、すなわちＭＴＪ素子を含むセル（以下、単に「ＭＴＪ−ＭＲＡＭセル」という。）の断面積を極めて小さくした場合に、磁化状態が熱的に変動することを抑制するためには、そのＭＴＪ−ＭＲＡＭセルを構成する磁性層を厚くすればよい。ところが、磁性層が厚くなると、スイッチングに要する磁界が増加するため、磁化状態が熱的に変動しにくくなる一方で、フリー層の磁化方向を変化させるために要する電流量が大きくなってしまう。
米国特許第６１６６９４８号明細書
ＭＴＪ−ＭＲＡＭセルにおいて磁化状態が維持されることにより、記録電流がゼロの状態においても情報を安定に記憶させておくためには、ある程度の異方性が必要である。この異方性を確保することを目的として、上記したようにＭＴＪ−ＭＲＡＭセルのサイズが減少し続けてきた過程では、本質的な結晶磁気異方性の損失分を補填するために、矩形状、菱形状または楕円形状などの多様な形状となるようにＭＴＪ−ＭＲＡＭセルをパターニングすることにより形状磁気異方性を確保してきた。ところが、形状磁気異方性を利用したＭＴＪ−ＭＲＡＭセルでは、その形状磁気異方性を誘発するパターン形状に起因して新たな問題が生じてしまう。この新たな問題とは、ＭＴＪ−ＭＲＡＭセルが形状磁気異方性を誘発するパターン形状、すなわち角部を含む非円形状の平面形状を有するため、その角部近傍において不均一かつ制御不能な磁界（エッジ磁界）が生じることである。このエッジ磁界は、ＭＴＪ−ＭＲＡＭセルの記録動作および再生動作に悪影響を及ぼす不要な磁界である。特に、エッジ磁界は、ＭＴＪ−ＭＲＡＭセルのサイズが減少すると、そのＭＴＪ−ＭＲＡＭセルの磁化状態に基づく本質的な磁界よりも相対的に大きくなる傾向にある。これらのことから、形状磁気異方性を利用したＭＴＪ−ＭＲＡＭセルでは、その形状磁気異方性を十分に大きくすると、超常磁性に関連する問題が改善される一方で、フリー層の磁化方向を変化させるために大量の電流が必要となる。
この形状磁気異方性を大きくした場合に生じる問題を解決するために、ＭＴＪ−ＭＲＡＭセルの構成として既にいくつかの態様が知られている。
具体的には、チェン（Chen）等により、全体として磁気モーメントを有しないように反平行に結合された磁性層を備え、低磁界でスイッチング可能なＭＴＪ−ＭＲＡＭセルが提案されている（例えば、特許文献３参照。）。
米国特許第５９６６３２３号明細書
また、イノマタ（Inomata ）等により、ビット線およびワード線に電流が供給されることにより、デバイス中を電流としてスピン偏極電子が流れる積層型のマルチトンネル接合型ＭＴＪ−ＭＲＡＭデバイスが提案されている（例えば、特許文献４参照。）。このマルチトンネル接合型ＭＴＪ−ＭＲＡＭデバイスでは、低電流で磁気モーメントが容易に再配向する。
米国特許第６６１１４０５Ｂ１号明細書
また、エンゲル（Engel ）等により、反強磁性的に結合された層を含む積層構造を有するフリー層を備えたＭＴＪ−ＭＲＡＭセルが提案されている（例えば、特許文献５参照。）。このＭＴＪ−ＭＲＡＭセルでは、フリー層の積層構造数を増加させると、磁化方向をスイッチングさせるために越えなければならないエネルギー障壁が増加すると共に磁気的なスイッチング容量が増加する。
米国特許第６５３１７２３Ｂ１号明細書
なお、形状磁気異方性を大きくした場合に生じる問題を解決するためには、上記した他、低電流で生じた磁界を集中させるメカニズムを構築すればよい。この種のアプローチとしては、ダーラム（Durlam）等により、ダマスク模様を有し、銅（Ｃｕ）などの導電性材料により構成された電流輸送線の近傍に、ニッケル鉄合金（ＮｉＦｅ）などの軟磁性材料により構成された磁束集中層を設ける技術が提案されている（例えば、特許文６参照。）。この磁束集中層は、具体的には、ＭＴＪ−ＭＲＡＭセルの下方において、ディジット線を三方から囲むように設けられている。
米国特許第６２１１０９０Ｂ１号明細書
ところで、ＭＴＪ−ＭＲＡＭセルの動作性能を向上させるためには、上記したように、形状磁気異方性を利用することによりフリー層の磁化状態を熱的に安定化させた場合においても、そのフリー層の磁化方向を低電流で変化させることが可能でなければならない。しかしながら、従来のＭＴＪ−ＭＲＡセルでは、形状磁気異方性を利用したフリー層の磁化状態の熱的安定化と磁化方向を変化させるために要する電流の低電流化とが互いにトレードオフの関係にあるため、それらの熱的安定化および低電流化を両立させることが困難であるという問題あった。このことから、ＭＴＪ−ＲＭＡセルの動作性能を向上させるためには、上記した熱的安定化および低電流化を両立させることが可能な技術を確立する必要がある。しかも、この場合には、ＭＴＪ−ＭＲＡＭセルの量産性を考慮して、上記した熱的安定化および低電流化が両立されたＭＴＪ−ＲＭＡＭセルを容易に製造することが可能な技術を確立することも重要である。
本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、フリー層の磁化状態の熱的安定化と磁化方向を変化させるために要する電流の低電流化とを両立させることにより、動作性能を向上させることが可能な磁気トンネル接合型磁気ランダムアクセスメモリセルまたは磁気トンネル接合型磁気ランダムアクセスメモリセルアレイを提供することにある。
また、本発明の第２の目的は、動作性能が向上した磁気トンネル接合型磁気ランダムアクセスメモリセルまたは磁気トンネル接合型磁気ランダムアクセスメモリセルアレイを容易に製造することが可能な磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法または磁気トンネル接合型磁気ランダムアクセスメモリセルアレイの製造方法を提供することにある。
本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルは、所定の水平面内において第１の方向に延在すると共に隣接軟磁性層を含む複合ビット線と、所定の水平面から垂直方向に離間された他の水平面内において第１の方向と交差する第２の方向に延在する記録ワード線と、複合ビット線および記録ワード線が互いに交差する位置においてそれらの複合ビット線と記録ワード線との間に配置され、隣接軟磁性層に近接されることにより静磁気的に結合された強磁性フリー層を含む積層構造を有すると共に、円形状または２よりも小さなアスペクト比を有する楕円形状の水平断面を有する磁気トンネル接合素子とを備え、複合ビット線が磁気トンネル接合素子から遠い側から順に隣接軟磁性層および非磁性導電性層が積層された積層構造を有し、隣接軟磁性層の磁気双極子モーメントをＭｓ（ＳＡＬ）、強磁性フリー層の磁気双極子モーメントをＭｓ（ｆｒｅｅ）、隣接軟磁性層の厚さをｔ、磁気トンネル接合素子の水平断面の直径をａ、隣接軟磁性層と強磁性フリー層との間隔をｒとしたとき、隣接軟磁性層と強磁性フリー層との静磁気的結合による相互作用異方性ＫｉｎがＫｉｎ∝Ｍｓ（ＳＡＬ）×Ｍｓ（ｆｒｅｅ）×ｔ×ａ2 ×ｒ-3という比例関係式により表されるものである。
本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルアレイは、円形状または２よりも小さなアスペクト比を有する楕円形状の水平断面を有する複数の磁気トンネル接合型磁気ランダムアクセスメモリセルを含むものであり、各磁気トンネル接合型磁気ランダムアクセスメモリセルが、所定の水平面内において第１の方向に延在すると共に隣接軟磁性層を含む複合ビット線と、所定の水平面から垂直方向に離間された他の水平面内において第１の方向と交差する第２の方向に延在する記録ワード線と、複合ビット線および記録ワード線が互いに交差する位置においてそれらの複合ビット線と記録ワード線との間に配置され、隣接軟磁性層に近接されることにより静磁気的に結合された強磁性フリー層を含む積層構造を有する磁気トンネル接合素子とを備え、複合ビット線が磁気トンネル接合素子から遠い側から順に隣接軟磁性層および非磁性導電性層が積層された積層構造を有し、隣接軟磁性層の磁気双極子モーメントをＭｓ（ＳＡＬ）、強磁性フリー層の磁気双極子モーメントをＭｓ（ｆｒｅｅ）、隣接軟磁性層の厚さをｔ、磁気トンネル接合素子の水平断面の直径をａ、隣接軟磁性層と強磁性フリー層との間隔をｒとしたとき、隣接軟磁性層と強磁性フリー層との静磁気的結合による相互作用異方性ＫｉｎがＫｉｎ∝Ｍｓ（ＳＡＬ）×Ｍｓ（ｆｒｅｅ）×ｔ×ａ2 ×ｒ-3という比例関係式により表されるものである。
本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルまたは磁気トンネル接合型磁気ランダムアクセスメモリセルアレイでは、複合ビット線が磁気トンネル接合素子から遠い側から順に隣接軟磁性層および非磁性導電性層が積層された積層構造を有し、その複合ビット線のうちの隣接軟磁性層と磁気トンネル接合素子のうちの強磁性フリー層とが互いに近接されることにより静磁気的に結合されている。このため、隣接軟磁性層と強磁性フリー層との静磁気的結合による相互作用異方性Ｋｉｎは、上記したように、Ｋｉｎ∝Ｍｓ（ＳＡＬ）×Ｍｓ（ｆｒｅｅ）×ｔ×ａ2 ×ｒ-3という比例関係式により表される。これにより、静磁気的結合を利用して強磁性フリー層の磁化状態が熱的に安定化する。しかも、複合ビット線中に発生した磁界が隣接軟磁性層により集中し、スイッチング時においてスイッチング用の磁界が効果的に増強されるため、強磁性フリー層の磁化方向を変化させるために要する電流が低電流化する。
本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法は、所定の水平面内において第１の方向に延在すると共に隣接軟磁性層を含むように複合ビット線を形成する第１の工程と、複合ビット線上に隣接軟磁性層に近接されることにより静磁気的に結合された強磁性フリー層を含む積層構造を有するように磁気トンネル接合素子を形成する第２の工程と、円形状または２よりも小さなアスペクト比を有する楕円形状の水平断面を有するように磁気トンネル接合素子をパターニングする第３の工程と、磁気トンネル接合素子をアニールする第４の工程と、磁気トンネル接合素子上に所定の水平面から垂直方向に離間された他の水平面内において第１の方向と交差する第２の方向に延在するように記録ワード線を形成することにより、複合ビット線および記録ワード線が互いに交差する位置に磁気トンネル接合素子を配置させる第５の工程とを含み、複合ビット線が磁気トンネル接合素子から遠い側から順に隣接軟磁性層および非磁性導電性層が積層された積層構造を有するようにし、隣接軟磁性層の磁気双極子モーメントをＭｓ（ＳＡＬ）、強磁性フリー層の磁気双極子モーメントをＭｓ（ｆｒｅｅ）、隣接軟磁性層の厚さをｔ、磁気トンネル接合素子の水平断面の直径をａ、隣接軟磁性層と強磁性フリー層との間隔をｒとしたとき、隣接軟磁性層と強磁性フリー層との静磁気的結合による相互作用異方性ＫｉｎがＫｉｎ∝Ｍｓ（ＳＡＬ）×Ｍｓ（ｆｒｅｅ）×ｔ×ａ2 ×ｒ-3という比例関係式により表されるようにしたものである。
本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルアレイの製造方法は、円形状または２よりも小さなアスペクト比を有する楕円形状の水平断面を有する複数の磁気トンネル接合型磁気ランダムアクセスメモリセルを含む磁気トンネル接合型磁気ランダムアクセスメモリセルアレイを製造する方法であり、各磁気トンネル接合型磁気ランダムアクセスメモリセルを形成する工程が、所定の水平面内において第１の方向に延在すると共に隣接軟磁性層を含むように複合ビット線を形成する第１の工程と、複合ビット線上に隣接軟磁性層に近接されることにより静磁気的に結合された強磁性フリー層を含む積層構造を有するように磁気トンネル接合素子を形成する第２の工程と、円形状または２よりも小さなアスペクト比を有する楕円形状の水平断面を有するように磁気トンネル接合素子をパターニングする第３の工程と、磁気トンネル接合素子をアニールする第４の工程と、磁気トンネル接合素子上に所定の水平面から垂直方向に離間された他の水平面内において第１の方向と交差する第２の方向に延在するように記録ワード線を形成することにより、複合ビット線および記録ワード線が互いに交差する位置に磁気トンネル接合素子を配置させる第５の工程とを含み、複合ビット線が磁気トンネル接合素子から遠い側から順に隣接軟磁性層および非磁性導電性層が積層された積層構造を有するようにし、隣接軟磁性層の磁気双極子モーメントをＭｓ（ＳＡＬ）、強磁性フリー層の磁気双極子モーメントをＭｓ（ｆｒｅｅ）、隣接軟磁性層の厚さをｔ、磁気トンネル接合素子の水平断面の直径をａ、隣接軟磁性層と強磁性フリー層との間隔をｒとしたとき、隣接軟磁性層と強磁性フリー層との静磁気的結合による相互作用異方性ＫｉｎがＫｉｎ∝Ｍｓ（ＳＡＬ）×Ｍｓ（ｆｒｅｅ）×ｔ×ａ2 ×ｒ-3という比例関係式により表されるようにしたものである。
本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法または磁気トンネル接合型磁気ランダムアクセスメモリセルアレイの製造方法では、複合ビット線が磁気トンネル接合素子から遠い側から順に隣接軟磁性層および非磁性導電性層が積層された積層構造を有し、その複合ビット線のうちの隣接軟磁性層と磁気トンネル接合素子のうちの強磁性フリー層とが互いに近接されることにより静磁気的に結合されると共に、隣接軟磁性層と強磁性フリー層との静磁気的結合による相互作用異方性Ｋｉｎが上記したようにＫｉｎ∝Ｍｓ（ＳＡＬ）×Ｍｓ（ｆｒｅｅ）×ｔ×ａ2 ×ｒ-3という比例関係式により表される磁気トンネル接合型磁気ランダムアクセスメモリセルを形成するために、既存の薄膜プロセスのみを使用し、新規かつ煩雑なプロセスを使用しない。
また、本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルでは、複合ビット線が、磁気トンネル接合素子から遠い側から順に隣接軟磁性層および非磁性導電性層が積層された積層構造を有していてもよい。この場合には、非磁性導電性層が、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅銀合金（ＣｕＡｇ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）またはそれらの合金を含む単層構造または積層構造を有していると共に１００ｎｍよりも小さな厚さを有しており、隣接軟磁性層が、コバルト（Ｃｏ）、鉄（Ｆｅ）およびニッケル（Ｎｉ）を含む合金により構成されていると共に強磁性フリー層の厚さよりも大きな厚さを有していてもよい。
また、本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルでは、磁気トンネル接合素子が、複合ビット線に近い側から順に、シード層と、反強磁性ピンニング層と、互いに反対かつ等しい磁気モーメントを有する第１の強磁性層および第２の強磁性層が第１の結合層を挟んで積層された積層構造を有するシンセティック強磁性ピンド層と、トンネルバリア層と、強磁性フリー層と、保護層とが積層された積層構造を有していると共に、その強磁性フリー層が、互いに反対かつ等しい磁気モーメントを有する第３の強磁性層および第４の強磁性層が第２の結合層を挟んで積層された積層構造を有するシンセティック強磁性フリー層であってもよい。この場合には、反強磁性ピンニング層が、白金マンガン合金（ＰｔＭｎ）、ニッケルマンガン合金（ＮｉＭｎ）、オスミウムマンガン合金（ＯｓＭｎ）、イリジウムマンガン合金（ＩｒＭｎ）、酸化ニッケル（ＮｉＯ）またはコバルトニッケル合金酸化物（ＣｏＮｉＯ）により構成されていると共に４ｎｍ以上３０ｎｍ以下の範囲内の厚さを有し、第１の強磁性層、第２の強磁性層、第３の強磁性層および第４の強磁性層が、コバルト鉄合金（ＣｏＦｅ）、コバルトニッケル鉄合金（ＣｏＮｉＦｅ）、コバルト鉄合金ホウ化物（ＣｏＦｅＢ）またはニッケル鉄合金（ＮｉＦｅ）により構成されていると共に１ｎｍ以上２０ｎｍ以下の範囲内の厚さを有し、第１の結合層および第２の結合層が、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）またはクロム（Ｃｒ）により構成されていると共にそれぞれ第１の強磁性層と第２の強磁性層との間の反平行結合および第３の強磁性層と第４の強磁性層との間の反平行結合を維持することが可能な厚さを有していてもよい。また、保護層が、ルテニウム（Ｒｕ）またはタンタル（Ｔａ）により構成されていると共に１ｎｍ以上１００ｎｍ以下の範囲内の厚さを有し、あるいは酸化アルミニウム（Ａｌ2 Ｏ3 ）、酸化タンタル（ＴａＯ）または酸化クロム（ＣｒＯ）により構成されていると共に０．２ｎｍ以上０．８ｎｍ以下の範囲内の厚さを有していてもよい。
また、本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルでは、隣接軟磁性層と強磁性フリー層との間の垂直距離がその強磁性フリー層の水平寸法の１／５よりも小さくなっており、複合ビット線の幅が磁気トンネル接合素子の水平寸法よりも大きくなっており、複合ビット線の厚さが１００ｎｍよりも小さくなっていてもよい。
また、本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルでは、さらに、磁気トンネル接合素子から離れた位置において記録ワード線の表面に設けられた磁気被覆層を備えてもよい。
また、本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルでは、磁気トンネル接合素子が複合ビット線の延在方向に長軸が沿った楕円形状の水平断面を有することにより強磁性フリー層が形状磁気異方性を有しており、その形状磁気異方性を利用して隣接軟磁性層と強磁性フリー層との間の静磁気的結合が増強されていてもよいし、あるいは強磁性フリー層が一軸結晶磁気異方性を有しており、その一軸結晶磁気異方性を利用して隣接軟磁性層と強磁性フリー層との間の静磁気的結合が増強されていてもよい。
本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法では、第１の工程が、隣接軟磁性層を形成する工程と、その隣接軟磁性層上に非磁性導電性層を形成する工程とを含んでもよい。この場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅銀合金（ＣｕＡｇ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）またはそれらの合金を含む単層構造または積層構造を有すると共に１００ｎｍよりも小さな厚さを有するように非磁性導電性層を形成すると共に、コバルト（Ｃｏ）、鉄（Ｆｅ）およびニッケル（Ｎｉ）の合金を使用して強磁性フリー層の厚さよりも大きな厚さを有するように隣接軟磁性層を形成してもよい。
また、本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法では、第２の工程が、複合ビット線上にシード層を形成する工程と、シード層上に反強磁性ピンニング層を形成する工程と、反強磁性ピンニング層上に互いに反対かつ等しい磁気モーメントを有する第１の強磁性層および第２の強磁性層が第１の結合層を挟んで積層された積層構造を有するようにシンセティック強磁性ピンド層を形成する工程と、シンセティック強磁性ピンド層上にトンネルバリア層を形成する工程と、トンネルバリア層上に強磁性フリー層を形成する工程と、強磁性フリー層上に保護層を形成する工程とを含み、第４の工程において、反強磁性ピンニング層を利用してシンセティック強磁性ピンド層の磁化方向を固定させるようにしてもよい。特に、互いに反対かつ等しい磁気モーメントを有する第３の強磁性層および第４の強磁性層が第２の結合層を挟んで積層された積層構造を有するシンセティック強磁性フリー層となるように強磁性フリー層を形成してもよい。この場合には、白金マンガン合金（ＰｔＭｎ）、ニッケルマンガン合金（ＮｉＭｎ）、オスミウムマンガン合金（ＯｓＭｎ）、イリジウムマンガン合金（ＩｒＭｎ）、酸化ニッケル（ＮｉＯ）またはコバルトニッケル合金酸化物（ＣｏＮｉＯ）を使用して４ｎｍ以上３０ｎｍ以下の範囲内の厚さを有するように反強磁性ピンニング層を形成し、コバルト鉄合金（ＣｏＦｅ）、コバルトニッケル鉄合金（ＣｏＮｉＦｅ）、コバルト鉄合金ホウ化物（ＣｏＦｅＢ）またはニッケル鉄合金（ＮｉＦｅ）を使用して１ｎｍ以上２０ｎｍ以下の範囲内の厚さを有するように第１の強磁性層、第２の強磁性層、第３の強磁性層および第４の強磁性層を形成し、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）またはクロム（Ｃｒ）を使用してそれぞれ第１の強磁性層と第２の強磁性層との間の反平行結合および第３の強磁性層と第４の強磁性層との間の反平行結合を維持することが可能な厚さを有するように第１の結合層および第２の結合層を形成してもよい。また、ルテニウム（Ｒｕ）またはタンタル（Ｔａ）を使用して１ｎｍ以上１００ｎｍ以下の範囲内の厚さを有するように、あるいは酸化アルミニウム（Ａｌ2 Ｏ3 ）、酸化タンタル（ＴａＯ）または酸化クロム（ＣｒＯ）を使用して０．２ｎｍ以上０．８ｎｍ以下の範囲内の厚さを有するように保護層を形成してもよい。
また、本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法では、隣接軟磁性層と強磁性フリー層との間の垂直距離がその強磁性フリー層の水平寸法の１／５よりも小さくなり、複合ビット線の幅が磁気トンネル接合素子の水平寸法よりも大きくなり、複合ビット線の厚さが１００ｎｍよりも小さくなるようにしてもよい。
また、本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法では、さらに、磁気トンネル接合素子から離れた位置において記録ワード線の表面上に磁気被覆層を形成する第６の工程を含んでもよい。
また、本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法では、第３の工程において、複合ビット線の延在方向に長軸が沿った楕円形状の水平断面を有するように磁気トンネル接合素子をパターニングして強磁性層フリー層に形状磁気異方性を生じさせることにより、その形状磁気異方性を利用して隣接軟磁性層と強磁性フリー層との間の静磁気的結合を増強させてもよいし、あるいは第４の工程において、強磁性フリー層に一軸結晶磁気異方性を生じさせることにより、その一軸結晶磁気異方性を利用して隣接軟磁性層と強磁性フリー層との間の静磁気的結合を増強させてもよい。
本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルまたは磁気トンネル接合型磁気ランダムアクセスメモリセルアレイによれば、複合ビット線が磁気トンネル接合素子から遠い側から順に隣接軟磁性層および非磁性導電性層が積層された積層構造を有し、その複合ビット線のうちの隣接軟磁性層と磁気トンネル接合素子のうちの強磁性フリー層とが互いに近接されることにより静磁気的に結合されている。このため、隣接軟磁性層と強磁性フリー層との静磁気的結合による相互作用異方性ＫｉｎがＫｉｎ∝Ｍｓ（ＳＡＬ）×Ｍｓ（ｆｒｅｅ）×ｔ×ａ2 ×ｒ-3という比例関係式により表されている。これにより、強磁性フリー層の磁化状態が熱的に安定化すると共に、その強磁性フリー層の磁化方向を変化させるために要する電流が低電流化する。したがって、フリー層の磁化状態の熱的安定化と磁化方向を変化させるために要する電流の低電流化とを両立させることにより、動作性能を向上させることができる。
本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法または磁気トンネル接合型磁気ランダムアクセスメモリセルアレイの製造方法によれば、複合ビット線が磁気トンネル接合素子から遠い側から順に隣接軟磁性層および非磁性導電性層が積層された積層構造を有し、その複合ビット線のうちの隣接軟磁性層と磁気トンネル接合素子のうちの強磁性フリー層とが互いに近接されることにより静磁気的に結合された磁気トンネル接合型磁気ランダムアクセスメモリセルを形成している。また、隣接軟磁性層と強磁性フリー層との静磁気的結合による相互作用異方性ＫｉｎがＫｉｎ∝Ｍｓ（ＳＡＬ）×Ｍｓ（ｆｒｅｅ）×ｔ×ａ2 ×ｒ-3という比例関係式により表されるようにしている。この場合には、磁気トンネル接合型磁気ランダムアクセスメモリセルを形成するために、既存の薄膜プロセスのみを使用し、新規かつ煩雑なプロセスを使用しない。したがって、既存の薄膜プロセスを使用して、動作性能が向上した磁気トンネル接合型磁気ランダムアクセスメモリセルまたは磁気トンネル接合型磁気ランダムアクセスメモリセルアレイを容易に製造することができる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
まず、図１および図２を参照して、本発明の一実施の形態に係る磁気トンネル接合型磁気ランダムアクセスメモリセルアレイ（ＭＴＪ−ＭＲＡＭセルアレイ）の構成について説明する。図１は、本実施の形態に係るＭＴＪ−ＭＲＡＭセルアレイの断面構成（ＸＺ面に沿った断面構成）を表しており、図２は、ＭＴＪ−ＭＲＡＭセルアレイのうちの主要部の平面構成（Ｚ軸方向から見た平面構成）を模式的に表している。
なお、本発明に係る「磁気トンネル接合型磁気ランダムアクセスメモリセル（ＭＴＪ−ＭＲＡＭセル）」は、ＭＴＪ−ＭＲＡＭセル２００として本実施の形態に係るＭＴＪ−ＭＲＡＭセルアレイを構成するものであるため、その「磁気トンネル接合型磁気ランダムアクセスメモリセル」については、以下で併せて説明する。
ＭＴＪ−ＭＲＡＭセルアレイは、複数のＭＴＪ−ＭＲＡＭセル２００を含んで構成されており、すなわち複数のＭＴＪ−ＭＲＡＭセル２００がアレイ状に配列された集合体である。なお、図１では、ＭＴＪ−ＭＲＡＭセルアレイを構成している複数のＭＴＪ−ＭＲＡＭセル２００を代表して、１つのＭＴＪ−ＭＲＡＭセル２００のみを示している。
ＭＴＪ−ＭＲＡＭセル２００は、例えば、図１に示したように、図示しない基板上に、複合ビット線３０と、ＭＴＪ素子１０と、再生ワード線９０と、絶縁層１００と、記録ワード線２０とがこの順に積層された積層構造を有している。
複合ビット線３０は、ＭＴＪ素子１０をスイッチングさせるための一方の電流輸送線である。この複合ビット線３０は、図１に示したように、ＭＴＪ素子１０よりも下方の水平面（ＸＹ面＝所定の水平面）内においてＸ軸方向（第１の方向）に延在しており、隣接軟磁性層３２を含んで構成されている。なお、複合ビット線３０は、複数のＭＴＪ−ＭＲＡＭセル２００間を経由するように延在しており、すなわち複数のＭＴＪ−ＭＲＡＭ２００により共有されている。この複合ビット線３０の幅（Ｙ軸方向の寸法）は、例えば、ＭＴＪ素子１０の水平寸法（Ｘ軸方向の寸法）よりも大きくなっている。また、複合ビット線３０の厚さ（Ｚ軸方向の寸法）は、例えば、約１００ｎｍよりも小さくなっている。
特に、複合ビット線３０は、ＭＴＪ素子１０から遠い側から順に、隣接軟磁性層３２および非磁性導電性層３４が積層された積層構造を有している。
隣接軟磁性層３２は、複合ビット線３０中を電流が流れることにより生じる磁界を集中させるものである。この隣接軟磁性層３２は、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）およびニッケル（Ｎｉ）を含む合金などの高透磁率を有する軟磁性（低保磁力）材料により構成されていると共に、ＭＴＪ素子１０のうちの後述する強磁性フリー層７０の厚さよりも大きな厚さを有している。ここでは、隣接軟磁性層３２は、例えば、約５ｎｍ〜５０ｎｍの厚さを有している。この隣接軟磁性層３２と強磁性フリー層７０との間の垂直距離（Ｚ軸方向の距離）は、例えば、その強磁性フリー層７０の水平寸法（Ｘ軸方向の寸法）の約１／５よりも小さくなっている。
非磁性導電性層３４は、複合ビット線３０のうちの主要な電流経路として機能するものである。この非磁性導電性層３４は、例えば、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅銀合金（ＣｕＡｇ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）またはそれらの合金などの非磁性高導電性材料により構成されていると共に、隣接軟磁性層３２を強磁性フリー層７０に近接させるために約１００ｎｍよりも小さな厚さを有している。なお、非磁性導電性層３４は、上記した一連の材料を含んでいる限り、単層構造を有していてもよいし、あるいは積層構造を有していてもよい。
ＭＴＪ素子１０は、磁化状態のスイッチング現象を利用して情報を記録または再生するものである。このＭＴＪ素子１０は、図２に示したように、複合ビット線３０および記録ワード線２０が互いに交差する位置において、それらの複合ビット線３０と記録ワード線２０との間に配置されている。なお、図２では、図１に示したＭＴＪ−ＭＲＡＭセル２００のうち、複合ビット線３０、ＭＴＪ素子１０および記録ワード線２０のみを示している。
このＭＴＪ素子１０は、例えば、図１に示したように、複合ビット線３０に近い側から順に、シード層４０と、反強磁性ピンニング層５２と、強磁性ピンド層５０と、トンネルバリア層６０と、強磁性フリー層７０と、保護層８０とが積層された積層構造を有している。
シード層４０は、ＭＴＪ−ＭＲＡＭセルアレイ２００の製造工程において、ＭＴＪ素子１０のうちの他の層（例えば、反強磁性ピンニング層５２など）を高品質に形成するために使用されるものである。このシード層４０は、例えば、ニッケルクロム合金（ＮｉＣｒ）またはニッケル鉄合金（ＮｉＦｅ）などの磁性材料により構成されていると共に、約２．５ｎｍ〜１０ｎｍの厚さを有している。
反強磁性ピンニング層５２は、強磁性ピンド層５０の磁化方向を固定させるものである。この反強磁性ピンニング層５２は、例えば、白金マンガン合金（ＰｔＭｎ）、ニッケルマンガン合金（ＮｉＭｎ）、オスミウムマンガン合金（ＯｓＭｎ）、イリジウムマンガン合金（ＩｒＭｎ）、酸化ニッケル（ＮｉＯ）またはコバルトニッケル合金酸化物（ＣｏＮｉＯ）などの反強磁性材料により構成されていると共に、約４ｎｍ〜３０ｎｍの厚さを有している。
強磁性ピンド層５０は、外部磁界に応じて回転不能な磁化方向を有し、すなわち磁化方向が固定されたものである。この強磁性ピンド層５０は、例えば、互いに反対かつ等しい磁気モーメントを有する２つの強磁性層５４（第１の強磁性層），５８（第２の強磁性層）が結合層５６（第１の結合層）を挟んで積層された積層構造を有しており、いわゆるシンセティック強磁性ピンド層である。強磁性層５４，５８は、例えば、いずれもコバルト鉄合金（ＣｏＦｅ）、コバルトニッケル鉄合金（ＣｏＮｉＦｅ）、コバルト鉄合金ホウ化物（ＣｏＦｅＢ）またはニッケル鉄合金（ＮｉＦｅ）などの強磁性材料により構成されていると共に、約１ｎｍ〜２０ｎｍの厚さを有している。結合層５６は、例えば、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）またはクロム（Ｃｒ）などの非磁性導電性材料により構成されていると共に、強磁性層５４，５８間の反平行結合を維持することが可能な厚さを有している。この強磁性ピンド層５０では、全体のネット磁気モーメントがほぼゼロとなるように設定されている。なお、強磁性ピンド層５０は、例えば、上記した積層構造に代えて、コバルト鉄合金（ＣｏＦｅ）、コバルトニッケル鉄合金（ＣｏＮｉＦｅ）、コバルト鉄合金ホウ化物（ＣｏＦｅＢ）またはニッケル鉄合金（ＮｉＦｅ）などの強磁性材料により構成された単層構造（いわゆるシングル強磁性ピンド層）を有していてもよい。
トンネルバリア層６０は、量子力学的なトンネリング現象を利用して電子を移動させるものである。このトンネルバリア層６０は、例えば、酸化アルミニウム（Ａｌ2 Ｏ3 ）、窒化アルミニウム（ＡｌＮ）またはアルミニウムハフニウム合金酸化物（ＡｌＨｆＯ）などの絶縁性材料により構成されていると共に、約０．７ｎｍ〜１．５ｎｍの厚さを有している。
強磁性フリー層７０は、外部磁界に応じて回転可能な磁化方向を有するものである。この強磁性フリー層７０は、例えば、互いに反対かつ等しい磁気モーメントを有する２つの強磁性層７４（第３の強磁性層），７８（第４の強磁性層）が結合層７６（第２の結合層）を挟んで積層された積層構造を有しており、いわゆるシンセティック強磁性フリー層である。強磁性層７４，７８は、例えば、いずれもコバルト鉄合金（ＣｏＦｅ）、コバルトニッケル鉄合金（ＣｏＮｉＦｅ）、コバルト鉄合金ホウ化物（ＣｏＦｅＢ）またはニッケル鉄合金（ＮｉＦｅ）などの強磁性材料により構成されていると共に、約１ｎｍ〜２０ｎｍの厚さを有している。結合層５６は、例えば、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）またはクロム（Ｃｒ）などの非磁性導電性材料により構成されていると共に、強磁性層７４，７８間の反平行結合を維持することが可能な厚さを有している。特に、強磁性フリー層７０は、複合ビット線３０のうちの隣接軟磁性層３２に近接して配置されていることにより、その隣接軟磁性層３２に静磁気的に結合されている。なお、強磁性フリー層７０は、例えば、上記した積層構造に代えて、コバルト鉄合金（ＣｏＦｅ）、コバルトニッケル鉄合金（ＣｏＮｉＦｅ）、コバルト鉄合金ホウ化物（ＣｏＦｅＢ）またはニッケル鉄合金（ＮｉＦｅ）などの強磁性材料により構成された単層構造（いわゆるシングル強磁性フリー層）を有していてもよい。
保護層８０は、ＭＴＪ素子１０のうちの主要部（例えば、反強磁性ピンニング層５２から強磁性フリー層７０に至る積層部分）を保護するものである。この保護層８０は、例えば、ルテニウム（Ｒｕ）またはタンタル（Ｔａ）により構成されていると共に、約１ｎｍ〜１００ｎｍの厚さを有している。なお、保護層８０は、例えば、上記した構成の他、酸化アルミニウム（Ａｌ2 Ｏ3 ）、酸化タンタル（ＴａＯ）または酸化クロム（ＣｒＯ）により構成されていると共に、約０．２ｎｍ〜０．８ｎｍの厚さを有していてもよい。
特に、ＭＴＪ素子１０は、図２に示したように、円形状または約２よりも小さなアスペクト比を有する楕円形状の水平断面を有している。この「水平断面」とは、ＸＹ面に沿った断面を意味している。図２では、例えば、ＭＴＪ素子１０が円形状の水平断面を有している場合を示している。この場合には、例えば、強磁性層フリー層７０が一軸結晶磁気異方性を有することにより、その一軸結晶磁気異方性を利用して隣接軟磁性層３２と強磁性フリー層７０との間の静磁気的結合が増強されていてもよい。
なお、ＭＴＪ素子１０が円形状に代えて楕円形状の水平断面を有しており、より具体的には複合ビット線３０の延在方向（Ｘ軸方向）に長軸が沿った楕円形状の水平断面を有している場合には、例えば、その楕円形状の水平断面に基づいてＭＴＪ素子１０が形状磁気異方性を有することにより、その形状磁気異方性を利用して隣接軟磁性層３２と強磁性フリー層７０との間の静磁気的結合が増強されていてもよい。
再生ワード線９０は、ＭＴＪ素子１０をスイッチング（再生）させるための他方の電流輸送線である。この再生ワード線９０は、例えば、金（Ａｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅銀合金（ＣｕＡｇ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）またはそれらの合金などの非磁性高導電性材料により構成されている。なお、再生ワード線９０は、上記した一連の材料を含んでいる限り、単層構造を有していてもよいし、あるいは積層構造を有していてもよい。
絶縁層１００は、再生ワード線９０と記録ワード線２０との間を電気的に分離するものである。この絶縁層１００は、例えば、酸化アルミニウム（Ａｌ2 Ｏ3 ）などの絶縁性材料により構成されている。なお、図１では、図示内容を簡略化するために、再生ワード線９０と記録ワード線２０との間の領域にしか絶縁層１００を示していないが、その絶縁層１００は、実際には、再生ワード線９０と記録ワード線２０との間を電気的に分離しつつ、各ＭＴＪ−ＭＲＡＭセル２００間を電気的に分離するために、再生ワード線９０と記録ワード線２０との間の領域および各ＭＴＪ−ＭＲＡＭセル２００間の領域を埋設するようにされている。
記録ワード線２０は、ＭＴＪ素子１０をスイッチング（記録）させるための他方の電流輸送線である。この記録ワード線２０は、ＭＴＪ素子１０よりも上方の水平面、すなわち複合ビット線３０が延在している水平面から垂直方向（Ｚ軸方向）に離間された水平面（ＸＹ面＝他の水平面）内において、その複合ビット線３０の延在方向と交差するＹ軸方向（第２の方向）に延在している。なお、記録ワード線２０は、複数のＭＴＪ−ＭＲＡＭセル２００間を経由するように延在しており、すなわち複数のＭＴＪ−ＭＲＡＭ２００により共有されている。
次に、図１〜図３を参照して、ＭＴＪ−ＭＲＡＭセル２００の磁化状態について説明する。図３は、ＭＴＪ−ＭＲＡＭセル２００のうちの主要部の磁化状態を説明するためのものであり、そのＭＴＪ−ＭＲＡＭセル２００の平面構成（Ｚ軸方向から見た平面構成）を模式的に表している。図２では、図１に示したＭＴＪ−ＭＲＡＭセル２００のうち、複合ビット線３０（隣接軟磁性層３２）および強磁性フリー層７０のみを示している。
図１および図２に示したＭＴＪ−ＭＲＡＭセル２００では、図３に示したように、複合ビット線３０中を電流方向１４０に沿って記録電流が流れると、その複合ビット線３０のうちの隣接軟磁性層３２において磁化方向１３０が電流方向１４０に沿うように配向すると共に、そのＭＴＪ素子１０のうちの強磁性フリー層７０において磁化方向１１０が電流方向１４０と直交するように配向する。このときの「隣接軟磁性層３２」とは、図３から明らかなように、隣接軟磁性層３２のうち、円形状の水平断面を有するＭＴＪ素子１０の下方に位置する円形領域である。なお、図３では、隣接軟磁性層３２の磁化方向１３０および強磁性フリー層７０の磁化方向１１０を区別して見やすくするために、その強磁性フリー層７０を隣接軟磁性層３２から意図的にずらして示している。
この場合には、ＭＴＪ素子１０が円形状の水平断面を有していることに起因して強磁性フリー層７０において形状磁気異方性が得られないものの、互いに近接されている隣接軟磁性層３２と強磁性フリー層７０とが互いに静磁気的に結合しているため、その強磁性フリー層７０において相互作用異方性が得られる。この相互作用異方性は、隣接軟磁性層３２、強磁性フリー層７０およびそれらの間の間隔のＭｓｔ（磁気モーメントＭｓおよび厚さｔの積）に基づいて制御される。隣接軟磁性層３２と強磁性フリー層７０との間の静磁気的結合に関して双極子−双極子相互作用モデルを流用すると、相互作用異方性Ｋｉｎは、下記のような比例関係として表される。
Ｋｉｎ∝Ｍｓ（ＳＡＬ）×Ｍｓ（ｆｒｅｅ）×ｔ（ＳＡＬ）×ａ2 ×ｒ-3
ここで、Ｍｓ（ＳＡＬ）は隣接軟磁性層３２の磁気モーメント、Ｍｓ（ｆｒｅｅ）は強磁性フリー層７０の磁気モーメント、ｔ（ＳＡＬ）は隣接軟磁性層３２の厚さ、ａはＭＴＪ素子１０の水平断面の直径、ｒは隣接軟磁性層３２と強磁性フリー層７０との間の間隔をそれぞれ表している。相互作用異方性Ｋｉｎが間隔ｒの影響を大きく受け、すなわち間隔ｒの３乗の逆数に敏感であることは、複合ビット線３０が薄く、すなわち隣接軟磁性層３２が強磁性フリー層７０に近接していることを表している。
次に、図１〜図３を参照して、ＭＴＪ−ＭＲＡＭセルアレイの動作について説明する。
このＭＴＪ−ＭＲＡＭセルアレイでは、図１〜図３に示したように、特定のＭＴＪ−ＭＲＡＭセル２００において、隣接軟磁性層３２と強磁性フリー層７０とが互いに静磁気的に結合されていることにより相互作用異方性が確保されている場合に、まず、情報の記録時において記録ワード線２０に記録電流が供給されると、その記録電流に基づいて複合ビット線３０中においてＸ軸方向に磁界が発生する。これにより、図３に示したように、複合ビット線３０中に発生した磁界に沿って隣接軟磁性層３２の磁化方向１３０が配向することにより、その隣接軟磁性層３２の磁化状態の影響を受けて相互作用異方性が弱められるため、強磁性フリー層７０の磁化方向１１０がＸ軸方向に沿って回転する。続いて、複合ビット線３０（非磁性導電性層３４）に僅かな電流が供給されると、その非磁性導電性層３４を挟んで上下に強磁性フリー層７０および隣接軟磁性層３２がそれぞれ配置されていることに伴い、隣接軟磁性層３２の磁化方向１３０および強磁性フリー層７０の磁化方向１１０が互いに反対方向に回転し、すなわちスイッチングする。最後に、複合ビット線３０および記録ワード線２０の順に電流の供給を中止すると、隣接軟磁性層３２の磁化方向１３０および強磁性フリー層７０の磁化方向１１０が維持され、すなわち隣接軟磁性層３２および強磁性フリー層７０のそれぞれにおいて磁化状態が維持される。この場合には、例えば、強磁性フリー層７０が結晶磁気異方性または形状磁気異方性を有していれば、隣接軟磁性層３２と強磁性フリー層７０との間の静磁気的結合が増強されるため、その強磁性フリー層７０において磁化状態がより安定に維持される。これにより、特定のＭＴＪ−ＭＲＡＭセル２００に情報が磁気的に記録される。
次に、図１〜図３参照して、本実施の形態に係る磁気トンネル接合型磁気ランダムアクセスメモリセルアレイの製造方法として、図１〜図３に示したＭＴＪ−ＭＲＡＭセルアレイの製造方法について説明する。
なお、本発明に係る「磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法」は、本実施の形態に係るＭＴＪ−ＭＲＡＭセルアレイのうちのＭＴＪ−ＭＲＡＭセル２００を形成するために適用されるものであるため、その「磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法」については、以下で併せて説明する。
ＭＴＪ−ＭＲＡＭセルアレイを製造する際には、以下で説明する手順を経て複数のＭＴＪ−ＭＲＡＭセル２００を形成して配列させることにより、その複数のＭＴＪ−ＭＲＡＭセル２００の集合体としてＭＴＪ−ＭＲＡＭセルアレイを製造する。なお、ＭＴＪ−ＭＲＡＭセル２００を構成する一連の構成要素の機能、材質、寸法および形状に関しては既に詳細に説明したので、以下では、それらの説明を随時省略する。
このＭＴＪ−ＭＲＡＭセル２００は、既存の薄膜プロセス、より具体的にはスパッタリング法などの成膜処理、フォトリソグラフィ法などのパターニング処理、ならびにドライエッチング法などのエッチング処理を使用して、一連の構成要素を順に形成して積層させることにより形成可能である。すなわち、ＭＴＪ−ＭＲＡＭセル２００を形成する際には、まず、Ｘ軸方向に延在するように複合ビット線３０を形成する。この複合ビット線３０を形成する際には、隣接軟磁性層３２および非磁性導電性層３４をこの順に形成して積層させるようにする。
続いて、複合ビット線３０上に、ＭＴＪ素子１０を形成する。このＭＴＪ素子１０を形成する際には、シード層４０、反強磁性ピンニング層５２、強磁性ピンド層５０、トンネルバリア層６０、強磁性フリー層７０および保護層８０をこの順に形成して積層させるようにし、特に、強磁性フリー層７０が隣接軟磁性層３２と静磁気的に結合されるようにする。この場合には、例えば、強磁性層５４、結合層５６および強磁性層５８をこの順に形成して積層させることによりシンセティック強磁性ピンド層となるように強磁性ピンド層５０を形成する共に、強磁性層７４、結合層５６および強磁性層７８をこの順に形成して積層させることによりシンセティック強磁性フリー層となるように強磁性フリー層７０を形成する。なお、ＭＴＪ素子１０を形成する際には、後工程において所定の水平断面を有するパターン形状となるようにパターニングするために、複合ビット線３０を全体に渡って覆うようにする。
続いて、フォトリソグラフィ法およびエッチング法などを使用して、円形状または約２よりも小さなアスペクト比を有する楕円形状の水平断面を有するようにＭＴＪ素子１０をパターニングする。ここでは、例えば、ＭＴＪ素子１０が円形状の水平断面を有するようにする。なお、ＭＴＪ素子１０のうちの強磁性フリー層７０が形状磁気異方性を有するようにする場合には、例えば、ＭＴＪ素子１０が楕円形状の水平断面を有するようにしてもよい。
続いて、ＭＴＪ素子１０をアニールすることにより、反強磁性ピンニング層５２を利用して強磁性ピンド層５０の磁化方向を固定する。この場合には、例えば、強磁性フリー層７０において一軸結晶磁気異方性を誘発させることにより、その強磁性フリー層７０が一軸結晶磁気異方性を有するようにしてもよい。
最後に、ＭＴＪ素子１０上に再生ワード線９０および絶縁層１００をこの順に形成したのち、その絶縁層１００上にＹ軸方向に延在するように記録ワード線２０を形成する。この記録ワード線２０を形成する際には、複合ビット線３０および記録ワード線２０が互いに交差する位置にＭＴＪ素子１０が配置されるようにする。これにより、ＭＴＪ−ＭＲＡＭセル２００が完成する。このＭＴＪ−ＭＲＡＭセル２００の形成手順を経て、複合ビット線３０および記録ワード線２０が共有されるように複数のＭＴＪ−ＭＲＡＭセル２００をアレイ状に配列させることにより、それらの複数のＭＴＪ−ＭＲＡＭセル２００の集合体としてＭＴＪ−ＭＲＡＭセルアレイが完成する。
本実施の形態に係るＭＴＪ−ＭＲＡＭセルアレイまたはＭＴＪ−ＭＲＡＭセルでは、複合ビット線３０が隣接軟磁性層３２を含み、その複合ビット線３０のうちの隣接軟磁性層３２とＭＴＪ素子１０のうちの強磁性フリー層７０とが互いに近接されることにより静磁気的に結合されるようにＭＴＪ−ＲＡＭセル２００を構成したので、その静磁気的結合を利用して強磁性フリー層７０の磁化方向１１０が安定に維持される。これにより、強磁性フリー層７０の磁化状態が熱的に安定化し、すなわち熱の影響を受けて変動しにくくなる。もちろん、この強磁性フリー層７０の磁化状態の熱的安定化は、その強磁性フリー層７０が形状磁気異方性を有する場合においても得られる。しかも、この場合には、複合ビット線３０中に発生した磁界が隣接軟磁性層３２により集中されるため、スイッチング時においてスイッチング用の磁界が効果的に増強される。これにより、強磁性フリー層７０の磁化方向１１０を変化させるために要する電流が低電流化し、すなわち磁化方向１１０が低電流で容易に変化しやすくなる。したがって、強磁性フリー層７０の磁化状態の熱的安定化と磁化方向１１０を変化させるために電流の低電流化とを両立させることが可能なため、動作性能を向上させることができる。
特に、本実施の形態では、ＭＴＪ素子１０のうちの強磁性フリー層７０が形状磁気異方性または一軸結晶磁気異方性などの磁気異方性を有するようにすれば、その磁気異方性を利用して隣接軟磁性層３２と強磁性フリー層７０との間の静磁気的結合が増強されるため、強磁性フリー層７０の磁化状態がより安定に維持される。したがって、強磁性フリー層７０の磁化状態をより熱的に安定化させることができる。
また、上記した他、本実施の形態に係るＭＴＪ−ＭＲＡＭセルアレイの製造方法またはＭＴＪ−ＭＲＡＭセルの製造方法では、複合ビット線３０が隣接軟磁性層３２を含み、その複合ビット線３０のうちの隣接軟磁性層３２とＭＴＪ素子１０のうちの強磁性フリー層７０とが互いに近接されることにより静磁気的に結合されたＭＴＪ−ＭＲＡＭセル２００を形成するために、既存の薄膜プロセスのみを使用し、新規かつ煩雑なプロセスを使用しない。したがって、既存の薄膜プロセスを使用して、動作性能が向上したＭＴＪ−ＭＲＡＭセルアレイ２００を容易に製造することができる。
なお、本実施の形態では、例えば、図１に対応する図４に示したように、記録ワード線２０の表面上に、磁性材料により構成された磁気被覆層４４を設けてもよい。この磁気被覆層４４を設ける場合には、例えば、記録ワード線２０の表面のうち、ＭＴＪ素子１０の配置位置に対応する位置ではなく、そのＭＴＪ素子１０の配置位置から離れた位置に磁気被覆層４４を設けるのが好ましい。この場合においても、上記実施の形態と同様の効果を得ることができる。この場合には、特に、磁気被覆層４４を利用して、記録ワード線２０を周辺から磁気的に分離することができる。なお、図４に示したＭＴＪ−ＭＲＡＭセルアレイに関する上記以外の構成は、図１に示した場合と同様である。
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態において説明した態様に限定されず、種々の変形が可能である。具体的には、本発明に係るＭＴＪ−ＭＲＡＭセルアレイおよびその製造方法またはＭＴＪ−ＭＲＡＭセルおよびその製造方法に関する構成や手順は、複合ビット線３０が隣接軟磁性層３２を含み、その複合ビット線３０のうちの隣接軟磁性層３２とＭＴＪ素子１０のうちの強磁性フリー層７０とが互いに静磁気的に結合されることに基づいて、強磁性フリー層７０の磁化状態の熱的安定化と磁化方向１１０を変化させるために要する電流の低電流化とを両立させることにより動作性能を向上させることが可能な限り、自由に変更可能である。
本発明に係る磁気トンネル接合型磁気ランダムアクセスメモリセルおよびその製造方法または磁気トンネル接合型磁気ランダムアクセスメモリセルアレイおよびその製造方法は、いわゆるＭＲＡＭに適用することが可能である。
本発明の一実施の形態に係るＭＴＪ−ＭＲＡＭセルアレイの断面構成を表す断面図である。 図１に示したＭＴＪ−ＭＲＡＭセルアレイのうちの主要部の平面構成を表す平面図である。 図１に示したＭＴＪ−ＭＲＡＭセルアレイのうちの主要部の磁化状態を説明するための平面図である。 本発明の一実施の形態に係るＭＴＪ−ＭＲＡＭセルアレイの構成に関する変形例を表す断面図である。
符号の説明
１０…ＭＴＪ素子、２０…記録ワード線、３０…複合ビット線、３２…隣接軟磁性層、３４…非磁性導電性層、４０…シード層、４４…磁気被覆層、５０…強磁性ピンド層、５２…反強磁性ピンニング層、５４，５８，７４，７８…強磁性層、５６，７６…結合層、６０…トンネルバリア層、７０…強磁性フリー層、８０…保護層、９０…再生ワード線、１００…絶縁層、１１０，１３０…磁化方向、１４０…電流方向、２００…ＭＴＪ−ＭＲＡＭセル。














Claims (31)

  1. 所定の水平面内において第１の方向に延在すると共に隣接軟磁性層を含む複合ビット線と、
    前記所定の水平面から垂直方向に離間された他の水平面内において前記第１の方向と交差する第２の方向に延在する記録ワード線と、
    前記複合ビット線および前記記録ワード線が互いに交差する位置においてそれらの複合ビット線と記録ワード線との間に配置され、前記隣接軟磁性層に近接されることにより静磁気的に結合された強磁性フリー層を含む積層構造を有すると共に、円形状または２よりも小さなアスペクト比を有する楕円形状の水平断面を有する磁気トンネル接合素子と、を備え、
    前記複合ビット線は、前記磁気トンネル接合素子から遠い側から順に前記隣接軟磁性層および非磁性導電性層が積層された積層構造を有し、
    前記隣接軟磁性層の磁気双極子モーメントをＭｓ（ＳＡＬ）、前記強磁性フリー層の磁気双極子モーメントをＭｓ（ｆｒｅｅ）、前記隣接軟磁性層の厚さをｔ、前記磁気トンネル接合素子の水平断面の直径をａ、前記隣接軟磁性層と前記強磁性フリー層との間隔をｒとしたとき、前記隣接軟磁性層と前記強磁性フリー層との静磁気的結合による相互作用異方性Ｋｉｎは、Ｋｉｎ∝Ｍｓ（ＳＡＬ）×Ｍｓ（ｆｒｅｅ）×ｔ×ａ2 ×ｒ-3という比例関係式により表される
    ことを特徴とする磁気トンネル接合型磁気ランダムアクセスメモリセル。
  2. 前記非磁性導電性層が、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅銀合金（ＣｕＡｇ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）またはそれらの合金を含む単層構造または積層構造を有していると共に、１００ｎｍよりも小さな厚さを有している
    ことを特徴とする請求項１記載の磁気トンネル接合型磁気ランダムアクセスメモリセル。
  3. 前記隣接軟磁性層が、コバルト（Ｃｏ）、鉄（Ｆｅ）およびニッケル（Ｎｉ）を含む合金により構成されていると共に、前記強磁性フリー層の厚さよりも大きな厚さを有している
    ことを特徴とする請求項１記載の磁気トンネル接合型磁気ランダムアクセスメモリセル。
  4. 前記磁気トンネル接合素子が、前記複合ビット線に近い側から順に、
    シード層と、
    反強磁性ピンニング層と、
    互いに反対かつ等しい磁気モーメントを有する第１の強磁性層および第２の強磁性層が第１の結合層を挟んで積層された積層構造を有するシンセティック強磁性ピンド層と、
    トンネルバリア層と、
    前記強磁性フリー層と、
    保護層と、が積層された積層構造を有している
    ことを特徴とする請求項１記載の磁気トンネル接合型磁気ランダムアクセスメモリセル。
  5. 前記強磁性フリー層が、互いに反対かつ等しい磁気モーメントを有する第３の強磁性層および第４の強磁性層が第２の結合層を挟んで積層された積層構造を有するシンセティック強磁性フリー層である
    ことを特徴とする請求項４記載の磁気トンネル接合型磁気ランダムアクセスメモリセル。
  6. 前記反強磁性ピンニング層が、白金マンガン合金（ＰｔＭｎ）、ニッケルマンガン合金（ＮｉＭｎ）、オスミウムマンガン合金（ＯｓＭｎ）、イリジウムマンガン合金（ＩｒＭｎ）、酸化ニッケル（ＮｉＯ）またはコバルトニッケル合金酸化物（ＣｏＮｉＯ）により構成されていると共に、４ｎｍ以上３０ｎｍ以下の範囲内の厚さを有し、
    前記第１の強磁性層および前記第２の強磁性層が、コバルト鉄合金（ＣｏＦｅ）、コバルトニッケル鉄合金（ＣｏＮｉＦｅ）、コバルト鉄合金ホウ化物（ＣｏＦｅＢ）またはニッケル鉄合金（ＮｉＦｅ）により構成されていると共に、１ｎｍ以上２０ｎｍ以下の範囲内の厚さを有し、
    前記第１の結合層が、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）またはクロム（Ｃｒ）により構成されていると共に、前記第１の強磁性層と前記第２の強磁性層との間の反平行結合を維持することが可能な厚さを有している
    ことを特徴とする請求項４記載の磁気トンネル接合型磁気ランダムアクセスメモリセル。
  7. 前記第３の強磁性層および前記第４の強磁性層が、コバルト鉄合金（ＣｏＦｅ）、コバルトニッケル鉄合金（ＣｏＮｉＦｅ）、コバルト鉄合金ホウ化物（ＣｏＦｅＢ）またはニッケル鉄合金（ＮｉＦｅ）により構成されていると共に、１ｎｍ以上２０ｎｍ以下の範囲内の厚さを有し、
    前記第２の結合層が、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）またはクロム（Ｃｒ）により構成されていると共に、前記第３の強磁性層と前記第４の強磁性層との間の反平行結合を維持することが可能な厚さを有している
    ことを特徴とする請求項５記載の磁気トンネル接合型磁気ランダムアクセスメモリセル。
  8. 前記保護層が、ルテニウム（Ｒｕ）またはタンタル（Ｔａ）により構成されていると共に、１ｎｍ以上１００ｎｍ以下の範囲内の厚さを有し、あるいは酸化アルミニウム（Ａｌ2 Ｏ3 ）、酸化タンタル（ＴａＯ）または酸化クロム（ＣｒＯ）により構成されていると共に、０．２ｎｍ以上０．８ｎｍ以下の範囲内の厚さを有している
    ことを特徴とする請求項４記載の磁気トンネル接合型磁気ランダムアクセスメモリセル。
  9. 前記隣接軟磁性層と前記強磁性フリー層との間の垂直距離が、その強磁性フリー層の水平寸法の１／５よりも小さくなっている
    ことを特徴とする請求項１記載の磁気トンネル接合型磁気ランダムアクセスメモリセル。
  10. 前記複合ビット線の幅が、前記磁気トンネル接合素子の水平寸法よりも大きくなっている
    ことを特徴とする請求項１記載の磁気トンネル接合型磁気ランダムアクセスメモリセル。
  11. 前記複合ビット線の厚さが、１００ｎｍよりも小さくなっている
    ことを特徴とする請求項１記載の磁気トンネル接合型磁気ランダムアクセスメモリセル。
  12. さらに、前記磁気トンネル接合素子から離れた位置において前記記録ワード線の表面に設けられた磁気被覆層を備えた
    ことを特徴とする請求項１記載の磁気トンネル接合型磁気ランダムアクセスメモリセル。
  13. 前記磁気トンネル接合素子が前記複合ビット線の延在方向に長軸が沿った楕円形状の水平断面を有することにより、前記強磁性フリー層が形状磁気異方性を有しており、
    その形状磁気異方性を利用して前記隣接軟磁性層と前記強磁性フリー層との間の静磁気的結合が増強されている
    ことを特徴とする請求項１記載の磁気トンネル接合型磁気ランダムアクセスメモリセル。
  14. 前記強磁性フリー層が一軸結晶磁気異方性を有しており、
    その一軸結晶磁気異方性を利用して前記隣接軟磁性層と前記強磁性フリー層との間の静磁気的結合が増強されている
    ことを特徴とする請求項１記載の磁気トンネル接合型磁気ランダムアクセスメモリセル。
  15. 円形状または２よりも小さなアスペクト比を有する楕円形状の水平断面を有する複数の磁気トンネル接合型磁気ランダムアクセスメモリセル、を含む磁気トンネル接合型磁気ランダムアクセスメモリセルアレイであって、
    各磁気トンネル接合型磁気ランダムアクセスメモリセルが、
    所定の水平面内において第１の方向に延在すると共に隣接軟磁性層を含む複合ビット線と、
    前記所定の水平面から垂直方向に離間された他の水平面内において前記第１の方向と交差する第２の方向に延在する記録ワード線と、
    前記複合ビット線および前記記録ワード線が互いに交差する位置においてそれらの複合ビット線と記録ワード線との間に配置され、前記隣接軟磁性層に近接されることにより静磁気的に結合された強磁性フリー層を含む積層構造を有する磁気トンネル接合素子と、を備え、
    前記複合ビット線は、前記磁気トンネル接合素子から遠い側から順に前記隣接軟磁性層および非磁性導電性層が積層された積層構造を有し、
    前記隣接軟磁性層の磁気双極子モーメントをＭｓ（ＳＡＬ）、前記強磁性フリー層の磁気双極子モーメントをＭｓ（ｆｒｅｅ）、前記隣接軟磁性層の厚さをｔ、前記磁気トンネル接合素子の水平断面の直径をａ、前記隣接軟磁性層と前記強磁性フリー層との間隔をｒとしたとき、前記隣接軟磁性層と前記強磁性フリー層との静磁気的結合による相互作用異方性Ｋｉｎは、Ｋｉｎ∝Ｍｓ（ＳＡＬ）×Ｍｓ（ｆｒｅｅ）×ｔ×ａ2 ×ｒ-3という比例関係式により表される
    ことを特徴とする磁気トンネル接合型磁気ランダムアクセスメモリセルアレイ。
  16. 所定の水平面内において第１の方向に延在すると共に隣接軟磁性層を含むように複合ビット線を形成する第１の工程と、
    前記複合ビット線上に、前記隣接軟磁性層に近接されることにより静磁気的に結合された強磁性フリー層を含む積層構造を有するように磁気トンネル接合素子を形成する第２の工程と、
    円形状または２よりも小さなアスペクト比を有する楕円形状の水平断面を有するように前記磁気トンネル接合素子をパターニングする第３の工程と、
    前記磁気トンネル接合素子をアニールする第４の工程と、
    前記磁気トンネル接合素子上に、前記所定の水平面から垂直方向に離間された他の水平面内において前記第１の方向と交差する第２の方向に延在するように記録ワード線を形成することにより、前記複合ビット線および前記記録ワード線が互いに交差する位置に前記磁気トンネル接合素子を配置させる第５の工程と、を含み、
    前記複合ビット線が、前記磁気トンネル接合素子から遠い側から順に前記隣接軟磁性層および非磁性導電性層が積層された積層構造を有するようにし、
    前記隣接軟磁性層の磁気双極子モーメントをＭｓ（ＳＡＬ）、前記強磁性フリー層の磁気双極子モーメントをＭｓ（ｆｒｅｅ）、前記隣接軟磁性層の厚さをｔ、前記磁気トンネル接合素子の水平断面の直径をａ、前記隣接軟磁性層と前記強磁性フリー層との間隔をｒとしたとき、前記隣接軟磁性層と前記強磁性フリー層との静磁気的結合による相互作用異方性Ｋｉｎが、Ｋｉｎ∝Ｍｓ（ＳＡＬ）×Ｍｓ（ｆｒｅｅ）×ｔ×ａ2 ×ｒ-3という比例関係式により表されるようにする
    ことを特徴とする磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  17. 前記第１の工程が、
    前記隣接軟磁性層を形成する工程と、
    その隣接軟磁性層上に非磁性導電性層を形成する工程と、を含む
    ことを特徴とする請求項１６記載の磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  18. 銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅銀合金（ＣｕＡｇ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）またはそれらの合金を含む単層構造または積層構造を有すると共に、１００ｎｍよりも小さな厚さを有するように前記非磁性導電性層を形成する
    ことを特徴とする請求項１７記載の磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  19. コバルト（Ｃｏ）、鉄（Ｆｅ）およびニッケル（Ｎｉ）を含む合金を使用して、前記強磁性フリー層の厚さよりも大きな厚さを有するように前記隣接軟磁性層を形成する
    ことを特徴とする請求項１７記載の磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  20. 前記第２の工程が、
    前記複合ビット線上に、シード層を形成する工程と、
    前記シード層上に、反強磁性ピンニング層を形成する工程と、
    前記反強磁性ピンニング層上に、互いに反対かつ等しい磁気モーメントを有する第１の強磁性層および第２の強磁性層が第１の結合層を挟んで積層された積層構造を有するようにシンセティック強磁性ピンド層を形成する工程と、
    前記シンセティック強磁性ピンド層上に、トンネルバリア層を形成する工程と、
    前記トンネルバリア層上に、前記強磁性フリー層を形成する工程と、
    前記強磁性フリー層上に、保護層を形成する工程と、を含み、
    前記第４の工程において、前記反強磁性ピンニング層を利用して前記シンセティック強磁性ピンド層の磁化方向を固定させる
    ことを特徴とする請求項１６記載の磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  21. 互いに反対かつ等しい磁気モーメントを有する第３の強磁性層および第４の強磁性層が第２の結合層を挟んで積層された積層構造を有するシンセティック強磁性フリー層となるように前記強磁性フリー層を形成する
    ことを特徴とする請求項２０記載の磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  22. 白金マンガン合金（ＰｔＭｎ）、ニッケルマンガン合金（ＮｉＭｎ）、オスミウムマンガン合金（ＯｓＭｎ）、イリジウムマンガン合金（ＩｒＭｎ）、酸化ニッケル（ＮｉＯ）またはコバルトニッケル合金酸化物（ＣｏＮｉＯ）を使用して、４ｎｍ以上３０ｎｍ以下の範囲内の厚さを有するように前記反強磁性ピンニング層を形成し、
    コバルト鉄合金（ＣｏＦｅ）、コバルトニッケル鉄合金（ＣｏＮｉＦｅ）、コバルト鉄合金ホウ化物（ＣｏＦｅＢ）またはニッケル鉄合金（ＮｉＦｅ）を使用して、１ｎｍ以上２０ｎｍ以下の範囲内の厚さを有するように前記第１の強磁性層および前記第２の強磁性層を形成し、
    ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）またはクロム（Ｃｒ）を使用して、前記第１の強磁性層と前記第２の強磁性層との間の反平行結合を維持することが可能な厚さを有するように前記第１の結合層を形成する
    ことを特徴とする請求項２０記載の磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  23. コバルト鉄合金（ＣｏＦｅ）、コバルトニッケル鉄合金（ＣｏＮｉＦｅ）、コバルト鉄合金ホウ化物（ＣｏＦｅＢ）またはニッケル鉄合金（ＮｉＦｅ）を使用して、１ｎｍ以上２０ｎｍ以下の範囲内の厚さを有するように前記第３の強磁性層および前記第４の強磁性層を形成し、
    ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）またはクロム（Ｃｒ）を使用して、前記第３の強磁性層と前記第４の強磁性層との間の反平行結合を維持することが可能な厚さを有するように前記第２の結合層を形成する
    ことを特徴とする請求項２１記載の磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  24. ルテニウム（Ｒｕ）またはタンタル（Ｔａ）を使用して１ｎｍ以上１００ｎｍ以下の範囲内の厚さを有するように、あるいは酸化アルミニウム（Ａｌ2 Ｏ3 ）、酸化タンタル（ＴａＯ）または酸化クロム（ＣｒＯ）を使用して０．２ｎｍ以上０．８ｎｍ以下の範囲内の厚さを有するように前記保護層を形成する
    ことを特徴とする請求項２０記載の磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  25. 前記隣接軟磁性層と前記強磁性フリー層との間の垂直距離が、その強磁性フリー層の水平寸法の１／５よりも小さくなるようにする
    ことを特徴とする請求項１６記載の磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  26. 前記複合ビット線の幅が、前記磁気トンネル接合素子の水平寸法よりも大きくなるようにする
    ことを特徴とする請求項１６記載の磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  27. 前記複合ビット線の厚さが、１００ｎｍよりも小さくなるようにする
    ことを特徴とする請求項１６記載の磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  28. さらに、前記磁気トンネル接合素子から離れた位置において前記記録ワード線の表面上に磁気被覆層を形成する第６の工程を含む
    ことを特徴とする請求項１６記載の磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  29. 前記第３の工程において、前記複合ビット線の延在方向に長軸が沿った楕円形状の水平断面を有するように前記磁気トンネル接合素子をパターニングして、前記強磁性層フリー層に形状磁気異方性を生じさせることにより、その形状磁気異方性を利用して前記隣接軟磁性層と前記強磁性フリー層との間の静磁気的結合を増強させる
    ことを特徴とする請求項１６記載の磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  30. 前記第４の工程において、前記強磁性フリー層に一軸結晶磁気異方性を生じさせることにより、その一軸結晶磁気異方性を利用して前記隣接軟磁性層と前記強磁性フリー層との間の静磁気的結合を増強させる
    ことを特徴とする請求項１６記載の磁気トンネル接合型磁気ランダムアクセスメモリセルの製造方法。
  31. 円形状または２よりも小さなアスペクト比を有する楕円形状の水平断面を有する複数の磁気トンネル接合型磁気ランダムアクセスメモリセル、を含む磁気トンネル接合型磁気ランダムアクセスメモリセルアレイの製造方法であって、
    各磁気トンネル接合型磁気ランダムアクセスメモリセルを形成する工程が、
    所定の水平面内において第１の方向に延在すると共に隣接軟磁性層を含むように複合ビット線を形成する第１の工程と、
    前記複合ビット線上に、前記隣接軟磁性層に近接されることにより静磁気的に結合された強磁性フリー層を含む積層構造を有するように磁気トンネル接合素子を形成する第２の工程と、
    円形状または２よりも小さなアスペクト比を有する楕円形状の水平断面を有するように前記磁気トンネル接合素子をパターニングする第３の工程と、
    前記磁気トンネル接合素子をアニールする第４の工程と、
    前記磁気トンネル接合素子上に、前記所定の水平面から垂直方向に離間された他の水平面内において前記第１の方向と交差する第２の方向に延在するように記録ワード線を形成することにより、前記複合ビット線および前記記録ワード線が互いに交差する位置に前記磁気トンネル接合素子を配置させる第５の工程と、を含み、
    前記複合ビット線が、前記磁気トンネル接合素子から遠い側から順に前記隣接軟磁性層および非磁性導電性層が積層された積層構造を有するようにし、
    前記隣接軟磁性層の磁気双極子モーメントをＭｓ（ＳＡＬ）、前記強磁性フリー層の磁気双極子モーメントをＭｓ（ｆｒｅｅ）、前記隣接軟磁性層の厚さをｔ、前記磁気トンネル接合素子の水平断面の直径をａ、前記隣接軟磁性層と前記強磁性フリー層との間隔をｒとしたとき、前記隣接軟磁性層と前記強磁性フリー層との静磁気的結合による相互作用異方性Ｋｉｎが、Ｋｉｎ∝Ｍｓ（ＳＡＬ）×Ｍｓ（ｆｒｅｅ）×ｔ×ａ2 ×ｒ-3という比例関係式により表されるようにする
    ことを特徴とする磁気トンネル接合型磁気ランダムアクセスメモリセルアレイの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7105372B2 (en) * 2004-01-20 2006-09-12 Headway Technologies, Inc. Magnetic tunneling junction film structure with process determined in-plane magnetic anisotropy
US7211874B2 (en) * 2004-04-06 2007-05-01 Headway Technologies, Inc. Magnetic random access memory array with free layer locking mechanism
US7132707B2 (en) * 2004-08-03 2006-11-07 Headway Technologies, Inc. Magnetic random access memory array with proximate read and write lines cladded with magnetic material
US7576956B2 (en) * 2004-07-26 2009-08-18 Grandis Inc. Magnetic tunnel junction having diffusion stop layer
US7224601B2 (en) 2005-08-25 2007-05-29 Grandis Inc. Oscillating-field assisted spin torque switching of a magnetic tunnel junction memory element
US7973349B2 (en) 2005-09-20 2011-07-05 Grandis Inc. Magnetic device having multilayered free ferromagnetic layer
US7777261B2 (en) 2005-09-20 2010-08-17 Grandis Inc. Magnetic device having stabilized free ferromagnetic layer
US7859034B2 (en) * 2005-09-20 2010-12-28 Grandis Inc. Magnetic devices having oxide antiferromagnetic layer next to free ferromagnetic layer
US8582252B2 (en) 2005-11-02 2013-11-12 Seagate Technology Llc Magnetic layer with grain refining agent
US7430135B2 (en) * 2005-12-23 2008-09-30 Grandis Inc. Current-switched spin-transfer magnetic devices with reduced spin-transfer switching current density
JP2007194327A (ja) * 2006-01-18 2007-08-02 Alps Electric Co Ltd トンネル型磁気検出素子
US20070246787A1 (en) * 2006-03-29 2007-10-25 Lien-Chang Wang On-plug magnetic tunnel junction devices based on spin torque transfer switching
EP1863034B1 (en) * 2006-05-04 2011-01-05 Hitachi, Ltd. Magnetic memory device
US7486550B2 (en) * 2006-06-06 2009-02-03 Micron Technology, Inc. Semiconductor magnetic memory integrating a magnetic tunneling junction above a floating-gate memory cell
US7456029B2 (en) * 2006-06-28 2008-11-25 Magic Technologies, Inc. Planar flux concentrator for MRAM devices
US7502249B1 (en) 2006-07-17 2009-03-10 Grandis, Inc. Method and system for using a pulsed field to assist spin transfer induced switching of magnetic memory elements
US7532505B1 (en) 2006-07-17 2009-05-12 Grandis, Inc. Method and system for using a pulsed field to assist spin transfer induced switching of magnetic memory elements
US7851840B2 (en) * 2006-09-13 2010-12-14 Grandis Inc. Devices and circuits based on magnetic tunnel junctions utilizing a multilayer barrier
TWI330366B (en) * 2007-02-07 2010-09-11 Ind Tech Res Inst Magnetic memory device
US7957179B2 (en) 2007-06-27 2011-06-07 Grandis Inc. Magnetic shielding in magnetic multilayer structures
US7982275B2 (en) * 2007-08-22 2011-07-19 Grandis Inc. Magnetic element having low saturation magnetization
US8659852B2 (en) 2008-04-21 2014-02-25 Seagate Technology Llc Write-once magentic junction memory array
US7852663B2 (en) 2008-05-23 2010-12-14 Seagate Technology Llc Nonvolatile programmable logic gates and adders
US7855911B2 (en) 2008-05-23 2010-12-21 Seagate Technology Llc Reconfigurable magnetic logic device using spin torque
US8223532B2 (en) 2008-08-07 2012-07-17 Seagate Technology Llc Magnetic field assisted STRAM cells
US7881098B2 (en) 2008-08-26 2011-02-01 Seagate Technology Llc Memory with separate read and write paths
US7894248B2 (en) 2008-09-12 2011-02-22 Grandis Inc. Programmable and redundant circuitry based on magnetic tunnel junction (MTJ)
US7985994B2 (en) 2008-09-29 2011-07-26 Seagate Technology Llc Flux-closed STRAM with electronically reflective insulative spacer
US7746687B2 (en) 2008-09-30 2010-06-29 Seagate Technology, Llc Thermally assisted multi-bit MRAM
US8169810B2 (en) 2008-10-08 2012-05-01 Seagate Technology Llc Magnetic memory with asymmetric energy barrier
US8487390B2 (en) * 2008-10-08 2013-07-16 Seagate Technology Llc Memory cell with stress-induced anisotropy
US7880209B2 (en) * 2008-10-09 2011-02-01 Seagate Technology Llc MRAM cells including coupled free ferromagnetic layers for stabilization
US8089132B2 (en) 2008-10-09 2012-01-03 Seagate Technology Llc Magnetic memory with phonon glass electron crystal material
US8039913B2 (en) 2008-10-09 2011-10-18 Seagate Technology Llc Magnetic stack with laminated layer
US8045366B2 (en) 2008-11-05 2011-10-25 Seagate Technology Llc STRAM with composite free magnetic element
KR20100052597A (ko) * 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
US8043732B2 (en) 2008-11-11 2011-10-25 Seagate Technology Llc Memory cell with radial barrier
US7826181B2 (en) 2008-11-12 2010-11-02 Seagate Technology Llc Magnetic memory with porous non-conductive current confinement layer
US8289756B2 (en) 2008-11-25 2012-10-16 Seagate Technology Llc Non volatile memory including stabilizing structures
US7826259B2 (en) 2009-01-29 2010-11-02 Seagate Technology Llc Staggered STRAM cell
US9368716B2 (en) 2009-02-02 2016-06-14 Qualcomm Incorporated Magnetic tunnel junction (MTJ) storage element and spin transfer torque magnetoresistive random access memory (STT-MRAM) cells having an MTJ
US8053255B2 (en) 2009-03-03 2011-11-08 Seagate Technology Llc STRAM with compensation element and method of making the same
US8363459B2 (en) * 2009-06-11 2013-01-29 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US7999338B2 (en) 2009-07-13 2011-08-16 Seagate Technology Llc Magnetic stack having reference layers with orthogonal magnetization orientation directions
JP5655391B2 (ja) * 2010-06-23 2015-01-21 ソニー株式会社 記憶素子及び記憶装置
US9006704B2 (en) 2011-02-11 2015-04-14 Headway Technologies, Inc. Magnetic element with improved out-of-plane anisotropy for spintronic applications
US20120241878A1 (en) * 2011-03-24 2012-09-27 International Business Machines Corporation Magnetic tunnel junction with iron dusting layer between free layer and tunnel barrier
US8592927B2 (en) 2011-05-04 2013-11-26 Magic Technologies, Inc. Multilayers having reduced perpendicular demagnetizing field using moment dilution for spintronic applications
US9007818B2 (en) 2012-03-22 2015-04-14 Micron Technology, Inc. Memory cells, semiconductor device structures, systems including such cells, and methods of fabrication
US8923038B2 (en) 2012-06-19 2014-12-30 Micron Technology, Inc. Memory cells, semiconductor device structures, memory systems, and methods of fabrication
US9054030B2 (en) 2012-06-19 2015-06-09 Micron Technology, Inc. Memory cells, semiconductor device structures, memory systems, and methods of fabrication
JP2013016820A (ja) * 2012-08-20 2013-01-24 Hitachi Ltd トンネル磁気抵抗効果素子、それを用いた磁気メモリセル及びランダムアクセスメモリ
US9379315B2 (en) 2013-03-12 2016-06-28 Micron Technology, Inc. Memory cells, methods of fabrication, semiconductor device structures, and memory systems
US9368714B2 (en) 2013-07-01 2016-06-14 Micron Technology, Inc. Memory cells, methods of operation and fabrication, semiconductor device structures, and memory systems
US9466787B2 (en) 2013-07-23 2016-10-11 Micron Technology, Inc. Memory cells, methods of fabrication, semiconductor device structures, memory systems, and electronic systems
US9461242B2 (en) 2013-09-13 2016-10-04 Micron Technology, Inc. Magnetic memory cells, methods of fabrication, semiconductor devices, memory systems, and electronic systems
US9608197B2 (en) 2013-09-18 2017-03-28 Micron Technology, Inc. Memory cells, methods of fabrication, and semiconductor devices
US10454024B2 (en) 2014-02-28 2019-10-22 Micron Technology, Inc. Memory cells, methods of fabrication, and memory devices
US9281466B2 (en) 2014-04-09 2016-03-08 Micron Technology, Inc. Memory cells, semiconductor structures, semiconductor devices, and methods of fabrication
US9269888B2 (en) 2014-04-18 2016-02-23 Micron Technology, Inc. Memory cells, methods of fabrication, and semiconductor devices
US9349945B2 (en) 2014-10-16 2016-05-24 Micron Technology, Inc. Memory cells, semiconductor devices, and methods of fabrication
US9768377B2 (en) 2014-12-02 2017-09-19 Micron Technology, Inc. Magnetic cell structures, and methods of fabrication
US10439131B2 (en) 2015-01-15 2019-10-08 Micron Technology, Inc. Methods of forming semiconductor devices including tunnel barrier materials
KR102465539B1 (ko) 2015-09-18 2022-11-11 삼성전자주식회사 자기 터널 접합 구조체를 포함하는 반도체 소자 및 그의 형성 방법
US9966529B1 (en) 2017-03-17 2018-05-08 Headway Technologies, Inc. MgO insertion into free layer for magnetic memory applications
US10276784B1 (en) * 2017-10-30 2019-04-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated operating and fabricating method
US10325639B2 (en) 2017-11-20 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Initialization process for magnetic random access memory (MRAM) production
US10522745B2 (en) 2017-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance MgO capping layer for perpendicularly magnetized magnetic tunnel junctions
US10665773B2 (en) 2018-01-26 2020-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride capping layer for spin torque transfer (STT)-magnetoresistive random access memory (MRAM)
CN109244233B (zh) * 2018-07-26 2021-02-19 西安交通大学 基于人工反铁磁固定层的磁性隧道结器件及随机存储装置
US10522746B1 (en) 2018-08-07 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dual magnetic tunnel junction devices for magnetic random access memory (MRAM)
US10797225B2 (en) 2018-09-18 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual magnetic tunnel junction (DMTJ) stack design
US10950782B2 (en) 2019-02-14 2021-03-16 Headway Technologies, Inc. Nitride diffusion barrier structure for spintronic applications
US11264566B2 (en) 2019-06-21 2022-03-01 Headway Technologies, Inc. Magnetic element with perpendicular magnetic anisotropy (PMA) and improved coercivity field (Hc)/switching current ratio
US11264560B2 (en) 2019-06-21 2022-03-01 Headway Technologies, Inc. Minimal thickness, low switching voltage magnetic free layers using an oxidation control layer and magnetic moment tuning layer for spintronic applications
CN113744777B (zh) * 2021-09-08 2024-01-02 北京航空航天大学 磁性随机存储器的存储单元及数据多态存储控制方法
US11823724B2 (en) 2021-10-26 2023-11-21 International Business Machines Corporation Magneto-electric low power analogue magnetic tunnel junction memory

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650958A (en) 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
US5966323A (en) 1997-12-18 1999-10-12 Motorola, Inc. Low switching field magnetoresistive tunneling junction for high density arrays
US5969978A (en) * 1998-09-30 1999-10-19 The United States Of America As Represented By The Secretary Of The Navy Read/write memory architecture employing closed ring elements
US6005800A (en) * 1998-11-23 1999-12-21 International Business Machines Corporation Magnetic memory array with paired asymmetric memory cells for improved write margin
US6872993B1 (en) * 1999-05-25 2005-03-29 Micron Technology, Inc. Thin film memory device having local and external magnetic shielding
US6166948A (en) 1999-09-03 2000-12-26 International Business Machines Corporation Magnetic memory array with magnetic tunnel junction memory cells having flux-closed free layers
US6611405B1 (en) 1999-09-16 2003-08-26 Kabushiki Kaisha Toshiba Magnetoresistive element and magnetic memory device
US6211090B1 (en) 2000-03-21 2001-04-03 Motorola, Inc. Method of fabricating flux concentrating layer for use with magnetoresistive random access memories
US6936903B2 (en) * 2001-09-25 2005-08-30 Hewlett-Packard Development Company, L.P. Magnetic memory cell having a soft reference layer
US6531723B1 (en) 2001-10-16 2003-03-11 Motorola, Inc. Magnetoresistance random access memory for improved scalability
US6740947B1 (en) * 2002-11-13 2004-05-25 Hewlett-Packard Development Company, L.P. MRAM with asymmetric cladded conductor
JP2004273969A (ja) * 2003-03-12 2004-09-30 Sony Corp 磁気記憶装置の製造方法
US7211874B2 (en) 2004-04-06 2007-05-01 Headway Technologies, Inc. Magnetic random access memory array with free layer locking mechanism

Also Published As

Publication number Publication date
EP1610341A3 (en) 2006-06-14
EP1610341A2 (en) 2005-12-28
DE602005016749D1 (de) 2009-11-05
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KR20060046496A (ko) 2006-05-17

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