JP5065671B2 - プリント配線板の検査方法 - Google Patents
プリント配線板の検査方法 Download PDFInfo
- Publication number
- JP5065671B2 JP5065671B2 JP2006353037A JP2006353037A JP5065671B2 JP 5065671 B2 JP5065671 B2 JP 5065671B2 JP 2006353037 A JP2006353037 A JP 2006353037A JP 2006353037 A JP2006353037 A JP 2006353037A JP 5065671 B2 JP5065671 B2 JP 5065671B2
- Authority
- JP
- Japan
- Prior art keywords
- inner layer
- pattern
- wiring board
- printed wiring
- layer pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
- G01R31/2805—Bare printed circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
- H05K1/0268—Marks, test patterns or identification means for electrical inspection or testing
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4679—Aligning added circuit layers or via connections relative to previous circuit layers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09509—Blind vias, i.e. vias having one side closed
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/16—Inspection; Monitoring; Aligning
- H05K2203/162—Testing a finished product, e.g. heat cycle testing of solder joints
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
図1は、プリント配線板1の全体を示す。プリント配線板1は、例えば製造単位としての積層板(いわゆるワーク)であり、そのなかに後に製品となる複数の製品部2を含む。製品部2は、後工程でプリント配線板1から切り出され、システム基板として電子機器などに実装される。
式(1)c=a×2―(a+b)
例えば、ビア10の半径aが60μm、内層ずれの許容量bが50μmとすれば、内層パターン21の先端21aは、領域Aの中心から10μmだけ離して形成される。換言すれば、内層ずれが無い場合には、内層パターン21がビア10に対して内層ずれの許容量bに対応する長さだけ重なるように形成されている。
例えばベタな銅箔層を有するコア積層板に対してエッチング処理を行い、不要な銅を除去してテストクーポン部3に内層パターン21を形成する。この内層パターン21は、製品部2の内層ランド7や内層パターン8と同時に形成される。
上記のように形成されたプリント配線板1に対して、テストクーポン部3のランド9と内層パターン21との間の導通状態を検出する。この検出においてランド9と内層パターン21とが導通していると、ビア10が領域Aの内側にあり、内層ずれが生じていないことが分かる(図8参照)。
上記のように形成されたプリント配線板41に対して、第1および第2のパッド51,52の間の導通状態(すなわち配線パターン53の導通状態)を検出する。第1および第2のパッド51,52の間が導通していれば、第1ないし第4の検出部31,32,45,46においてビア10が内層パターン21に導通していることが分かる。すなわちプリント配線板41の内層ずれが許容範囲内であることが分かる。
上記のように形成されたプリント配線板61に対して、第1の実施形態と同様に、第1および第2のパッド51,52の間の導通状態を検出する。第1および第2のパッド51,52の間が断線していれば、第1ないし第4の検出部31,32,45,46の一箇所または複数個所でビア10が内層パターン21から断線されていることが分かる。
なお第1および第2のスルーホールに代えて、ブラインドビアを設けてもよい。
Claims (11)
- 表層面と、
線状の内層パターンが設けられた内層面と、
上記表層面に設けられたランドと、上記ランドから上記内層面に通じるビアと、内層ずれが無い場合には上記内層ずれの許容量に対応する長さだけ上記ビアと重なり、上記内層ずれが許容範囲内である場合に上記ビアに電気的に接続され、上記内層ずれが許容範囲外である場合に上記ビアから外れる上記内層パターンの一部と、を其々有した複数の検出部と、
上記内層ずれが許容範囲内である場合に上記内層パターンとともに上記複数の検出部のランドを電気的に直列に接続する配線パターンと、
を具備するプリント配線板を準備し、
上記複数の検出部は、上記ランドと上記ビアと上記内層パターンの一部とを其々含む二つの検出部を含み、一方の上記検出部で上記内層パターンが上記ビアを向いて延びる方向と、他方の上記検出部で上記内層パターンが上記ビアを向いて延びる方向とは互いに異なり、
上記配線パターンの導通状態を検出することで、上記複数の検出部における上記ランドと上記内層パターンとの間の導通状態を検出するプリント配線板の検査方法。 - 請求項1の記載において、
上記プリント配線板は、上記複数の検出部は、四つの検出部を含み、この四つの検出部において上記内層パターンは各検出部の上記ビアに対して互いに90度ずつ異なる方向から延び、
上記配線パターンの導通状態を検出することで、上記四つの検出部における上記ランドと上記内層パターンとの導通状態を検出するプリント配線板の検査方法。 - 請求項1または請求項2の記載において、
上記配線パターンは、上記表層面に設けられ、上記プリント配線板は、複数の上記ランドに通じる上記配線パターンの途中にパッドを有し、
上記パッドと上記検出部の各ランドとの間の導通状態を検出するプリント配線板の検査方法。 - 表層面と、
内層パターンが設けられた内層面と、
上記表層面に設けられたランドと、上記ランドから上記内層面に通じるビアと、内層ずれが許容範囲内である場合に上記ビアに電気的に接続される上記内層パターンの一部と、を其々有した複数の検出部と、
上記内層ずれが許容範囲内である場合に上記内層パターンとともに上記複数の検出部のランドを電気的に直列に接続する配線パターンと、
を具備するプリント配線板を準備し、
上記複数の検出部は、上記ランドと上記ビアと上記内層パターンの一部とを其々含む二つの検出部を含み、一方の上記検出部で上記内層パターンが上記ビアを向いて延びる方向と、他方の上記検出部で上記内層パターンが上記ビアを向いて延びる方向とは互いに異なり、
上記配線パターンの導通状態を検出することで、上記複数の検出部における上記ランドと上記内層パターンとの間の導通状態を検出するプリント配線板の検査方法。 - 表層面と、
内層パターンが設けられた内層面と、
上記表層面に設けられたランドと、上記ランドと上記内層面とに亘るビアと、内層ずれが許容範囲内である場合に上記ビアに電気的に接続される上記内層パターンの一部と、を其々有した複数の検出部と、
上記内層ずれが許容範囲内である場合に上記内層パターンとともに上記複数の検出部のランドを電気的に直列に接続する配線パターンと、
を具備したプリント配線板を準備し、
上記配線パターンの導通状態を検出するプリント配線板の検査方法。 - 請求項5の記載において、
上記複数の検出部は、第1の検出部と、第2の検出部とを含み、
上記第1の検出部で上記内層パターンが上記ビアを向いて延びる方向と、上記第2検出部で上記内層パターンが上記ビアを向いて延びる方向とが互いに異なるプリント配線板の検査方法。 - 請求項5または請求項6の記載において、
上記複数の検出部は、四つの検出部を含み、
上記四つの検出部では、上記内層パターンは各検出部のビアに対して互いに90度ずつ異なる方向から延びたプリント配線板の検査方法。 - 請求項5乃至請求項7のいずれかの記載において、
上記内層パターンは、上記内層ずれが許容範囲内である場合には上記ビアに接し、上記内層ずれが許容範囲外である場合には上記ビアから外れるプリント配線板の検査方法。 - 請求項5乃至請求項8のいずれかの記載において、
上記内層パターンは、上記内層ずれが無い場合には上記内層ずれの許容量に対応する長さだけ上記ビアと重なるプリント配線板の検査方法。 - 請求項5乃至請求項9のいずれかの記載において、
上記内層パターンは、線状に形成されているプリント配線板の検査方法。 - 請求項5乃至請求項10のいずれかの記載において、
上記配線パターンは、上記表層面に設けられるとともに、該配線パターンの途中にパッドを有し、
上記パッドと上記検出部の各ランドとの間の導通状態を検出するプリント配線板の検査方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006353037A JP5065671B2 (ja) | 2006-12-27 | 2006-12-27 | プリント配線板の検査方法 |
CN2007101932357A CN101212896B (zh) | 2006-12-27 | 2007-11-26 | 印刷线路板的检查方法以及印刷线路板 |
US11/951,055 US20080149382A1 (en) | 2006-12-26 | 2007-12-05 | Method of inspecting printed wiring board and printed wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006353037A JP5065671B2 (ja) | 2006-12-27 | 2006-12-27 | プリント配線板の検査方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008166424A JP2008166424A (ja) | 2008-07-17 |
JP5065671B2 true JP5065671B2 (ja) | 2012-11-07 |
Family
ID=39541246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006353037A Expired - Fee Related JP5065671B2 (ja) | 2006-12-26 | 2006-12-27 | プリント配線板の検査方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20080149382A1 (ja) |
JP (1) | JP5065671B2 (ja) |
CN (1) | CN101212896B (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5400996B2 (ja) * | 2009-09-18 | 2014-01-29 | 日本特殊陶業株式会社 | 多数個取り配線基板およびその製造方法 |
JP5500554B2 (ja) * | 2010-11-26 | 2014-05-21 | 株式会社伸光製作所 | 多層プリント配線板 |
JP2012243994A (ja) * | 2011-05-20 | 2012-12-10 | Toshiba Corp | プリント配線板およびその検査方法 |
CN103796429B (zh) * | 2012-11-01 | 2017-03-15 | 碁鼎科技秦皇岛有限公司 | 电路板的制作方法 |
JP6191465B2 (ja) * | 2014-01-08 | 2017-09-06 | 富士通株式会社 | プリント基板の検査方法及びプリント基板 |
JP6007358B2 (ja) * | 2014-02-27 | 2016-10-12 | 日信工業株式会社 | 回路基板および車両用ブレーキ液圧制御装置 |
TWI620475B (zh) * | 2015-01-12 | 2018-04-01 | 南亞電路板股份有限公司 | 印刷電路板及其製作方法 |
KR102352316B1 (ko) * | 2015-08-11 | 2022-01-18 | 삼성전자주식회사 | 인쇄 회로 기판 |
US9958496B2 (en) * | 2015-08-28 | 2018-05-01 | Oracle International Corporation | Layer-layer registration coupon for printed circuit boards |
US10379153B1 (en) * | 2018-12-04 | 2019-08-13 | Greater Asia Pacific Limited | Printed circuit board test coupon for electrical testing during thermal exposure and method of using the same |
CN113079655B (zh) * | 2020-01-03 | 2022-04-08 | 北大方正集团有限公司 | 用于检测印制电路板加工偏移的检测结构和检测方法 |
CN114485366A (zh) * | 2022-01-28 | 2022-05-13 | 宁波华远电子科技有限公司 | 线路板钻孔的偏位检测方法 |
CN116916525A (zh) * | 2023-09-14 | 2023-10-20 | 惠州市金百泽电路科技有限公司 | 具有内层传输线测试结构的pcb及pcb制作方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5432765A (en) * | 1977-08-17 | 1979-03-10 | Hitachi Ltd | Method of detecting layer shift in print wire board |
JPH0766517A (ja) * | 1993-08-26 | 1995-03-10 | Ibiden Co Ltd | テストクーポンセット |
JPH1154940A (ja) * | 1997-08-05 | 1999-02-26 | Fujitsu Ltd | 多層配線基板のスルーホールの位置ずれ検査方法 |
JP2002252472A (ja) * | 2001-02-27 | 2002-09-06 | Nippon Mektron Ltd | 層間位置ずれ検知回路を有する積層プリント基板 |
-
2006
- 2006-12-27 JP JP2006353037A patent/JP5065671B2/ja not_active Expired - Fee Related
-
2007
- 2007-11-26 CN CN2007101932357A patent/CN101212896B/zh not_active Expired - Fee Related
- 2007-12-05 US US11/951,055 patent/US20080149382A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20080149382A1 (en) | 2008-06-26 |
CN101212896B (zh) | 2010-09-22 |
CN101212896A (zh) | 2008-07-02 |
JP2008166424A (ja) | 2008-07-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5065671B2 (ja) | プリント配線板の検査方法 | |
KR101148317B1 (ko) | 다층회로기판 및 다층회로기판의 제조방법 | |
JP2006173146A5 (ja) | ||
JP2008164377A (ja) | 摩耗ゲージ | |
JP4224056B2 (ja) | 基板検査方法、プリント配線板および電子回路装置 | |
JPH11145628A (ja) | 印刷配線基板 | |
JP2008091439A (ja) | 多層プリント配線板の製造方法 | |
JP5067048B2 (ja) | プリント配線板 | |
JP2010123772A (ja) | プリント配線板の位置認識マークおよびプリント配線板の製造方法 | |
KR20080004988A (ko) | 인쇄회로기판 | |
JP2015130444A (ja) | プリント基板の検査方法及びプリント基板 | |
JP2008135585A (ja) | プリント配線板のVia位置ずれ検査パターン構造 | |
JP2007134427A (ja) | モジュールパッケージ及びモジュールパッケージの製造方法 | |
JP5258497B2 (ja) | プリント配線板のはんだ接合検査用配線構造 | |
KR20050055991A (ko) | 마이크로 비아홀의 테스트 쿠폰이 구비된 인쇄회로기판 및그 제조 방법 | |
JP2000294935A (ja) | 多層基板及び多層基板の検査方法 | |
JP2008028213A (ja) | 回路基板及びその検査方法 | |
JP3206635B2 (ja) | 多層印刷配線板 | |
KR101039775B1 (ko) | 인쇄회로기판의 비아홀 평가 방법 및 테스트 기판 제조방법 | |
KR101474770B1 (ko) | 검사패턴을 구비하는 인쇄회로기판 | |
JP4407607B2 (ja) | 両面プリント配線板の検査方法 | |
KR100570870B1 (ko) | 층간 편심 확인이 가능한 인쇄회로기판 | |
JP2570174B2 (ja) | 多層プリント配線板 | |
JPH1146068A (ja) | 多層配線基板の製造プロセスの評価方法 | |
KR20220151755A (ko) | 다층인쇄회로기판쇼트인자검증기판 및 그의 검증방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090909 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110726 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110728 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110912 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111213 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120515 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120529 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120627 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120717 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120810 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150817 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |