JP2008028213A - 回路基板及びその検査方法 - Google Patents

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Abstract

【課題】電子部品の実装不良の検査を容易にする。
【解決手段】回路基板1の実装面2に、電子部品8の端子8aがはんだ接続される配置領域15が形成されている。配置領域15内には、切り欠き部が形成された分割ランド3、4が互いに離隔するように形成されている。さらに、実装面2には、分割ランド3、4と電気的に接続された配線パターン5、6及び検査ランド11、12が形成されている。検査ランド11、12同士が導通しているか否かを判定して、電子部品の実装不良を検査する。
【選択図】図1

Description

本発明は、回路基板及びその検査方法に関し、特に回路基板のランドの形状に関する。
回路基板に電子部品を実装したとき、回路基板のランドと電子部品の端子とのはんだ接続の不具合により電子部品の実装不良が発生することがある。
このような実装不良の有無を検査するために、例えば、特許文献1に記載された回路基板においては、電子部品の端子が挿入されるスルーホールの開口周辺において、ランドと当該ランドに接続されるべき配線パターンとを空隙部により離隔させている。
このため、電子部品が実装されていない状態においては、ランドと配線パターンとが電気的に絶縁されている。そして、スルーホールを貫通する電子部品の端子とランドとが正常にはんだ接続されたときには、はんだが配線パターンまで濡れ広がり、ランドと配線パターンとが電気的に接続される(導通)。
したがって、ランドと配線パターンとの導通の有無を検査することにより、電子部品の実装不良の有無を検査することができる。
特開2003−234571(図1)
上述した回路基板では、ランドと配線パターンとの導通の有無を検査するため、ランド及び配線パターンのそれぞれに測定装置の探触子を接触させる必要がある。しかしながら、表面実装タイプの電子部品が実装されている場合は、ランド上に電子部品が配置されることになるため、ランドに探触子を直接接触させることが難しい場合があり、電子部品の実装不良の検査が煩雑になる。
そこで、本発明の主たる目的は、電子部品の実装不良の検査を容易にすることができる回路基板の検査方法を提供することである。
本発明の回路基板は、基板と、該基板上において、電子部品の端子が配置される配置領域に互いに離隔するように形成された複数の分割ランドと、前記電子部品の端子と電気的に接続され、かつ互いに独立した複数の検査ランドと、前記各分割ランドと1対1に対応する前記検査ランドとを電気的に接続する配線パターンとを備えている。
また、本発明においては、前記分割ランドが切り欠き部を有する形状であってもよい。
本発明の回路基板の検査方法は、基板と該基板上において、電子部品の端子が配置される配置領域に互いに離隔するように形成された複数の分割ランドと、前記電子部品の端子と電気的に接続され、かつ互いに独立した複数の検査ランドと、前記各分割ランドと1対1に対応する前記検査ランドとを電気的に接続する配線パターンを備えており、前記配置領域に前記電子部品の端子がはんだ接続された回路基板の検査方法であって、前記配置領域に形成された前記分割ランドと電気的に接続された全ての前記検査ランド同士が導通しているか否かを判定するステップを備えている。
また、本発明においては、前記分割ランドが切り欠き部を有する形状で、前記分割ランドと電気的に接続された前記検査ランド同士の導通を判定するステップを備えていてもよい。
本発明によると、同一の配置領域における複数の分割ランドは互いに離隔するように形成されているため、互いに絶縁されている。そして、電子部品の端子が配置領域に正しくはんだ接続されたときは、全ての分割ランドが電子部品の端子を介して導通する。分割ランドの導通がはんだによる接続だけでなく、電子部品の端子も接続に寄与するため接続の信頼性を高めることができる。
また、各分割ランドと1対1に対応する配線パターン及び検査ランドが電気的に接続されているため、全ての分割ランド同士が導通しているか否かを、配線パターンまたは検査ランドに探触子を接触させることで検査することができる。これにより、電子部品の実装不良の有無を容易に検査することができる。さらに、検査ランドに探触子を接触させるため、探触子を電子部品またははんだ付け部に触れた場合と比べ、その押圧力により接触不良品を良品と判定するような間違いをなくすことができる。
以下、本発明の好適な実施の形態である回路基板について、図面を参照しつつ説明する。
図1は、本発明の実施形態に係る回路基板の斜視図である。図2は、回路基板の部分拡大図である。図1に示すように、回路基板1は、電子部品8が表面実装される実装面2を有している。実装面2には、電子部品8が実装面2に実装されたときに、電子部品8の端子8aが配置されるシルク7に囲まれた配置領域15が形成されている。そして、配置領域15内には、端子8aとはんだ接続される分割ランド3、4が形成されている。
図2に示すように、分割ランド3、4は、図2中左右方向に延在する4つの延在部3a、4aをそれぞれ有している。そして、延在部3a、4aは、図2中上下方向に沿って隙間を介して交互に配列している。このように、分割ランド3と分割ランド4とは、配置領域15内において互いに離隔するように形成されており、互いに電気的に絶縁されている。
さらに、実装面2には、他の電子部品が実装されたり、他の配線パターンを中継したりするのに用いられる検査ランド11、12と、分割ランド3と検査ランド11とを電気的に接続する配線パターン5と、分割ランド4と検査ランド12とを電気的に接続する配線パターン6とが形成されている。
これら、分割ランド3、4、検査ランド11、12、及び配線パターン5、6は導電性を有する金属箔であり、銅張積層シート等の金属箔を実装面2の表面に貼着し、エッチング処理を施す方法や、予め所望の形状に形成した銅箔を実装面2の表面に接着する方法で形成されている。
次に、実装面2に対する電子部品8の実装方法について図3を参照しつつ説明する。図3は、図1のIII−III線に関する断面図である。
図3に示すように、配置領域15内に電子部品8の端子8aが載置されると、端子8aは分割ランド3、4上に載置される。そして、分割ランド3、4と端子8aとをはんだ接続することにより、端子8aと分割ランド3、4とがはんだ9により電気的に接続される。分割ランド3と分割ランド4とが端子8aを介して電気的に接続される。これにより、実装面2に対する電子部品8の実装が完了する。
図3においては、電子部品8が正常に実装面2に実装された状態を示しているが、例えば、配置領域15に塗布されたはんだの量が不足しているときに、端子8aが分割ランド3、4から浮いた状態で固定されることがあり、このような場合は実装不良と判断される。
なお、はんだ接続を人手によって行ってもよいし、機械を用いて自動的に行ってもよい。また、はんだ接続の方法も限定されるものではなく、はんだリフロー法のほか、溶融状態のはんだを供給する方法を用いてもよい。
次に、回路基板1の検査方法について説明する。
上述した方法により、回路基板1の実装面2に電子部品8が実装された後に、検査ランド11、12間が導通しているか否かを検査することによって、電子部品8の実装不良を検査する。具体的には、検査ランド11、12に、図示しない測定装置の探触子をそれぞれ接触させ、検査ランド11、12間の抵抗値を測定する。
検査ランド11、12間の抵抗値が所定の値より高い場合は、端子8aが分割ランド3及び分割ランド4の少なくともいずれかとはんだ接続されていないと判断することができ、この場合、電子部品8の実装不良が検出される。
一方、検査ランド11、12間の抵抗値が所定の値より低い場合は、端子8aが分割ランド3及び分割ランド4とはんだ接続されていると判断することができ、この場合、電子部品8が正常に実装されていることが検出される。
以上、説明したように、本実施形態によると、電子部品8の端子8aが配置領域15に正しくはんだ接続されたときは、分割ランド3、4が電子部品8の端子8aを介して導通する。分割ランドの導通がはんだによる接続だけでなく、電子部品の端子も接続に寄与するため接続の信頼性を高めることができる。
また、各分割ランド3、4には、各分割ランド3、4と1対1に対応する配線パターン5、6及び検査ランド11、12が電気的に接続されているため、全ての分割ランド3、4同士が導通しているか否かを、検査ランド11、12に探触子を接触させることで検査することができる。これにより、電子部品8の実装不良の有無を容易に検査することができる。さらに、検査ランド11、12に探触子を接触させるため、探触子を電子部品8またははんだ付け部に触れた場合と比べ、その押圧力により接触不良品を良品と判定するような間違いをなくすことができる。
以上、本発明の好適な実施形態について説明したが、本発明はその趣旨を越えない範囲において変更が可能である。例えば、前述した実施形態では、図1に示すように、分割ランド3、4が4つの延在部3a、4aを有する構成であるが、分割ランド同士が配置領域15内において離隔していれば、各分割ランドは任意の形状であってよい。
例えば、図4に示すように、分割ランド13が、中央部に一方が開放された円形状の切り欠きが形成された形状を有し、分割ランド14が分割ランド13の切り欠き内に配置された円領域と当該円領域から一方に延在する延在部とを含む形状を有していてもよい。
また、本発明においては、検査ランド11、12に測定装置の探触子をそれぞれ接触させていたが、配線パターン5、6の探触子を接触させる領域を被覆するレジスト膜を予め除去しておいて、配線パターン5、6に探触子をそれぞれ接触させてもよい。
本発明に係る回路基板の斜視図である。 図1の部分拡大図である。 図1のIII-III線に関する断面図である。 図2に示す分割ランドの変形例を示す図である。
符号の説明
1 回路基板
2 実装面
3、4 分割ランド
3a、4a 延在部
5、6 配線パターン
7 シルク
8 電子部品
8a 端子
9 はんだ
11、12 検査ランド
13、14 分割ランド
15 配置領域

Claims (4)

  1. 基板と、
    該基板上において、電子部品の端子が配置される配置領域に互いに離隔するように形成された複数の分割ランドと、
    前記電子部品の端子と電気的に接続され、かつ互いに独立した複数の検査ランドと、
    前記各分割ランドと1対1に対応する前記検査ランドとを電気的に接続する配線パターンとを備えたことを特徴とする回路基板。
  2. 前記分割ランドが切り欠き部を有する形状であることを特徴とする請求項1に記載の回路基板。
  3. 基板と該基板上において、電子部品の端子が配置される配置領域に互いに離隔するように形成された複数の分割ランドと、前記電子部品の端子と電気的に接続され、かつ互いに独立した複数の検査ランドと、前記各分割ランドと1対1に対応する前記検査ランドとを電気的に接続する配線パターンを備えており、前記配置領域に前記電子部品の端子がはんだ接続された回路基板の検査方法であって、
    前記配置領域に形成された前記分割ランドと電気的に接続された全ての前記検査ランド同士が導通しているか否かを判定するステップを備えたことを特徴とする回路基板の検査方法。
  4. 前記分割ランドが切り欠き部を有する形状であることを特徴とする請求項3に記載の回路基板の検査方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011142160A (ja) * 2010-01-06 2011-07-21 Yazaki Corp 配線基板、電子部品実装基板、及び、電子部品実装基板の半田付け確認方法
JP2012134194A (ja) * 2010-12-20 2012-07-12 Nichia Chem Ind Ltd 半導体素子用実装基板及びその実装基板を用いた半導体発光装置並びに半導体発光装置の製造方法
JP2013145838A (ja) * 2012-01-16 2013-07-25 Kyocera Corp 光電変換素子搭載用部材および光電変換装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6273696A (ja) * 1985-09-26 1987-04-04 富士通株式会社 チツプ形部品の搭載方法
JPH0385792A (ja) * 1989-08-30 1991-04-10 Murata Mfg Co Ltd 表面実装用基板
JPH0774455A (ja) * 1993-08-31 1995-03-17 Ibiden Co Ltd プリント配線板
JP2002043711A (ja) * 2000-07-31 2002-02-08 Canon Inc 回路基板、電子機器及び回路基板と電子部品のはんだ付け接合の検査方法
JP2003234571A (ja) * 2002-02-08 2003-08-22 Toyota Motor Corp 回路基板およびその半田付け不良検査方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6273696A (ja) * 1985-09-26 1987-04-04 富士通株式会社 チツプ形部品の搭載方法
JPH0385792A (ja) * 1989-08-30 1991-04-10 Murata Mfg Co Ltd 表面実装用基板
JPH0774455A (ja) * 1993-08-31 1995-03-17 Ibiden Co Ltd プリント配線板
JP2002043711A (ja) * 2000-07-31 2002-02-08 Canon Inc 回路基板、電子機器及び回路基板と電子部品のはんだ付け接合の検査方法
JP2003234571A (ja) * 2002-02-08 2003-08-22 Toyota Motor Corp 回路基板およびその半田付け不良検査方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011142160A (ja) * 2010-01-06 2011-07-21 Yazaki Corp 配線基板、電子部品実装基板、及び、電子部品実装基板の半田付け確認方法
JP2012134194A (ja) * 2010-12-20 2012-07-12 Nichia Chem Ind Ltd 半導体素子用実装基板及びその実装基板を用いた半導体発光装置並びに半導体発光装置の製造方法
JP2013145838A (ja) * 2012-01-16 2013-07-25 Kyocera Corp 光電変換素子搭載用部材および光電変換装置

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