JP5053518B2 - 走査駆動装置とこれを有する平板表示装置及びその駆動方法 - Google Patents

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Description

本発明は、平板表示装置に関し、特に、走査駆動部の消費電力を減少させると共に走査駆動部の大きさを小さくさせることができるようにした、走査駆動装置とこれを有する平板表示装置及びその駆動方法に関する。
最近、陰極線管(Cathode Ray Tube)の欠点である重量と体積を減らすことが可能な各種平板表示装置(Flat Panel Display：以下「ＦＰＤ」という)が開発されている。ＦＰＤとしては、液晶表示装置(Liquid Crystal Display)、電界放出表示装置(Field Emission Display)、プラズマ表示パネル(Plasma Display Panel)及び電界発光表示装置(Electro-Luminescence Display)などがある。
特許文献１には、アクティブマトリック電子発光表示装置およびその駆動方法に関する技術が開示されている。また、特許文献２には、アクティブマトリックス型表示装置に関する技術が開示されている。従来のＦＰＤは、走査線とデータ線との交差領域に形成された画素を含む画像表示部と、走査線を駆動するための走査駆動部と、データ線を駆動するためのデータ駆動部と、走査駆動部とデータ駆動部を制御するとともに、データ駆動部にデータ信号を供給するための制御部とを備えている。
画素それぞれは、走査線に印加される走査信号によって選択され、データ線に供給されるデータ信号に対応する画像を表示する。
このような画素は、液晶表示装置の液晶セル、電界放出表示装置とプラズマ表示パネルの放電セル、電界発光表示装置の発光セルとすることができる。
制御部は、走査駆動部の駆動タイミングを制御するための選択制御信号を走査駆動部に供給し、データ駆動部の駆動タイミングを制御するためのデータ制御信号をデータ駆動部に供給するとともに外部からのデータ信号をデータ駆動部に供給する。
走査駆動部は、制御部からの選択制御信号、すなわちスタートパルスとクロック信号及び制御信号に応答して走査線を駆動させるための走査信号を発生して走査線に順次供給する。このような走査駆動部は走査信号を発生するための複数のシフトレジスタを含む。
データ駆動部は、制御部から供給されるデータ制御信号に応答して制御部からのデータ信号をデータ線を介して画素に供給する。この際、データ駆動部は、１水平期間１Ｈごとに１水平ライン１Ｈ分ずつのデータ信号ｄａｔａをデータ線に供給する。
このような従来のＦＰＤは、図１に示すように、走査駆動部に供給されるクロック信号ＣＬＫの１周期Ｔの間、データ駆動部の内部クロック信号に従って１水平ライン１Ｈ分のデータ信号ｄａｔａをデータ線ＤＬに供給する。
したがって、従来のＦＰＤは、走査駆動部に供給されるクロック信号ＣＬＫの１周期Ｔの間、１水平ライン１Ｈ分のデータ信号ｄａｔａをデータ線ＤＬに供給するため、走査駆動部に構成されるシフトレジスタの動作周波数によって消費電力が多いという問題点があり、ｎ個の走査線に走査信号を供給するにはｎ個のシフトレジスタが必要であるため、走査駆動部が大きくなるという問題点がある。
韓国特許第２００４−０２９３３２９号明細書 韓国特許第２００４−０００９１０２号明細書
したがって、本発明の目的は、走査駆動部の消費電力を減少させると共に走査駆動部の大きさを縮小させることができるようにした、走査駆動装置とこれを有する平板表示装置及びその駆動方法を提供することにある。
上記目的を達成するための技術的手段として、本発明の第１の観点は、１つのクロック信号に従って順次シフトされる出力信号を発生するシフトレジスタ部と、前記シフトレジスタ部からの出力信号と入力される少なくとも２つの制御信号に従って前記クロック信号の１周期ごとに少なくとも４つの走査信号を出力する走査信号発生部とを備える、走査駆動装置を提供する。
好ましくは、前記走査駆動装置において、前記シフトレジスタ部は、前記クロック信号に従って前記出力信号を発生するためのＮ（但し、Ｎは正の整数）個のシフトレジスタを備える。また、前記走査駆動装置において、前記走査信号発生部は、前記少なくとも２つの制御信号と前記シフトレジスタ部からの出力信号に従って前記走査信号を発生するためのｎ個の否定論理積（NAND）ゲートを備える。そして、前記走査駆動装置において、前記少なくとも２つの制御信号は、同一の周期を有しかつ所定の時間差を有する第１及び第２制御信号である。奇数番目の否定論理積ゲートは、前記第１制御信号と、第ｉ（但し、ｉは１以上の正の整数）シフトレジスタ及び第１ｉ＋１シフトレジスタの出力信号とに従って前記走査信号を発生し、偶数番目の否定論理積ゲートは、前記第２制御信号と、第ｉシフトレジスタ及び第ｉ＋１シフトレジスタの出力信号に従って前記走査信号を発生し、第１シフトレジスタの出力信号は第１及び第２否定論理積ゲートに供給され、第ｎ／２＋１シフトレジスタの出力信号は第ｎ−１及び第ｎ否定論理積ゲートに供給され、第２及び第ｎ／２シフトレジスタそれぞれの出力信号は４つの否定論理積ゲートに供給され、前記第２〜第ｎ／２シフトレジスタのうち、第ｊ（但し、ｊ＝２、３、４、…、ｎ／２）シフトレジスタの出力信号は第ｋ−３、第ｋ−２、第ｋ−１及び第ｋ（但し、ｋは２×ｊ）否定論理積ゲートに供給され、否定論理積ゲートは３入力ＮＡＮＤゲートであり、奇数番目のシフトレジスタは前記クロック信号の立ち上がりエッジをトリガとして信号を出力し、偶数番目のシフトレジスタは前記クロック信号の立ち下がりエッジをトリガとして信号を出力することを特徴とする。
また、本発明の第２の観点は、Ｎ（但し、Ｎは正の整数）個の走査線とＭ(但し、Ｍは正の整数)個のデータ線との交差領域に形成された画素を含む画像表示部と、１つのクロック信号の１周期ごとに少なくとも４つの走査信号を前記走査線に順次供給する走査駆動部と、前記データ線にデータ信号を供給するためのデータ駆動部とを備える、平板表示装置を提供する。
好ましくは、前記平板表示装置は、前記走査駆動部に、スタートパルス及び少なくとも
２つの制御信号を含む選択制御信号を供給するとともに、前記データ駆動部の駆動を制御
するためのデータ制御信号を供給する制御部をさらに備える。また、前記平板表示装置に
おいて、前記走査駆動部は、前記クロック信号に従って前記制御部からのスタートパルス
を順次シフトさせて出力するためのシフトレジスタ部と、前記少なくとも２つの制御信号
と前記シフトレジスタ部からの出力信号に従って前記走査信号を発生するための走査信号
発生部とを備える。そして、前記平板表示装置において、前記シフトレジスタ部は、前記
クロック信号に従って前記スタートパルスを順次シフトさせて出力するためのｎ／２＋１
個のシフトレジスタを備える。また、前記平板表示装置において、前記走査信号発生部は
、前記少なくとも２つの制御信号と前記シフトレジスタ部からの出力信号に従って前記走
査信号を発生するためのｎ個の否定論理積（NAND）ゲートを備える。前記少なくとも２つの制御信号は、同一の周期を有しかつ所定の時間差を有する第１及び第２制御信号であり、奇数番目の否定論理積ゲートは、前記第１制御信号と、第ｉ（但し、ｉは１以上の正の整数）シフトレジスタ及び第ｉ＋１シフトレジスタそれぞれの出力信号とに従って前記走査信号を発生し、偶数番目の否定論理積ゲートは、前記第２制御信号と、第ｉシフトレジスタ及び第ｉ＋１シフトレジスタそれぞれの出力信号とに従って前記走査信号を発生し、第１シフトレジスタの出力信号は、第１及び第２否定論理積ゲートに供給され、第ｎ／２＋１シフトレジスタの出力信号は第ｎ−１及び第ｎ否定論理積ゲートに供給され、第２及び第ｎ／２シフトレジスタそれぞれの出力信号は４つの否定論理積ゲートに供給され、前記第２〜第ｎ／２シフトレジスタのうち、第ｊ（但し、ｊ＝２、３、４、・・・、ｎ／２）シフトレジスタの出力信号は第ｋ−３、第ｋ−２、第ｋ−１及び第ｋ（但し、ｋは２×ｊ）否定論理積ゲートに供給され、否定論理積ゲートは３入力ＮＡＮＤゲートであり、奇数番目のシフトレジスタは前記クロック信号の立ち上がりエッジをトリガとして信号を出力し、偶数番目のシフトレジスタは前記クロック信号の立ち下がりエッジをトリガとして信号を出力することを特徴とする。
さらに、本発明の第３の観点は、Ｎ（但し、Ｎは正の整数）個の走査線とＭ（但し、Ｍは正の整数）個のデータ線との交差領域に形成された画素を含む画像表示部を有する平板表示装置の駆動方法において、１つのクロック信号の１周期ごとに少なくとも４つの走査信号を前記走査線に順次供給する段階と、前記データ線に、前記走査信号に同期するデータ信号を供給する段階とを含む、平板表示装置の駆動方法を提供する。
好ましくは、前記平板表示装置の駆動方法において、前記走査線に順次供給する段階は、ｎ／２＋１個のシフトレジスタを用いて前記クロック信号に従ってスタートパルスを順次シフトさせて出力する段階と、ｎ個の否定論理積（NAND）ゲートを用いて少なくとも２つの制御信号と前記ｎ／２＋１個のシフトレジスタからの出力信号に従って前記走査信号を発生する段階とを含む。前記少なくとも２つの制御信号は、同一の周期を有し、かつ所定の時間差を有する第１及び第２制御信号であり、奇数番目の否定論理積ゲートは、前記第１制御信号と、第ｉ（但し、ｉは１以上の正の整数）シフトレジスタ及び第ｉ＋１シフトレジスタそれぞれの出力信号とに従って前記走査信号を発生し、偶数番目の否定論理積ゲートは、前記第２制御信号と、第ｉシフトレジスタ及び第ｉ＋１シフトレジスタそれぞれの出力信号とに従って前記走査信号を発生し、第１シフトレジスタの出力信号は、第１及び第２否定論理積ゲートに供給され、第ｎ／２＋１シフトレジスタの出力信号は第ｎ−１及び第ｎ否定論理積ゲートに供給され、第２及び第ｎ／２シフトレジスタそれぞれの出力信号は４つの否定論理積ゲートに供給され、前記第２〜第ｎ／２シフトレジスタのうち、第ｊ（但し、ｊ＝２、３、４、・・・、ｎ／２）シフトレジスタの出力信号は第ｋ−３、第ｋ−２、第ｋ−１及び第ｋ（但し、ｋは２×ｊ）否定論理積ゲートに供給され、否定論理積ゲートは３入力ＮＡＮＤゲートであり、奇数番目のシフトレジスタは前記クロック信号の立ち上がりエッジをトリガとして信号を出力し、偶数番目のシフトレジスタは前記クロック信号の立ち下がりエッジをトリガとして信号を出力する。また、前記平板表示装置の駆動方法において、前記データ信号を供給する段階は前記クロック信号の１周期ごとに少なくとも４水平ライン分の前記データ信号を前記データ線に供給する。
本発明による走査駆動装置とこれを有する平板表示装置とその駆動方法は、２つの制御信号と２つのシフトレジスタの出力信号を用いて走査信号を発生させることにより、シフトレジスタに供給されるクロック信号の周期を減少させるとともに、シフトレジスタの数を減少させることができる。これにより、本発明は、走査駆動部に供給されるクロック信号の１周期の間に４つの走査信号を発生し、よって、クロック信号の周波数が減少するので、シフトレジスタのスイッチングによる消費電力を低減させることができ、シフトレジスタの個数を減少させて走査駆動部の大きさを縮小させることがことができる。
以下、本発明の属する技術分野で通常の知識を有する者が本発明を容易に実施することが可能な最も好適な実施形態を図２〜図５を参照して詳細に説明する。
図２は、本発明の実施形態による走査駆動装置とこれを有する平板表示装置を示す図である。図２を参照すると、本発明の実施形態による走査駆動装置とこれを有する平板表示装置は、走査線ＳＬ１〜ＳＬｎとデータ線ＤＬ１〜ＤＬｍとの交差領域に形成された画素１１を含む画像表示部１０と、クロック信号の１周期ごとに少なくとも４つの走査信号ＳＳを走査線ＳＬ１〜ＳＬｎに順次供給するための走査駆動部２０と、データ線ＤＬ１〜ＤＬｍを駆動するためのデータ駆動部３０と、走査駆動部２０とデータ駆動部３０を制御する制御部８とを備える。
画素１１それぞれは、走査線ＳＬに印加される走査信号ＳＳによって選択され、データ線ＤＬに供給されるデータ信号に対応する画像を表示することになる。このような画素１１は、液晶表示装置の液晶セル、電界放出表示装置とプラズマ表示パネルの放電セル、電界発光表示装置の発光セルとすることができる。
制御部８は、走査駆動部２０の駆動タイミングを制御するための選択制御信号を走査駆動部２０に供給し、データ駆動部２０の駆動タイミングを制御するためのデータ制御信号をデータ駆動部３０に供給するとともに外部からのデータ信号をデータ駆動部３０に供給する。
図３は図２の走査駆動部を示す図である。図３及び図２を参照すると、本発明の実施形態による走査駆動部２０は、制御部８からの選択制御信号、すなわちスタートパルスＳＰ、クロック信号ＣＬＫ及び２つの制御信号Ｅｎｂ１、Ｅｎｂ２に応答して走査信号ＳＳを発生して走査線ＳＬに順次供給する。
このため、走査駆動部２０は、複数のシフトレジスタＳＲを含むシフトレジスタ部２２と、複数のNANDゲートＮを含む走査信号発生部２４とを備える。
シフトレジスタ部２２は、ｎ個の走査線ＳＬ１〜ＳＬｎに走査信号ＳＳを供給するためにｎ／２＋１個のシフトレジスタＳＲ１〜ＳＲｎ／２＋１を有する。ｎ／２＋１個のシフトレジスタＳＲ１〜ＳＲｎ／２＋１それぞれは、制御部８からのスタートパルスＳＰをクロック信号ＣＬＫに従って順次シフトさせて走査信号発生部２４に供給する。
具体的に説明すれば、ｎ／２＋１個のシフトレジスタＳＲ１〜ＳＲｎ／２＋１のうち、第１シフトレジスタＳＲ１の出力信号は、ｎ個のNANDゲートＮ１〜Ｎｎのうち、第１及び第２NANDゲートＮ１、Ｎ２の両方に供給され、第ｎ／２＋１シフトレジスタＳＲｎ／２＋１の出力信号は第ｎ−１及び第ｎNANDゲートＮｎ−１、Ｎｎの両方に供給される。また、第２〜第ｎ／２シフトレジスタＳＲ２〜ＳＲｎ／２のうち、いずれか１つのシフトレジスタＳＲｊ（ｊ＝２、３、４、…ｎ／２）の出力信号は、４つのNANDゲートＮｋ−３、Ｎｋ−２、Ｎｋ−１、Ｎｋ）（但し、第ｋ＝２×ｊ）に供給される。この場合、第２〜第ｎ／２シフトレジスタＳＲ２〜ＳＲｎ／２のうち、隣接した２つのシフトレジスタＳＲの出力信号のうちの２つは、隣接した２つのNANDゲートＮｋ−１、Ｎｋ（但し、第ｋ＝２×ｊ）に供給される。
一例として、第２シフトレジスタＳＲ２の出力信号は、第１〜第４NANDゲートＮ１、Ｎ２、Ｎ３、Ｎ４それぞれに供給される、また、第３シフトレジスタＳＲ３の出力信号は第３〜第６NANDゲートＮ３、Ｎ４、Ｎ５、Ｎ６それぞれに供給される。これと同様に、第４〜第ｎ／２シフトレジスタＳＲ４〜ＳＲｎ／２それぞれの出力信号は、第２及び第３シフトレジスタＳＲ３、ＳＲ４と同じ方式で４つのNANDゲートＮｋ−３、Ｎｋ−２、Ｎｋ−１、Ｎｋ（但し、第ｋ＝２×ｊ）に供給される。
ｎ個のNANDゲートＮ１〜Ｎｎそれぞれは、第ｉ（但し、ｉは１以上の正の整数）シフトレジスタＳＲｉ及び第ｉ＋１シフトレジスタＳＲｉ＋１それぞれからの出力信号と、同じ周期を有し且つ所定の時間差を有する第１及び第２制御信号Ｅｎｂ１、Ｅｎｂ２との供給を受ける。この際、ｎ個のNANDゲートＮ１〜Ｎｎのうち、奇数NANDゲートＮ１、Ｎ３、…Ｎｎ−１には第１制御信号Ｅｎｂ１が入力され、偶数NANDゲートＮ２、Ｎ４、…Ｎｎには第２制御信号Ｅｎｂ２が入力される。ここで、第１及び第２制御信号Ｅｎｂ１、Ｅｎｂ２それぞれはシフトレジスタ部２２に供給されるクロック信号ＣＬＫより２倍速い周期をもつ。また、シフトレジスタ部２２に供給されるクロック信号ＣＬＫは、従来のシフトレジスタ部２２に供給されるクロック信号ＣＬＫより４倍遅い周期をもつ。
図４は、図３に示した走査駆動部の駆動信号及び出力波形を示す波形図である。次に、図４と図３を参照してｎ個のNANDゲートＮ１〜Ｎｎそれぞれの動作について説明する。
ｎ個のNANDゲートＮ１〜Ｎｎのうち、奇数NANDゲートＮ１、Ｎ３〜Ｎｎ−１それぞれは、第１制御信号Ｅｎｂ１と第ｉシフトレジスタＳＲｉおよび第ｉ＋１シフトレジスタＳＲｉ＋１それぞれからの出力信号とを否定論理積演算して走査信号ＳＳを発生し、偶数NANDゲートＮ２、Ｎ４〜Ｎｎそれぞれは第２制御信号Ｅｎｂ２と第ｉシフトレジスタＳＲｉ及び第ＳＲｉ＋１それぞれからの出力信号とを否定論理積演算して走査信号ＳＳを発生する。
さらに具体的に説明すれば、第１〜第４NANDゲートＮ１〜Ｎ４のみを一例として説明すると、まず、第１NANDゲートＮ１は、第１シフトレジスタＳＲ１の出力信号と第２シフトレジスタＳＲ２の出力信号及び第１制御信号ＥＮｂ１を否定論理積演算して第１走査線ＳＬ１に走査信号ＳＳを供給する。また、第２NANDゲートＮ２は第１シフトレジスタＳＲ１の出力信号と第２シフトレジスタＳＲ２の出力信号及び第２制御信号Ｅｎｂ２を否定論理積演算して第２走査線ＳＬ２に走査信号ＳＳを供給する。そして、第３NANDゲートＮ３は、第２シフトレジスタＳＲ２の出力信号と第３シフトレジスタＳＲ３の出力信号及び第１制御信号Ｅｎｂ１を否定論理積演算して第３走査線ＳＬ３に走査信号ＳＳを供給する。また、第４NANDゲートＮ４は第２シフトレジスタＳＲ２の出力信号と第３シフトレジスタＳＲ３の出力信号及び第２制御信号Ｅｎｂ２を否定論理積演算して第４走査線ＳＬ４に走査信号ＳＳを供給する。
このような走査駆動部２０は、図４に示すように、ｎ／２＋１個のシフトレジスタＳＲ１〜ＳＲｎ／２＋１を用いてクロック信号ＣＬＫに従ってスタートパルスＳＰを順次出力し、ｎ個のNANDゲートＮ１〜Ｎｎを用いて第１及び第２制御信号Ｅｎｂ１、Ｅｎｂ２に従ってｎ／２＋１個のシフトレジスタＳＲ１〜ＳＲｎ／２＋１の出力信号を否定論理積演算して走査信号ＳＳを順次出力して走査線ＳＬ１〜ＳＬｎに順次供給する。この際、走査駆動部２０は、クロック信号ＣＬＫの１周期Ｔの間に４つの走査信号ＳＳを走査線ＳＬに順次供給する。
データ駆動部３０は、制御部８から供給されるデータ制御信号に応答して制御部８からのデータ信号をデータ線ＤＬを介して画素１１に供給する。この際、データ駆動部３０は、走査駆動部２０が走査線ＳＬそれぞれに走査信号ＳＳを供給する１水平期間ごとに１水平ライン分ずつのデータ信号ｄａｔａをデータ線ＤＬに供給する。
図５は、本発明の実施形態による平板表示装置と走査駆動部に供給されるクロック信号の１周期ごとにディスプレイパネルの４水平期間単位で供給されるデータ信号を示す波形図である。
図２〜図５を参照すると、本発明の実施形態によるＦＰＤでは、走査駆動部２０に供給されるクロック信号ＣＬＫの１周期Ｔの間、データ駆動部３０によって４水平ライン１Ｈ、２Ｈ、３Ｈ、４Ｈ分のデータ信号ｄａｔａをデータ線ＤＬに供給する。
したがって、本発明の実施形態によるＦＰＤでは、走査駆動部２０に供給されるクロック信号ＣＬＫの１周期Ｔの間、データ駆動部３０によって４水平ライン分のデータ信号ｄａｔａをデータ線ＤＬに供給するため、シフトレジスタＳＲの動作周波数ＣＬＫを従来に比べて半分に減少させることができる。これにより、本発明は、シフトレジスタＳＲの動作周波数ＣＬＫが減少することにより、シフトレジスタＳＲのスイッチング時間が短くなって、走査駆動部２０の消費電力を減少させることが可能である。また、本発明の実施形態によるＦＰＤでは、ｎ個の走査線ＳＬに走査信号ＳＳを供給するためには、ｎ／２＋１個のシフトレジスタＳＲ１〜ＳＲｎ／２＋１が必要なので、走査駆動部２０の大きさを縮小させることができる。
一方、本発明の実施形態によるＦＰＤは、画像表示部１０に表示される画像に影響を及ぼさない範囲のゲートオン時間を考慮して、第１及び第２制御信号Ｅｎｂ１、Ｅｎｂ２とともに第３〜第Ｊ（但し、Ｊは３以上の正の整数）制御信号Ｅｎｂ３〜Ｅｎｂｊを走査駆動部２０の走査信号発生部２４に供給することができる。これにより、走査駆動部２０は、クロック信号ＣＬＫの１周期Ｔの間に４つ以上の走査信号ＳＳを発生し、画像表示部１０の走査線ＳＬに順次供給することができる。
一方、本発明の実施形態による平板表示装置において、データ駆動部３０及び走査駆動部２０は、画像表示部１０と共に有機パネル上に直接実装若しくは形成することができる。
前記発明の詳細な説明と図面は本発明の例示的なものに過ぎず、これは本発明を説明するための目的で使用されたもので、意味を限定したり、あるいは特許請求の範囲に記載の本発明の範囲を制限するものではない。したがって、以上説明した内容から、当業者であれば、本発明の技術思想を逸脱しない範囲内で様々な変更及び修正が可能であることを理解することができるであろう。したがって、本発明の技術的保護範囲は、明細書の詳細な説明に記載された内容に限定されるのではなく、特許請求の範囲によって定められるべきである。
従来の走査駆動部に供給されるクロック信号の１周期ごとにディスプレイパネルの１水平期間単位で供給されるデータ信号を示す波形図である。 本発明の実施形態による走査駆動装置とこれを有する平板表示装置を示す図である。 図２に示した走査駆動部を示す図である。 図３に示した走査駆動部の駆動信号及び出力波形を示す波形図である。 本発明の実施形態による平板表示装置の走査駆動部に供給されるクロック信号の１周期ごとにディスプレイパネルの４水平期間単位で供給されるデータ信号を示す波形図である。
符号の説明
８ 制御部
１０ 画像表示部
１１ 画素
２０ 走査駆動部
２２ シフトレジスタ部
２４ 走査信号発生部
３０ データ駆動部

Claims (7)

  1. １つのクロック信号に従って順次シフトされる出力信号を発生するシフトレジスタ部と、
    前記シフトレジスタ部からの出力信号及び入力される少なくとも２つの制御信号に従って前記クロック信号の１周期ごとに少なくとも４つの走査信号を出力する走査信号発生部とを備え、
    前記シフトレジスタ部は、前記クロック信号に従って前記出力信号を発生するためのＮ
    個（但し、Ｎは正の整数）のシフトレジスタを備え、
    前記走査信号発生部は、前記少なくとも２つの制御信号と前記シフトレジスタ部からの出力信号に従って前記走査信号を発生するためのｎ個の否定論理積（NAND）ゲートを備え、
    前記少なくとも２つの制御信号は、同一の周期を有し、かつ所定の時間差を有する第１
    及び第２制御信号であり、
    奇数番目の否定論理積ゲートは、前記第１制御信号と、第ｉ（但し、ｉは１以上の正の整数）シフトレジスタ及び第ｉ＋１シフトレジスタの出力信号とに従って前記走査信号を発生し、
    偶数番目の否定論理積ゲートは、前記第２制御信号と、第ｉシフトレジスタ及び第ｉ＋
    １シフトレジスタの出力信号に従って前記走査信号を発生し、
    第１シフトレジスタの出力信号は第１及び第２否定論理積ゲートに供給され、
    第ｎ／２＋１シフトレジスタの出力信号は第ｎ−１及び第ｎ否定論理積ゲートに供給され、
    第２及び第ｎ／２シフトレジスタそれぞれの出力信号は４つの否定論理積ゲートに供給され、
    前記第２〜第ｎ／２シフトレジスタのうち、第ｊ（但し、ｊ＝２、３、４、…、ｎ／２
    ）シフトレジスタの出力信号は第ｋ−３、第ｋ−２、第ｋ−１及び第ｋ（但し、ｋは２×
    ｊ）否定論理積ゲートに供給され、否定論理積ゲートは３入力ＮＡＮＤゲートであり、
    奇数番目のシフトレジスタは前記クロック信号の立ち上がりエッジをトリガとして信号を出力し、偶数番目のシフトレジスタは前記クロック信号の立ち下がりエッジをトリガとして信号を出力することを特徴とする走査駆動装置。
  2. 前記第２〜第ｎ／２シフトレジスタのうち隣接したシフトレジスタのそれぞれの出力信号は、隣接した４つの否定論理積ゲートに供給され、前記隣接したシフトレジスタの前記出力信号に接続される前記否定論理積ゲートは異なる否定論理積ゲートであることを特徴とする請求項１に記載の走査駆動装置。
  3. Ｎ（但し、Ｎは正の整数）個の走査線とＭ(但し、Ｍは正の整数)個のデータ線との交差領域に形成された画素を含む画像表示部と、
    １つのクロック信号の１周期ごとに少なくとも４つの走査信号を前記走査線に順次供給する走査駆動部と、
    前記データ線にデータ信号を供給するためのデータ駆動部とを備え、
    前記走査駆動部に、スタートパルス及び少なくとも２つの制御信号を含む選択制御信号を供給するとともに、前記データ駆動部の駆動を制御するためのデータ制御信号を供給する制御部をさらに備え、
    前記走査駆動部は、前記クロック信号に従って前記制御部からのスタートパルスを順次シフトさせて出力するためのシフトレジスタ部と、
    前記少なくとも２つの制御信号と前記シフトレジスタ部からの出力信号に従って前記走査信号を発生するための走査信号発生部とを備え、
    前記シフトレジスタ部は、前記クロック信号に従って前記スタートパルスを順次シフトさせて出力するためのｎ／２＋１個のシフトレジスタを備え、
    前記走査信号発生部は、前記少なくとも２つの制御信号と前記シフトレジスタ部からの出力信号に従って前記走査信号を発生するためのｎ個の否定論理積（NAND）ゲートを備え、
    前記少なくとも２つの制御信号は、同一の周期を有しかつ所定の時間差を有する第１及び第２制御信号であり、
    奇数番目の否定論理積ゲートは、前記第１制御信号と、第ｉ（但し、ｉは１以上の正の整数）シフトレジスタ及び第ｉ＋１シフトレジスタそれぞれの出力信号とに従って前記走査信号を発生し、
    偶数番目の否定論理積ゲートは、前記第２制御信号と、第ｉシフトレジスタ及び第ｉ＋
    １シフトレジスタそれぞれの出力信号とに従って前記走査信号を発生し、
    第１シフトレジスタの出力信号は、第１及び第２否定論理積ゲートに供給され、
    第ｎ／２＋１シフトレジスタの出力信号は第ｎ−１及び第ｎ否定論理積ゲートに供給され、
    第２及び第ｎ／２シフトレジスタそれぞれの出力信号は４つの否定論理積ゲートに供給され、
    前記第２〜第ｎ／２シフトレジスタのうち、第ｊ（但し、ｊ＝２、３、４、・・・、ｎ
    ／２）シフトレジスタの出力信号は第ｋ−３、第ｋ−２、第ｋ−１及び第ｋ（但し、ｋは
    ２×ｊ）否定論理積ゲートに供給され、否定論理積ゲートは３入力ＮＡＮＤゲートであり、
    奇数番目のシフトレジスタは前記クロック信号の立ち上がりエッジをトリガとして信号を出力し、偶数番目のシフトレジスタは前記クロック信号の立ち下がりエッジをトリガとして信号を出力することを特徴とする平板表示装置。
  4. 前記第２〜第ｎ／２シフトレジスタのうち、隣接したシフトレジスタのそれぞれの出力信号は、隣接した４つの否定論理積ゲートに供給され、前記隣接したシフトレジスタの前記出力信号に接続される前記否定論理積ゲートは異なる否定論理積ゲートであることを特徴とする請求項３に記載の平板表示装置。
  5. 前記データ駆動部は、前記クロック信号の１周期ごとに少なくとも４水平ライン分の前記データ信号を前記データ線に供給することを特徴とする請求項３に記載の平板表示装置。
  6. Ｎ（但し、Ｎは正の整数）個の走査線とＭ（但し、Ｍは正の整数）個のデータ線との交差領域に形成された画素を含む画像表示部を有する平板表示装置の駆動方法において、
    １つのクロック信号の１周期ごとに少なくとも４つの走査信号を前記走査線に順次供給する段階と、
    前記データ線に、前記走査信号に同期するデータ信号を供給する段階とを含み、
    前記走査線に順次供給する段階は、
    ｎ／２＋１個のシフトレジスタを用いて前記クロック信号に従ってスタートパルスを順次シフトさせて出力する段階と、
    ｎ個の否定論理積（NAND）ゲートを用いて少なくとも２つの制御信号と前記ｎ／２＋１
    個のシフトレジスタからの出力信号に従って前記走査信号を発生する段階とを含み、
    前記少なくとも２つの制御信号は、同一の周期を有し、かつ所定の時間差を有する第１
    及び第２制御信号であり、奇数番目の否定論理積ゲートは、前記第１制御信号と、第ｉ（但し、ｉは１以上の正の整数）シフトレジスタ及び第ｉ＋１シフトレジスタそれぞれの出力信号とに従って前記走査信号を発生し、
    偶数番目の否定論理積ゲートは、前記第２制御信号と、第ｉシフトレジスタ及び第ｉ＋
    １シフトレジスタそれぞれの出力信号とに従って前記走査信号を発生し、
    第１シフトレジスタの出力信号は、第１及び第２否定論理積ゲートに供給され、
    第ｎ／２＋１シフトレジスタの出力信号は第ｎ−１及び第ｎ否定論理積ゲートに供給され、
    第２及び第ｎ／２シフトレジスタそれぞれの出力信号は４つの否定論理積ゲートに供給され、
    前記第２〜第ｎ／２シフトレジスタのうち、第ｊ（但し、ｊ＝２、３、４、・・・、ｎ
    ／２）シフトレジスタの出力信号は第ｋ−３、第ｋ−２、第ｋ−１及び第ｋ（但し、ｋは
    ２×ｊ）否定論理積ゲートに供給され、否定論理積ゲートは３入力ＮＡＮＤゲートであり、
    奇数番目のシフトレジスタは前記クロック信号の立ち上がりエッジをトリガとして信号を出力し、偶数番目のシフトレジスタは前記クロック信号の立ち下がりエッジをトリガとして信号を出力することを特徴とする平板表示装置の駆動方法。
  7. 前記データ信号を供給する段階は前記クロック信号の１周期ごとに少なくとも４水平ライン分の前記データ信号を前記データ線に供給することを特徴とする請求項６に記載の平板表示装置の駆動方法。
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