JP5031733B2 - 被試験信号解析装置 - Google Patents

Description

本発明は、被試験信号解析装置に関し、特に、被試験信号を解析する被試験信号解析装置に関する。

従来の被試験信号解析装置としては、被試験信号の照合用の試験パターンを収容した試験パターン発生器から同期信号を受けて、試験パターンの任意の領域を検出して、この領域のカウント・イネーブル信号を出力するパターン位置検出部と、このカウント・イネーブル信号を受けて、照合器からのビット誤り検出信号のカウントを開始または停止するエラーカウンタとを設けることよって、被試験信号の中で、試験パターンの任意の領域のビット誤り率を測定するものがある（例えば、特許文献１参照）。
特開平０７−２２５２６３号公報

しかしながら、従来の被試験信号解析装置は、被試験信号の試験パターンの任意の領域のビット誤り率を測定することができるものの、誤り率の高い試験パターンやビット誤りの要因となる試験パターンを特定することが利用者にとって困難な作業となるといった問題があった。

本発明は、従来の問題を解決するためになされたもので、誤り率の高い試験パターンやビット誤りの要因となる試験パターンを従来のものより容易に特定することができる被試験信号解析装置を提供することを目的とする。

本発明の被試験信号解析装置は、被試験信号を解析し、解析結果を表示装置（２１）に表示させる被試験信号解析装置において、前記被試験信号に対して設定した解析区間を分割してなる分割区間毎に前記解析結果を統計する解析結果統計部（３４）と、前記解析結果統計部による統計結果を前記分割区間毎に前記表示装置に表示させる表示制御部（２３）とを備え、前記分割区間が新たな解析区間として指定された場合には、前記解析結果統計部が、該新たな解析区間を分割した新たな分割区間毎に前記被試験信号の解析結果を統計し、かつ、複数の前記分割区間が前記新たな解析区間として指定された場合には、前記解析結果統計部が、前記新たな解析区間を分割してなる新たな分割区間毎に前記被試験信号の解析結果を統計し、前記表示制御部が、前記新たな分割区間毎に前記解析結果統計部による統計結果を前記表示装置に表示させ、さらに前記表示装置には、被試験信号の解析区間が分割された分割区間を選択するための選択エリア（５１）と、被試験信号の解析状態を表す解析状態エリア（５２）とが配置され、前記選択エリアには、選択する分割区間を変更するためのコントローラ(６４)と、選択中の分割区間を新たな解析区間に指定するためのコントローラ（６５）と、解析区間を１つの分割区間として指定するためのコントローラ（６６）とが配置されている。

この構成により、本発明の被試験信号解析装置は、被試験信号の解析区間を分割した分割区間のなかから新たな解析区間を指定させるため、誤り率の高い試験パターンやビット誤りの要因となる試験パターンを従来のものより容易に特定することができる。

また、この構成により、本発明の被試験信号解析装置は、解析区間を階層的に指定させることができるため、誤り率の高い試験パターンやビット誤りの要因となる試験パターンを従来のものより容易に特定することができる。

また、前記解析結果統計部が、前記被試験信号のビット誤りを統計するようにしてもよい。

また、前記解析結果統計部が、前記解析結果を統計する複数のエラーカウンタと、前記解析結果が何れの前記分割区間のものかを特定し、特定した前記分割区間に対応する前記エラーカウンタを前記解析結果の振分先として決定する振分決定部と、前記振分決定部によって決定された前記エラーカウンタに前記解析結果を振り分ける振分部とを有するようにしてもよい。

また、本発明のデバイス試験システムは、試験信号を発生する試験信号発生装置と、前記試験信号を受信した測定対象物によって送信された被試験信号を解析し、解析結果を表示装置に表示させる前記被試験信号解析装置とを備えた構成を有している。

この構成により、本発明のデバイス試験システムは、被試験信号の解析区間を分割した分割区間のなかから新たな解析区間を指定させるため、誤り率の高い試験パターンやビット誤りの要因となる試験パターンを従来のものより容易に特定することができる。

本発明は、誤り率の高い試験パターンやビット誤りの要因となる試験パターンを従来のものより容易に特定することができる被試験信号解析装置を提供することができる。

図１は、本発明の一実施の形態におけるデバイス試験システムのブロック図である。 図２は、本発明の一実施の形態における被試験信号解析装置を構成する解析結果統計部のブロック図である。 図３は、本発明の一実施の形態における被試験信号解析装置を構成する解析結果統計部を説明するための第１のタイミング図である。 図４は、本発明の一実施の形態における被試験信号解析装置を構成する解析結果統計部を説明するための第２のタイミング図である。 図５は、本発明の一実施の形態における被試験信号解析装置を構成する表示装置に表示される操作画面の第１のイメージである。 図６は、本発明の一実施の形態における被試験信号解析装置を構成する表示装置に表示される操作画面の第２のイメージである。

符号の説明

１ デバイス試験システム
２ 測定対象物
３ 試験信号発生装置
４ 被試験信号解析装置
１０ パターン格納部
１１ 試験信号発生部
２０ 入力装置
２１ 表示装置
２２ ＣＰＵ
２３ 表示制御部
３０ 参照パターン格納部
３１ ＳＰ変換部
３２ 同期パターン検出部
３３ ビット誤り解析部
３４ 解析結果統計部
４０ エラーカウンタ
４１ 振分決定部
４２ 振分部

以下、本発明の実施の形態について、図面を参照して説明する。

本発明の一実施の形態のデバイス試験システムを図１に示す。

デバイス試験システム１は、測定対象物２を試験するための試験信号を発生する試験信号発生装置３と、試験信号を受信した測定対象物２によって送信される被試験信号を解析する被試験信号解析装置４とを備えている。

なお、本実施の形態においては、測定対象物２として中継装置や伝送ケーブル等のように、受信した試験信号を被試験信号としてそのまま送信するものを適用した例について説明する。

試験信号発生装置３は、試験信号のパターンを格納するパターン格納部１０と、パターン格納部１０に格納されたパターンを有する試験信号を発生する試験信号発生部１１とを備えている。

なお、本実施の形態において、パターン格納部１０は、ＲＡＭ（Random Access Memory）等の記憶媒体によって構成され、試験信号発生部１１は、プログラミングされたＦＰＧＡ（Field Programmable Gate Array）によって一体に構成される。

また、本実施の形態においては、試験信号発生部１１が、パターン格納部１０に格納されたパターンに基づいて、フレーム同期信号を含む試験信号を発生する場合の例について説明する。ここで、各フレームは、パターン格納部１０に格納された同一のパターンを表している。

被試験信号解析装置４は、キーボードやポインティングデバイス等によって構成される入力装置２０と、表示装置２１と、デバイス試験システム１を制御するためのプログラムを実行するＣＰＵ（Central Processing Unit）２２と、パターン格納部１０に格納されたパターンに対応する参照パターンを格納する参照パターン格納部３０と、被試験信号をシリアル−パラレル（以下、単に「ＳＰ」と記載する。）変換するＳＰ変換部３１と、被試験信号から同期パターンを検出する同期パターン検出部３２と、ＳＰ変換された被試験信号がなすパターンと参照パターンとを比較してビット誤りを解析するビット誤り解析部３３と、ビット誤り解析部３３によって解析されたビット誤りを統計する解析結果統計部３４とを備えている。

なお、本実施の形態において、参照パターン格納部３０は、ＲＡＭ等の記憶媒体によって構成され、ＳＰ変換部３１、同期パターン検出部３２、ビット誤り解析部３３および解析結果統計部３４は、プログラミングされたＦＰＧＡによって一体に構成される。また、ＣＰＵ２２は、表示装置２１の表示制御を行う表示制御部２３を備えている。

また、入力装置２０、表示装置２１およびＣＰＵ２２は、デバイス試験システム１に外付けされるコンピュータ装置によって構成してもよい。

本実施の形態において、ＳＰ変換部３１は、被試験信号を６４本のパラレル信号に変換するようになっている。以下の説明では、被試験信号がＳＰ変換部３１によってＳＰ変換されたパラレル信号の本数を単に「パラレル信号数」という。

同期パターン検出部３２は、検出した同期パターンの位置に基づいて、各フレームの先頭位置を表すフレーム信号（図中「frame」と記載した。）を生成するようになっている。

ビット誤り解析部３３は、同期パターン検出部３２によって生成されたフレーム信号に基づいて参照パターン格納部３０から参照パターンを取得し、取得した参照パターンとＳＰ変換された被試験信号がなすパターンとの排他的論理和を算出するようになっている。

解析結果統計部３４は、図２に示すように、ビット誤り数をカウントする複数のエラーカウンタ４０と、ビット誤り解析部３３によるビット誤りの各解析結果を何れのエラーカウンタ４０に振り分けるかを決定する振分決定部４１と、振分決定部４１による決定結果に基づいて、ビット誤り解析部３３によるビット誤りの各解析結果を何れかのエラーカウンタ４０に振り分ける振分部４２とを有している。

なお、本実施の形態において、エラーカウンタ４０の数を６４とするが、解析結果統計部３４を構成するエラーカウンタ４０の数を制限するものではない。

振分決定部４１には、同期パターン検出部３２によって生成されたフレーム信号と、ＣＰＵ２２から送信された統計開始位置、統計単位および統計数を表す信号とが入力されるようになっている。

図３に示すように、統計開始位置（図中「offset」と記載した。）は、フレーム信号が示すフレームの先頭位置からビット誤りの統計を開始するまでの長さを解析結果のビット数単位で表している。

また、統計単位（図中「unit」と記載した。）は、解析結果を統計開始位置から何ビットずつ各エラーカウンタ４０に振り分けるかを表している。例えば、統計単位が１ビットである場合には、各解析結果を各エラーカウンタ４０に１ビットずつ振り分けることを表し、統計単位が６４ビットである場合には、各解析結果を各エラーカウンタ４０に６４ビットずつ振り分けることを表している。

また、統計数（図中「division」と記載した。）は、ビット誤り数をカウントさせるエラーカウンタ４０の数を示している。なお、統計数は、ＣＰＵ２２によって、解析結果統計部３４を構成するエラーカウンタ４０の数以下に制限される。

振分決定部４１は、統計開始位置でカウントを開始し、カウント値（以下、単に「振分カウント値」という。）が統計数に達するまで、統計単位毎にカウントするようになっている。

振分決定部４１は、統計単位が１ビットである場合には、振分カウント値をカウントしている期間を表すゲート信号と、値０を表す制御信号とを振分部４２に出力するようになっている。

一方、振分決定部４１は、統計単位が６４ビットの倍数である場合には、ゲート信号と、振分カウント値を表す制御信号とを振分部４２に出力するようになっている。

振分部４２は、ゲート信号が表す期間に制御信号の値が０を表す場合には、各パラレル信号が表す解析結果を各エラーカウンタ４０に振り分けるようになっている。

一方、振分部４２は、ゲート信号が表す期間に制御信号の値が１乃至６４の何れかを表す場合には、全てのパラレル信号が表す解析結果を制御信号の値に対応するエラーカウンタ４０に振り分けるようになっている。

図３は、統計単位として１ビットが指定された場合のタイミング図を示している。この場合には、振分部４２は、各解析結果を各エラーカウンタ４０に１ビットずつ振り分ける。この結果、各エラーカウンタ４０は、それぞれ１ビットの解析結果に含まれるビット誤りの数をカウントすることになる。

一方、図４は、統計単位として６４ビットが指定された場合のタイミング図を示している。この場合には、振分部４２、最初の全ての解析結果を１番目のエラーカウンタ４０に振り分け、次の全ての解析結果を２番目のエラーカウンタ４０に振り分ける。この結果、各エラーカウンタ４０は、それぞれ６４ビットの解析結果に含まれるビット誤りの数をカウントすることになる。

ＣＰＵ２２は、各エラーカウンタ４０のカウント値から各ビット誤り率を算出し、表示制御部２３は、算出された各ビット誤り率を表示装置２１に表示させるようになっている。

図５および図６は、表示制御部２３によって表示装置２１に表示される操作画面のイメージを示している。

図５において、操作画面上には、被試験信号の解析結果を表す解析結果エリア５０と、被試験信号の解析区間が分割された分割区間を選択するための選択エリア５１と、被試験信号の解析状態を表す解析状態エリア５２とが配置されている。なお、本実施の形態において、解析区間における分割区間の数は、６４とする。

解析結果エリア５０には、各分割区間におけるビット誤り率が表示される。ここで、解析結果エリア５０に表示される各分割区間におけるビット誤り率は、各エラーカウンタ４０のカウント値からＣＰＵ２２によって算出されたものである。

解析結果エリア５０において、選択エリア５１で選択されている分割区間は、他の分割区間と配色等が異なってビット誤り率が表示される。なお、図５においては、解析区間において、１９番目の分割区間が選択されている。

選択エリア５１には、選択中の分割区間における先頭のビット位置（統計開始位置）を表示するためのフィールド６１と、選択中の分割区間の解析区間における昇順を表示するためのフィールド６２と、選択中の分割区間におけるビット誤り率を表示するためのフィールド６３と、選択する分割区間を変更するためのコントローラ６４と、選択中の分割区間を新たな解析区間に指定するためのコントローラ６５と、解析区間を１つの分割区間として指定するためのコントローラ６６とが配置されている。

解析状態エリア５２には、参照パターン格納部３０に格納された参照パターンのパターン長を表示するためのフィールド７０と、解析区間における分割区間の数（統計数）を表示するためのフィールド７１と、解析区間のビット長を表示するためのフィールド７２と、１つの分割区間のビット長（統計単位）を表示するためのフィールド７３とが配置されている。

このような操作画面上で、解析開始コントローラ８０が入力装置２０を介して操作されると、試験信号発生装置３によって試験信号が発生され、試験信号を受信した測定対象物２によって送信された被試験信号の解析が被試験信号解析装置４のビット誤り解析部３３によって開始される。

被試験信号の解析が開始されると、解析区間において先頭の分割区間における先頭のビット位置をＳＰ変換部３１におけるパラレル信号数で除算した値を統計開始位置とし、分割区間のビット長を統計単位とし、解析区間における分割区間の数を統計数として表す信号がＣＰＵ２２から解析結果統計部３４に出力される。

この信号が入力された解析結果統計部３４では、各分割区間におけるビット誤り数が各エラーカウンタ４０によってカウントされる。この結果として、各分割区間におけるビット誤り率が解析結果エリア５０に表示され、選択中の分割区間におけるビット誤り率がフィールド６３に表示される。

ここで、コントローラ６５が入力装置２０を介して操作され、選択中の分割区間が新たな解析区間として指定されると、図６に示すように、選択されていた分割区間を新たな解析区間とした操作画面が表示装置２１に表示され、新たな統計開始位置、統計単位および統計数を表す信号がＣＰＵ２２から解析結果統計部３４に出力される。

この信号が入力された解析結果統計部３４では、各エラーカウンタ４０がリセットされ、新たな解析区間から分割された各分割区間におけるビット誤り数が各エラーカウンタ４０によってカウントされる。

この結果として、各分割区間におけるビット誤り率が解析結果エリア５０に表示され、選択中の分割区間におけるビット誤り率がフィールド６３に表示される。

なお、分割区間のビット長が１ビット長の場合には、ＣＰＵ２２は、図６に示すように、参照パターン格納部３０に格納された参照パターンの各ビットを各分割区間に対応させて、解析結果エリア５０に表示させるようにしてもよい。

また、図６に示した操作画面上で、コントローラ６６が入力装置２０を介して操作され、解析区間が１つの分割区間として指定されると、図５に示すように、解析区間を１つの分割区間とした新たな解析区間に対する操作画面が表示装置２１に表示され、この操作画面上では、新たな解析区間から分割された各分割区間におけるビット誤り率が解析結果エリア５０に表示され、選択中の分割区間におけるビット誤り率がフィールド６３に表示される。

なお、図５および図６において、各分割区間は、解析区間とビット誤り数をカウントするエラーカウンタ４０の数とで決まる。試験信号が有するパターンのうちビット誤りの要因となるパターンが２つの分割区間にまたがる場合等に対応するため、ＣＰＵ２２は、入力装置２０を介した操作に応じて、解析区間における解析開始位置および解析終了位置をシフトさせるようにしてもよい。

このように、本発明の一実施の形態のデバイス試験システム１は、被試験信号の解析区間を分割した分割区間のなかから新たな解析区間を指定させるため、誤り率の高い試験パターンやビット誤りの要因となる試験パターンを従来のものより容易に特定することができる。

また、デバイス試験システム１は、ビット誤り率の高いパターンやビット誤り発生の要因となるパターンを事前に予測する必要はなく、解析区間を設定する度に、一覧表示される分割区間毎の統計結果（ビット誤り数、ビット誤り率等）に基づいて、解析区間の変更、拡大（Zoom Out）、解析区間の任意の一部分の詳細表示（Zoom In）といった操作を１回または複数回繰り返して行うことにより、ビット誤り発生率の高いパターンやビット誤り発生の要因となるパターンを容易に特定することができる。

Claims (4)

1. 被試験信号を解析し、解析結果を表示装置（２１）に表示させる被試験信号解析装置において、
   前記被試験信号に対して設定した解析区間を分割してなる分割区間毎に前記解析結果を統計する解析結果統計部（３４）と、
   前記解析結果統計部による統計結果を前記分割区間毎に前記表示装置に表示させる表示制御部（２３）とを備え、
   前記分割区間が新たな解析区間として指定された場合には、前記解析結果統計部が、該新たな解析区間を分割した新たな分割区間毎に前記被試験信号の解析結果を統計し、
   かつ、複数の前記分割区間が前記新たな解析区間として指定された場合には、前記解析結果統計部が、前記新たな解析区間を分割してなる新たな分割区間毎に前記被試験信号の解析結果を統計し、
   前記表示制御部が、前記新たな分割区間毎に前記解析結果統計部による統計結果を前記表示装置に表示させ、
   さらに前記表示装置には、被試験信号の解析区間が分割された分割区間を選択するための選択エリア（５１）と、被試験信号の解析状態を表す解析状態エリア（５２）とが配置され、
   前記選択エリアには、選択する分割区間を変更するためのコントローラ(６４)と、
   選択中の分割区間を新たな解析区間に指定するためのコントローラ（６５）と、
   解析区間を１つの分割区間として指定するためのコントローラ（６６）とが配置されていることを特徴とする被試験信号解析装置。
2. 前記解析結果統計部が、前記被試験信号のビット誤りを統計することを特徴とする請求項１に記載の被試験信号解析装置。
3. 前記解析結果統計部が、
   前記解析結果を統計する複数のエラーカウンタ（４０）と、
   前記解析結果が何れの前記分割区間のものかを特定し、特定した前記分割区間に対応する前記エラーカウンタを前記解析結果の振分先として決定する振分決定部（４１）と、
   前記振分決定部によって決定された前記エラーカウンタに前記解析結果を振り分ける振分部（４２）とを有することを特徴とする請求項１に記載の被試験信号解析装置。
4. 試験信号を発生する試験信号発生装置（３）と、
   前記試験信号を受信した測定対象物（２）によって送信された被試験信号を解析し、
   解析結果を表示装置（２１）に表示させる被試験信号解析装置（４）とを備えたデバイス試験システムにおいて、
   前記被試験信号解析装置が、請求項１に記載の被試験信号解析装置によりなることを特徴とするデバイス試験システム。