JP5012807B2 - ダブルエンド絶縁型ｄｃ−ｄｃコンバータ - Google Patents

Description

この発明は、ハーフブリッジ型ＤＣ−ＤＣコンバータ、プッシュプル型ＤＣ−ＤＣコンバータ、フルブリッジ型ＤＣ−ＤＣコンバータ等のダブルエンド絶縁型ＤＣ−ＤＣコンバータに関するものである。

図１に従来のダブルエンド絶縁型ＤＣ−ＤＣコンバータの例を示す。このダブルエンド絶縁型ＤＣ−ＤＣコンバータ１２０は、外部駆動回路１１４、トーテムポールドライバ１１６，１１８、ＤＣレベルシフタ１２１、第１・第２のスイッチドライバ１２２，１２４、１次側スイッチＱ１，Ｑ２、主トランスＴ１、信号伝送トランスＴ２、第１・第２の同期整流器Ｑ３，Ｑ４、第１、第２、第３、第４のスイッチＱ５，Ｑ６，Ｑ７，Ｑ８、チョークコイルＬｏ、出力平滑コンデンサＣｏ、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４を備えている。

図１に示したダブルエンド絶縁型ＤＣ−ＤＣコンバータにおいて、入力直流電源Ｖinから直流電圧が加わると、１次側スイッチＱ１とＱ２が交互にスイッチング動作して直流電力が交流電力に変換される。この交流電力は主トランスＴ１で１次側回路から２次側回路に伝送され、第１・第２の同期整流器Ｑ３，Ｑ４で整流され、チョークコイルＬｏ、出力平滑コンデンサＣｏで平滑されて再度直流に変換される。図示を省略されたフィードバック回路によって、出力電圧の検出、基準電圧との比較による誤差信号の生成、２次側回路から１次側回路への誤差信号の伝送が行われ、ＰＷＭ制御回路が第１・第２のＰＷＭ信号を出力する。第１のＰＷＭ信号はダイオードＤ１、抵抗Ｒ１、コンデンサＣ１で立ち上がりが遅延され、第２のＰＷＭ信号はダイオードＤ２、抵抗Ｒ２、コンデンサＣ２で立ち上がりが遅延されてそれぞれドライバに入力される。ドライバは入力信号を基に、１次側スイッチＱ１，Ｑ２のゲート駆動信号を生成する。同時に、第１・第２のＰＷＭ信号は信号伝送トランスＴ２に入力され、トランスコイル電圧の第１の極性に第１のＰＷＭ信号、第２の極性に第２のＰＷＭ信号が現れる合成信号となり、２次側回路に伝送される。伝送された合成信号をＤＣレベルシフタ１２１に加える事で、トーテムポールドライバ１１６，１１８の駆動電圧のＤＣレベルが増加して、トーテムポールドライバ１１６，１１８のオン期間が広がり、第１・第２の同期整流器Ｑ３，Ｑ４が、１次側スイッチＱ１，Ｑ２とほぼ相補的なタイミングで駆動される。
特表２００３−５１１００４号公報

図１に示した従来のダブルエンド絶縁型ＤＣ−ＤＣコンバータでは、１次側スイッチＱ１，Ｑ２と第１・第２の同期整流器Ｑ３，Ｑ４とがほぼ相補的なタイミングで駆動されるので、主トランスＴ１の２次コイル出力電流が同期整流器の寄生ダイオードを流れる期間がなく、且つ同期整流器駆動タイミングのずれによる短絡電流の発生もないので高効率な電力変換動作が実現できる。

ところが、図１に示した従来のダブルエンド絶縁型ＤＣ−ＤＣコンバータでは、１次側回路で第１・第２のＰＷＭ信号を合成し、２次側回路で分離するので、合成・分離回路が必要であり、回路構成が複雑であるという問題があった。信号伝送トランスＴ２は、スイッチング周波数（数十ｋＨｚ）で信号を伝送する必要があるので、例えば、１００μＨ以上の比較的大きなインダクタンスが必要になる。そのため、必然的に信号伝送トランスＴ２の外形が大きくなり、コンバータ全体の小型・軽量化が困難であった。

そこで、この発明の目的は、１次側のスイッチと２次側の同期整流器とがほぼ相補的なタイミングで駆動されるようにして高効率な電力変換を維持しつつ、全体に小型・軽量化を図ったダブルエンド絶縁型ＤＣ−ＤＣコンバータを提供することにある。

この発明は、少なくとも１次コイルおよび２次コイルを有する主トランス（８）と、該主トランスの１次側に接続される第１・第２の電力スイッチ（Ｑ１，Ｑ２）と、第１・第２の電力スイッチ（Ｑ１，Ｑ２）をスイッチング制御する１次側制御回路（７０，８０，９０）と、前記主トランスの２次側に接続される第１・第２の同期整流器（１１，１２）と、少なくとも１個のチョークコイル（１３）と、を備えるダブルエンド絶縁型ＤＣ−ＤＣコンバータにおいて、
前記１次側制御回路からの信号に基づいて前記第１の電力スイッチのターンオンおよびターンオフのタイミングにほぼ対応する第１のターンオフエッジ信号および当該第１のターンオフエッジ信号とは逆極性の第１のターンオンエッジ信号を発生する第１のエッジ信号発生回路（７１）と、前記１次側制御回路からの信号に基づいて前記第２の電力スイッチのターンオンおよびターンオフのタイミングにほぼ対応する第２のターンオフエッジ信号および当該第２のターンオフエッジ信号とは逆極性の第２のターンオンエッジ信号を発生する第２のエッジ信号発生回路（７２）と、
前記第１のターンオフエッジ信号および前記第１のターンオンエッジ信号を２次側へ伝送する第１のパルストランス（９）と、前記第２のターンオフエッジ信号および前記第２のターンオンエッジ信号を２次側へ伝送する第２のパルストランス（１０）と、
前記第１のパルストランス（９）によって伝送された第１のターンオフエッジ信号（Ｅ）で前記第１の同期整流器（１１）をターンオフし、前記第１のパルストランス（９）によって伝送された第１のターンオンエッジ信号（Ｆ）で前記第１の同期整流器（９）をターンオンする第１の同期整流器制御回路（７３）と、前記第２のパルストランス（１０）によって伝送された第２のターンオフエッジ信号（Ｇ）で前記第２の同期整流器（１２）をターンオフし、前記第２のパルストランス（１０）によって伝送された第２のターンオンエッジ信号（Ｈ）で前記第２の同期整流器（１２）をターンオンする第２の同期整流器制御回路（７４）と、
を備え、
前記第１の電力スイッチ（４）と、前記第１の同期整流器（１１）がほぼ相補的なタイミングで駆動され、前記第２の電力スイッチ（５）と、前記第２の同期整流器（１２）がほぼ相補的なタイミングで駆動されることを特徴としている。

前記１次側制御回路（７０，８０，９０）は、前記第１のターンオフエッジ信号（Ｅ）の発生後、前記第１の同期整流器（１１）のターンオフより第１の電力スイッチ（４）のターンオンを遅らせ、前記第２のターンオフエッジ信号（G）の発生後、前記第２の同期整流器（１２）のターンオフより第２の電力スイッチ（５）のターンオンを遅らせる遅延特性を備えるものとする。

前記第１のターンオンエッジ信号（Ｆ）の発生後、前記第１の電力スイッチ（４）のターンオフより第１の同期整流器（１１）のターンオンを遅らせる第１同期整流器側遅延回路（７６，４６）、および前記第２の電力スイッチ（５）のターンオフより第２の同期整流器（１２）のターンオンを遅らせる第２同期整流器側遅延回路（７７，４７）を設けたる。

前記第１同期整流器側遅延回路（７６）は、前記第１の同期整流器（１１）のドレイン電圧、前記主トランス（８）のコイル電圧、前記チョークコイル（１３）の電圧のうち少なくともいずれかの変化を検知して、前記第１の同期整流器（１１）のドレイン電圧が変化するタイミングで前記遅延を打ち切る遅延時間制御回路を備え、前記第２同期整流器側遅延回路（７７）は、前記第２の同期整流器（１２）のドレイン電圧、前記主トランス（８）のコイル電圧、前記チョークコイル（１３）の電圧のうち少なくともいずれかの変化を検知して、前記第２の同期整流器（１２）のドレイン電圧が変化するタイミングで前記遅延を打ち切る遅延時間制御回路を備えたものとする。

前記第２の電力スイッチ（５）は、基準電位がグランド（ＧＮＤ）に対して非接続のハイサイドスイッチであり、前記１次側制御回路は、前記第２の電力スイッチ（５）を前記第２のターンオフエッジ信号（Ｇ）でターンオンさせ前記第２のターンオンエッジ信号（Ｈ）でターンオフさせる回路を備えたものとする。

前記主トランス（８）および第１・第２のパルストランス（９，１０）は、一対のコアと、それぞれ独立したコイルを備えて、等価的にそれぞれ独立したトランスとして作用する複合トランスに設ける。

具体的には、前記コア（４３Ｅ，４３Ｉ）は、中脚（４２）と、該中脚を介して対向する少なくとも１対の外脚とを備えて閉磁路を構成し、前記コイルは、前記コアの前記中脚に巻回した少なくとも２つのコイル（８Ａ，８Ｂ，８Ｃ）を組とする第１組のコイルと、前記１対の外脚の一方を、コイル配線可能な程度の隙間を空けて２つの外脚部に分離し、当該分離した２つの外脚部（３８，３９）のそれぞれに巻回方向が互いに逆方向となるように巻回したコイル（９Ａ，９Ｂ）を組とする第２組のコイルと、前記１対の外脚の他方を、コイル配線可能な程度の隙間を空けて２つの外脚部に分離し、当該分離した２つの外脚部（４０，４１）のそれぞれに巻回方向が互いに逆方向となるように巻回したコイル（１０Ａ，１０Ｂ）を組とする第３組のコイルと、から成り、前記第１組のコイルと前記コアとで前記主トランスを構成し、前記第２組のコイルと前記コアとで前記第１のパルストランスを構成し、前記第３組のコイルと前記コアとで前記第２のパルストランスを構成する。

この発明によれば、次のような効果を奏する。
［１］第１・第２のパルストランスはスイッチング周波数の信号ではなく、パルス状のエッジ信号を伝送するため、例えば数μＨの低インダクタンスで良く、小型のパルストランスを用いて小型・軽量化が図れる。

［２］１次側制御回路は、その遅延特性により、第１のターンオフエッジ信号（Ｅ）の発生後、第１の同期整流器（１１）のターンオフより第１の電力スイッチ（４）のターンオンを遅らせ、第２のターンオフエッジ信号（G）の発生後、第２の同期整流器（１２）のターンオフより第２の電力スイッチ（５）のターンオンが遅れるので、第１の電力スイッチ（４）と第１の同期整流器（１１）との同時オンによる短絡、および第２の電力スイッチ（５）と第２の同期整流器（１２）との同時オンによる短絡が防止できる。

［３］第１同期整流器側遅延回路（７６，４６）の作用により、第１のターンオンエッジ信号（Ｆ）の発生後、第１の電力スイッチ（４）のターンオフより第１の同期整流器（１１）のターンオンが遅れるので、また第２同期整流器側遅延回路（７７，４７）の作用により、第２の電力スイッチ（５）のターンオフより第２の同期整流器（１２）のターンオンが遅れるので、第１の電力スイッチ（４）と第１の同期整流器（１１）との同時オンによる短絡、および第２の電力スイッチ（５）と第２の同期整流器（１２）との同時オンによる短絡が防止できる。

［４］第１の遅延時間制御回路（４６）の作用により、第１の同期整流器（１１）のドレイン電圧、主トランス（８）のコイル電圧、チョークコイル（１３）の電圧のうち少なくともいずれかの変化を検知して、第１の同期整流器（１１）のドレイン電圧が変化するタイミングで前記遅延を打ち切られるので、また、第２の遅延時間制御回路（４７）の作用により、前記第２の同期整流器（１２）のドレイン電圧、前記主トランス（８）のコイル電圧、前記チョークコイル（１３）の電圧のうち少なくともいずれかの変化を検知して、前記第２の同期整流器（１２）のドレイン電圧が変化するタイミングで前記遅延を打ち切られるので、第１・第２の同期整流器に一定値以上の逆流電流が流れると、第１・第２の遅延時間制御回路の作用により遅延量が増大し、第１・第２の同期整流器のターンオンタイミングが遅れて、逆流電流が制限される。すなわち、同期整流器を用いたコンバータであるにもかかわらず逆流動作モードが阻止される。

［５］第２の電力スイッチ（５）が、基準電位がグランド（ＧＮＤ）に対して非接続のハイサイドスイッチであり、１次側制御回路が、第２の電力スイッチ（５）を第２のターンオフエッジ信号（Ｇ）でターンオンさせ第２のターンオンエッジ信号（Ｈ）でターンオフさせる回路を備えたことにより、ハイサイドドライバ（３）を削減して、全体の部品コストを削減できるという効果を奏する。

［６］第１・第２のパルストランス（９，１０）は、スイッチング周波数の信号ではなく、パルス状のエッジ信号を伝送するため、例えば数μＨの低インダクタンスで良く、平磁路型コアであれば１ターンまたは２ターン巻回すれば構成できるので、主トランス（８）および第１・第２のパルストランス（９，１０）を、一対のコアと、それぞれ独立したコイルを備えて、等価的にそれぞれ独立したトランスとして作用する複合トランスに設けることによって、主トランスの特性をほとんど損なわずに複合化できる。回路図上はトランスの数が３個になるが、各トランスを一体構成できるので、実際には1個のトランスで済み、コンバータの小型化とコスト低減が可能となる。

特許文献１に示されているダブルエンド絶縁型ＤＣ−ＤＣコンバータの回路図である。 第１の実施形態のダブルエンド絶縁型ＤＣ−ＤＣコンバータの回路図である。 図２の主要部の電圧・電流の波形図である。 第１の実施形態のダブルエンド絶縁型ＤＣ−ＤＣコンバータで用いる複合トランスの構成を示す図である。 第２の実施形態のダブルエンド絶縁型ＤＣ−ＤＣコンバータの回路図である。 第３の実施形態のダブルエンド絶縁型ＤＣ−ＤＣコンバータの回路図である。 第４の実施形態のダブルエンド絶縁型ＤＣ−ＤＣコンバータの回路図である。

符号の説明

１…入力直流電源
２…ＰＷＭ制御回路
３…ハイサイドドライバ
４…第１の電力スイッチ
５…第２の電力スイッチ
８…主トランス
９…第１のパルストランス
１０…第２のパルストランス
１１…第１の同期整流器
１２…第２の同期整流器
１３、６６…チョークコイル
１５…負荷
１６…１次側制御回路電源入力部
１７、１８、１９、２０、６５、６８…ショットキーバリアダイオード（ＳＢＤ）
２４、３５、５８…ＮチャネルＭＯＳＦＥＴ
２５、３６、５９…ＰチャネルＭＯＳＦＥＴ
２６、２７、３２、３３、５５、６０、６１…ＰＮダイオード
２９、３０、６３…ツェナーダイオード
３７…２次側制御回路電源入力部
３８…Ｅコアの第１の外脚
３９…Ｅコアの第２の外脚
４０…Ｅコアの第３の外脚
４１…Ｅコアの第４の外脚
４２…Ｅコアの中脚
４３…コア
４４…4層基板の１，２層を構成する両面基板
４５…4層基板の３，４層を構成する両面基板
４６…第１の遅延時間制御回路
４７…第２の遅延時間制御回路
５０、５３…ＰＮＰトランジスタ
５４…ブートストラップ回路
７０，８０，９０…１次側制御回路
７１…第１のエッジ信号発生回路
７２…第２のエッジ信号発生回路
７３…第１の同期整流器制御回路
７４…第２の同期整流器制御回路
７６…第１の同期整流器側遅延回路
７７…第２の同期整流器側遅延回路
７８…第１の電力スイッチ側遅延回路
７９…第２の電力スイッチ側遅延回路
１０１〜１０４…ダブルエンド絶縁型ＤＣ−ＤＣコンバータ

《第１の実施形態》
図２は第１の実施形態のダブルエンド絶縁型ＤＣ−ＤＣコンバータの回路図であり、図３はその主要部分の波形図である。また、図４は第１の実施形態で用いるトランスの構成を示す図である。

図２に示すように、ダブルエンド絶縁型ＤＣ−ＤＣコンバータ１０１は、１次コイル８Ａおよび２次コイル８Ｂを有する主トランス８、この主トランス８の１次側に接続される第１の電力スイッチ４および第２の電力スイッチ５、第１・第２の電力スイッチ４，５をスイッチング制御する１次側制御回路７０と、主トランス８の２次側に接続される第１の同期整流器１１、第２の同期整流器１２、チョークコイル１３を備えている。

また、１次側制御回路７０からの信号に基づいて第１の電力スイッチ４のターンオンおよびターンオフのタイミングにほぼ対応する第１のターンオフエッジ信号および第１のターンオンエッジ信号を発生する第１のエッジ信号発生回路７１と、１次側制御回路７０からの信号に基づいて第２の電力スイッチ５のターンオンおよびターンオフのタイミングにほぼ対応する第２のターンオフエッジ信号および第２のターンオンエッジ信号を発生する第２のエッジ信号発生回路７２を備えている。

また、第１のターンオフエッジ信号および第１のターンオンエッジ信号を２次側へ伝送する第１のパルストランス９と、第２のターンオフエッジ信号および第２のターンオンエッジ信号を２次側へ伝送する第２のパルストランス１０と、第１のパルストランス９によって伝送された第１のターンオフエッジ信号（後述する図３中のＥ）で第１の同期整流器１１をターンオフし、第１のパルストランス９によって伝送された第１のターンオンエッジ信号（図３中のＦ）で第１の同期整流器１１をターンオンする第１の同期整流器制御回路７３を備えている。さらに、第２のパルストランス１０によって伝送された第２のターンオフエッジ信号（図３中のＧ）で第２の同期整流器１２をターンオフし、第２のパルストランス１０によって伝送された第２のターンオンエッジ信号（図３中のＨ）で第２の同期整流器１２をターンオンする第２の同期整流器制御回路７４を備えている。

入力直流電源１のライン間には第１・第２の電力スイッチ４，５およびコンデンサ６，７の直列回路をそれぞれ接続していて、第１・第２の電力スイッチ４，５の接続点とコンデンサ６，７の接続点との間に主トランス８の１次コイル８Ａを接続している。

主トランス８の２次コイル８Ｂ、８Ｃの接続点にはチョークコイル１３の一端を接続し、チョークコイル１３の他端と２次側グランドとに間に出力平滑コンデンサ１４を接続している。

主トランス８の２次コイル８Ｂの一端と２次側グランドとの間には第１の同期整流器１１を接続している。また、主トランス８の２次コイル８Ｃの一端と２次側グランドとの間には第２の同期整流器１２を接続している。

１次側制御回路７０はＰＷＭ制御回路２とハイサイドドライバ３を備えている。そして第１のＰＷＭ信号出力端子２Ａと第２のＰＷＭ信号出力端子２Ｂをハイサイドドライバ３に接続している。ハイサイドドライバ３の第１の電力スイッチ駆動端子３Ａは第１の電力スイッチ４のゲートに接続し、第２の電力スイッチ駆動端子３Ｂは第２の電力スイッチ５のゲートに接続している。ＰＷＭ制御回路２のグランド端子２Ｃおよびハイサイドドライバ３のグランド端子３Ｃはそれぞれ１次側のグランドに接続している。

このダブルエンド絶縁型ＤＣ−ＤＣコンバータ１０１の入力には入力直流電源１が接続され、出力には負荷１５が接続される。また、１次側制御回路電源入力部１６には制御電源電圧が印加される。

第１のエッジ信号発生回路７１は、ショットキーバリアダイオード（以下、「ＳＢＤ」）１９，２０、およびコンデンサ２２で構成していて、１次側制御回路電源入力部１６と１次側のグランドとの間に接続している。同様に、第２のエッジ信号発生回路７２は、ＳＢＤ１７，１８、およびコンデンサ２１で構成していて、１次側制御回路電源入力部１６と１次側のグランドとの間に接続している。

ＰＷＭ制御回路２の第１のＰＷＭ信号出力端子２Ａと第１のエッジ信号発生回路７１との間には第１のパルストランス９の１次コイル９Ａを接続している。同様に、ＰＷＭ制御回路２の第２のＰＷＭ信号出力端子２Ｂと第２のエッジ信号発生回路７２との間には第２のパルストランス１０の１次コイル１０Ａを接続している。

第１の同期整流器制御回路７３は、ＮチャネルＭＯＳＦＥＴ２４、ＰチャネルＭＯＳＦＥＴ２５、ダイオード（ＰＮダイオード）２６，２７、ツェナーダイオード２９、抵抗２８を備えている。同様に、第２の同期整流器制御回路７４は、ＮチャネルＭＯＳＦＥＴ３５、ＰチャネルＭＯＳＦＥＴ３６、ダイオード（ＰＮダイオード）３２，３３、ツェナーダイオード３０、抵抗３１を備えている。

ＦＥＴ２４、ＦＥＴ２５、抵抗２３の直列回路は２次側制御回路電源入力部３７と２次側グランドとの間に接続し、ＦＥＴ２４とＦＥＴ２５の接続点はＮチャネルＭＯＳＦＥＴである第１の同期整流器１１のゲートに接続している。同様にＦＥＴ３５、ＦＥＴ３６、抵抗３４の直列回路は２次側制御回路電源入力部３７と２次側グランドとの間に接続し、ＦＥＴ３５とＦＥＴ３６の接続点はＮチャネルＭＯＳＦＥＴである第２の同期整流器１２のゲートに接続している。

また、図２に示すとおり、第１の同期整流器制御回路７３のダイオード２６，２７の接続点とＦＥＴ２４，２５の接続点との間に第１のパルストランス９の２次コイル９Ｂを接続している。同様に、第２の同期整流器制御回路７４のダイオード３２，３３の接続点とＦＥＴ３５，３６の接続点との間に第２のパルストランス１０の２次コイル１０Ｂを接続している。

次に、図２の回路動作を図３の波形を参照して説明する。
図３において、各符号の意味は次のとおりである。

Ａ…第１の電力スイッチ４のオフタイミング
Ｂ…第２の電力スイッチ５のオンタイミング
Ｃ…第２の電力スイッチ５のオフタイミング
Ｄ…第１の電力スイッチ４のオンタイミング
Ｅ…第１のターンオフエッジ信号
Ｆ…第１のターンオンエッジ信号
Ｇ…第２のターンオフエッジ信号
Ｈ…第２のターンオンエッジ信号
Ｉ…第１の遅延時間（第１のターンオフエッジ信号Ｅ発生から第１の電力スイッチターンオンまでの時間）
Ｊ…第２の遅延時間（第２のターンオフエッジ信号Ｇ発生から第２の電力スイッチターンオンまでの時間）
Ｋ…第３の遅延時間（第１のターンオンエッジ信号Ｆ受信から第１の同期整流器ターンオンまでの時間）
Ｌ…第４の遅延時間（第２のターンオンエッジ信号Ｈ受信から第２の同期整流器ターンオンまでの時間）
図２に示したＤＣ−ＤＣコンバータ１０１はハーフブリッジ型のコンバータであり、第１・第２の電力スイッチ４，５のオンデューティはほぼ等しく、第１の電力スイッチ４のオンデューティが狭まると、第２の電力スイッチ５のオンデューティも狭まる。第１の電力スイッチ４と第１の同期整流器１１は、ほぼ相補的なタイミングで駆動され、第２の電力スイッチ５と第２の同期整流器１２も、ほぼ相補的なタイミングで駆動される。

入力直流電源１から直流電圧が加わると、第１・第２の電力スイッチ４，５が交互にスイッチングして直流電力が交流電力に変換される。この交流電力は主トランス８で１次側回路から２次側回路に伝送され、第１・第２の同期整流器１１，１２で整流され、チョークコイル１３、出力平滑コンデンサ１４で平滑されて再度直流に変換され、負荷１５に供給される。

図示を省略されたフィードバック回路によって、出力電圧の検出、基準電圧との比較による誤差信号の生成、２次側回路から１次側回路への誤差信号の伝送が行われ、ＰＷＭ制御回路２がパルス幅制御された第１・第２のＰＷＭ信号を出力する。第１のＰＷＭ信号は第１のＰＷＭ信号出力端子２Ａから出力され、ハイサイドドライバ３に入力されてハイサイドドライバ３の第１の電力スイッチ駆動端子３Ａから出力される。第２のＰＷＭ信号は第２のＰＷＭ信号出力端子２Ｂから出力され、ハイサイドドライバ３で基準電位（ソース）がグランドと非接続のハイサイドスイッチを駆動できる信号に変換され、第２の電力スイッチ駆動端子３Ｂから出力される。

ＰＷＭ制御回路２の２Ａ端子から出力される第１のＰＷＭ信号の立ち上がり時（図３の（１）参照）に、第１のパルストランス９の１次コイル９Ａを通してコンデンサ２２が充電され（図３の（２）参照）、第１のパルストランス９に第１のターンオフエッジ信号Ｅが発生する（図３の（３）参照）。

第１のターンオフエッジ信号Ｅは、１次コイル９Ａから２次コイル９Ｂに伝送され、ＰＮダイオード２７を通してＦＥＴ２５のソース−ドレイン間（以下、Ｓ−Ｇ間）に電圧を発生し（図３の（１２）参照）、ＦＥＴ２５をターンオンさせる。ＦＥＴ２５がターンオンすると、第１の同期整流器１１のゲート蓄積電荷が瞬時に放電され（図３の（１３）参照）、第１の同期整流器１１がターンオフする。第１のターンオフエッジ信号Ｅを、ＰＮダイオード２７を通してＦＥＴ２５のＳ−Ｇ間に加えることにより、第１のターンオフエッジ信号Ｅのパルス幅より長い時間、ＦＥＴ２５のオン状態を維持できる（図３の（１２）参照）。ＦＥＴ２５のゲート蓄積電荷は、抵抗２８とダイオード２６を通して徐々に放電される。

ツェナーダイオード２９は逆極性の第１のターンオンエッジ信号Ｆ発生時にＦＥＴ２５のゲート蓄積電荷を速やかに放電させるために設けている。ツェナーダイオード２９のツェナー電圧がＦＥＴ２４とＦＥＴ２５のスレショルド電圧の合計値より小さければ、ＦＥＴ２４とＦＥＴ２５の同時オンによる貫通電流は発生しない。第１のターンオフエッジ信号Ｅの振幅はコンデンサ２２の充電に伴って小さくなり、コンデンサ２２の電圧が１次側制御回路電源入力部１６の電圧より大きくなってＳＢＤ１９が導通すると、１次コイル９ＡにＳＢＤ１９の順方向電圧降下に相当する電圧が現れる（図３の（３）参照）。ＳＢＤ１９の順方向電圧降下に相当する電圧は第１のターンオフエッジ信号Ｅと逆極性であり、第１のターンオフエッジ信号Ｅ発生時に第１のパルストランスに蓄えられた励磁エネルギーを放出する。ＳＢＤ１９は、２次コイル９Ｂに接続したＰＮダイオード２６より順方向降下が小さいため、１次コイル９Ａに生じたＳＢＤ１９の順方向電圧降下に相当する電圧は、ＦＥＴ２４のＧ−Ｓ間には現れず、誤動作することはない。

第１のＰＷＭ信号の立ち下がり時（図３の（１）参照）に、第１のパルストランスの１次コイル９Ａを通してコンデンサ２２の蓄積電荷が放電され（図３の（２）参照）、第１のターンオンエッジ信号Ｆが発生する（図３の（３）参照）。第１のターンオンエッジ信号Ｆは、１次コイル９Ａから２次コイル９Ｂに伝送され、ＰＮダイオード２６を通してＦＥＴ２４のＧ−Ｓ間に電圧を発生し（図３の（１１）参照）、ＦＥＴ２４をターンオンさせる。ＦＥＴ２４がターンオンすると、第１の同期整流器１１のゲートが抵抗２３を通して徐々に充電され（図３の（１３）参照）、第１の同期整流器１１がターンオンする。第１のターンオンエッジ信号Ｆを、ＰＮダイオード２６を通してＦＥＴ２４のＧ−Ｓ間に加えることにより、第１のターンオンエッジ信号Ｆのパルス幅より長い時間、ＦＥＴ２４のオン状態を維持できる（図３の（１１）参照）。ＦＥＴ２４のゲート蓄積電荷は、抵抗２８とダイオード２７を通して徐々に放電される。

ツェナーダイオード２９は逆極性の第１のターンオフエッジ信号Ｅ発生時にＦＥＴ２４のゲート蓄積電荷を速やかに放電する。第１のターンオンエッジ信号Ｆの振幅はコンデンサ２２の放電に伴って小さくなり、コンデンサ２２の電圧がグランド電位より小さくなってＳＢＤ２０が導通すると、１次コイル９ＡにＳＢＤ２０の順方向電圧降下に相当する電圧が現れる（図３の（３）参照）。ＳＢＤ２０の順方向電圧降下に相当する電圧は第１のターンオンエッジ信号Ｆと逆極性であり、第１のターンオンエッジ信号Ｆ発生時に第１のパルストランスに蓄えられた励磁エネルギーを放出する。ＳＢＤ２０は、２次コイル９Ｂに接続したＰＮダイオード２７より順方向降下が小さいため、１次コイル９Ａに生じたＳＢＤ２０の順方向電圧降下に相当する電圧は、ＦＥＴ２５のＳ−Ｇ間には現れず、誤動作することはない。

ハイサイドドライバ３は、部品によって固有の伝搬遅延（１例として数十ｎｓから百数十ｎｓ程度）を有するため、出力信号は入力信号より位相が遅れる。第１のＰＷＭ信号発生から電力スイッチ４のゲート駆動信号立ち上がりまでは、第１の遅延時間Ｉに相当する時間遅れ、第２のＰＷＭ信号発生から電力スイッチ５のゲート駆動信号立ち上がりまでは、第２の遅延時間Ｊに相当する時間遅れる。電力スイッチのゲートをターンオフする動作も同様に伝搬遅延がある。第１の同期整流器１１のターンオフ時は、前記伝搬遅延により、第１のターンオフエッジ信号Ｅは電力スイッチ４のＧ−Ｓ電圧立ち上がりより遅延時間Ｉだけ早く発生するので、第１の同期整流器１１のターンオフタイミングが第１の電力スイッチ４のターンオンタイミングより早くなり、短絡電流が発生しない。

一方、第１の同期整流器１１のターンオン動作では、第１のターンオンエッジ信号Ｆが電力スイッチ４のＧ−Ｓ電圧立ち下がりより早く発生するので、そのままのタイミングでは、ターンオンが早すぎて短絡電流が発生してしまう。そこで抵抗２３によって、第１の同期整流器１１のゲート充電速度を制限し、第１の同期整流器１１のターンオンを第３の遅延時間Ｋだけ遅らせ、短絡電流の発生を防止している。

前述の動作により、第１の同期整流器１１は、電力スイッチ４とほぼ相補的なタイミングで駆動される。

第２の電力スイッチ５と第２の同期整流器１２の動作は、前述の第１の電力スイッチ４と第１の同期整流器１１の動作と同じ関係であるので、重複的な動作説明は省略する。ＰＷＭ制御回路２の２Ｂ端子から出力される第２のＰＷＭ信号立ち上がり時に発生する第２のターンオフエッジ信号Ｇと、第２のＰＷＭ信号立ち下がり時に発生する第２のターンオンエッジ信号Ｈを、第２のパルストランス１０で１次側回路から２次側回路に伝送してＦＥＴ３６とＦＥＴ３５をオンオフし、第２の同期整流器１２を電力スイッチ５とほぼ相補的なタイミングで駆動する。

第１の実施形態のハーフブリッジ型のコンバータでは、第１・第２の電力スイッチ４，５と、第１・第２の同期整流器１１，１２とがほぼ相補的なタイミングで駆動されることにより、主トランス８の２次コイル出力電流が同期整流器の寄生ダイオードを流れる期間がなく、かつ同期整流器駆動タイミングずれによる短絡電流の発生もないので、高効率な電力変換動作が実現できる。

さて図４は、主トランス８と第１・第２のパルストランス９，１０を複合化し、１個のトランスとして構成した複合トランスの構造を示す図である。
第１・第２のパルストランス９，１０はスイッチング周波数の信号ではなく、パルス状のエッジ信号を伝送するため、例えば数μＨの低インダクタンスでよく、閉磁路型コアであれば１ターンまたは２ターン巻回すれば構成できる。この複合トランスは、主トランス８および第１・第２のパルストランス９，１０を、一対のコアと、それぞれ独立したコイルを備えたものである。

図４の（Ａ）（Ｂ）はトランス基板に設けたコイルパターンを示す平面図、（Ｃ）（Ｄ）は複合トランスの所定位置での断面図である。

図４において、５本脚部３８，３９，４０，４１，４２を備えるＥ型コア４３Ｅと平板コア４３Ｉとを組み合わせたＥ−Ｉコアでプリント基板４４，４５を挟んで嵌合させることによって閉磁路を構成している。図４において、脚部３８は第１の外脚、脚部３９は第２の外脚、脚部４０は第３の外脚、脚部４１は第４の外脚、脚部４２は中脚であり、それぞれプリント基板４４，４５の第１、第２、第３、第４の外孔と中央の中孔を貫通している。

プリント基板は4層の多層基板であり、１，２層を構成する両面基板４４と、３，４層を構成する両面基板４５とをプリプレグを挟んで積層することによって４層の多層基板を構成している。ａ〜mはプリント基板４４，４５に設けたスルーホールであり、各トランスの入出力端子を構成している。またプリント基板４４，４５には、主トランス８の1次コイル８Ａ、2次コイル８Ｂ、３次コイル８Ｃの導体パターンをコアの中脚４２の周囲に渦状に巻回するように形成している。具体的には、1次コイル８Ａを両面基板４４の入出力端子ｅ−ｆ間に３ターン、２次コイル８Ｂ、３次コイル８Ｃを両面基板４５の中間タップｈを挟んで入出力端子ｇ−ｉ間に各１ターンずつ巻回している。

第１のパルストランス９の1次コイル９Ａおよび2次コイル９Ｂは、第１の外脚３８と第２の外脚３９とに逆方向・同数巻回したコイルを直列接続している。具体的には、1次コイル９Ａを両面基板４４の入出力端子ａ−ｂ間に１ターン、２次コイル９Ｂを両面基板４５の入出力端子ｃ−ｄ間に１ターン巻回している。

第２のパルストランス１０の1次コイル１０Ａおよび2次コイル１０Ｂは、第３の外脚４０と第４の外脚４１とに逆方向・同数巻回したコイルを直列接続している。具体的には、1次コイル１０Ａが両面基板４４の入出力端子ｌ−ｍ間に１ターン、２次コイル１０Ｂを両面基板４５の入出力端子ｊ−ｋ間に１ターン巻回している。

このような構成により、主トランスの特性をほとんど損なわずに複合化でき、小型化、低コスト化の観点で有利である。

《第２の実施形態》
図５は第２の実施形態のダブルエンド絶縁型ＤＣ−ＤＣコンバータの回路図である。このダブルエンド絶縁型ＤＣ−ＤＣコンバータは基本的な構成は第１の実施形態で示したものと同様である。

図５に示すダブルエンド絶縁型ＤＣ−ＤＣコンバータ１０２において第１・第２の同期整流器側遅延回路７６，７７の構成が図２に示したものと異なる。図２に示した例では、第１・第２の同期整流器１１，１２のゲート充電電流を抵抗２３、３４で制限し、第１・第２の同期整流器１１，１２のターンオンタイミングを第３・第４の遅延時間Ｋ，Ｌだけ遅らせて短絡電流の発生を防止しているが、同期整流器１１，１２の入力容量のばらつきによって同期整流器のターンオンが最適なタイミングからずれる可能性がある。また、負荷電流によって最適なターンオンタイミングが異なり、負荷電流が大きい動作では、ターンオンタイミングをやや早める事が望ましい。

第１の同期整流器側遅延回路７６にＰＮＰトランジスタ５０、抵抗２３，４８およびコンデンサ４９からなる第１の遅延時間制御回路４６を設けている。この第１の遅延時間制御回路４６は、第１の同期整流器１１のドレイン電圧変化を抵抗４８とコンデンサ４９とからなる微分回路で観測している。この微分回路で第１の同期整流器１１のドレイン電圧低下を検知するとＰＮＰトランジスタ５０をターンオンして遅延動作を打ち切る（終息させる）。

同様に、第２の同期整流器側遅延回路７７にＰＮＰトランジスタ５３、抵抗３４，５１およびコンデンサ５２からなる第２の遅延時間制御回路４７を設けている。この第２の遅延時間制御回路４７は、第２の同期整流器１１のドレイン電圧変化を抵抗５１とコンデンサ５２とからなる微分回路で観測している。この微分回路で第２の同期整流器１２のドレイン電圧低下を検知するとＰＮＰトランジスタ５３をターンオンして遅延動作を打ち切る（終息させる）。

すなわち、第１・第２のターンオンエッジ信号Ｆ，Ｈを受信した後、第１・第２の同期整流器１１，１２のドレイン電圧変化を検知すれば第１・第２の同期整流器１１，１２をターンオンさせる、という動作によってターンオンタイミングの調整を行い、部品定数のばらつきや負荷電流の変動があっても同期整流器のターンオンのタイミングを常に最適に保つ。

第１・第２の同期整流器１１，１２のドレイン電圧変化を検出して第１・第２の同期整流器１１，１２のターンオン・ターンオフを行う方法では、第１・第２の電力スイッチ４，５のスイッチング動作が停止した直後に同期整流器が自励発振し、場合によってはコンバータ部品に過大な電圧・電流ストレスが加わる。この第２の実施形態では、第１・第２のパルストランス９，１０を介するターンオンエッジ信号の受信と同期整流器のドレイン電圧変化の検知とのアンド条件で第１・第２の同期整流器１１，１２がターンオンするので、第１・第２の電力スイッチ４，５が停止するとターンオンエッジ信号がなくなって同期整流器がターンオンしないので、上記自励発振は発生しない。そのため、コンバータ部品に過大な電圧・電流ストレスが加わることもない。

なお、第１・第２の同期整流器１１，１２のドレイン電圧変化を検出する方法以外に、主トランス８のコイル電圧変化、チョークコイル１３の電圧変化を検出するようにしてもよい。

また、同期整流器を用いたコンバータでは、第１・第２の電力スイッチ４，５のスイッチング動作中に、コンバータ出力から入力方向に逆流電流が流れる逆流動作モードが一般に生じうる。逆流動作モードにおいて、第１・第２の電力スイッチ４，５のソースからドレイン方向に逆流電流が流れる状態では、第１・第２の電力スイッチ４，５のゲートをオフしても、すぐにドレイン電圧が増加しない。すなわち、２次側回路では第１・第２のターンオンエッジ信号Ｆ、Ｈを受信しても、第１・第２の同期整流器のドレイン電圧がすぐには変化しない状態になる。第１・第２の遅延時間制御回路４６，４７の調整範囲を大きめに設定しておけば、第１・第２の同期整流器１１，１２のドレイン電圧が低下するまで第１・第２の同期整流器１１，１２のターンオンタイミングが遅延され、逆流電流の増加が自動的に制限される。すなわち、第１・第２の遅延時間制御回路４６、４７によって逆流電流自己制限機能が備わることになる。

《第３の実施形態》
図６は第３の実施形態のダブルエンド絶縁型ＤＣ−ＤＣコンバータの回路図である。

このダブルエンド絶縁型ＤＣ−ＤＣコンバータ１０３は、コスト低減のために、図２に示したハイサイドドライバ３を削減したものである。そのため、基準電位（ソース）がグランドと非接続の第２の電力スイッチ５を第２のパルストランス１０を用いて駆動するように構成している。

図６に示すように、第２の電力スイッチ５の駆動用電力を確保するために、コンデンサ５６及びダイオード５５からなるブートストラップ回路５４を設けている。このブートストラップ回路５４の出力部と１次側グランドとの間に、ＦＥＴ５８、ＦＥＴ５９、抵抗５７の直列回路を接続し、ＦＥＴ５８とＦＥＴ５９の接続点は第２の電力スイッチ５のゲートに接続している。ＦＥＴ５８とＦＥＴ５９のゲートにはダイオード６０，６１、ツェナーダイオード６３、抵抗６２からなる回路を接続している。そして、ダイオード６０，６１の接続点とＦＥＴ５８，５９の接続点との間に第２のパルストランス１０の３次コイル１０Ｃを接続している。

また、抵抗６４とＳＢＤ６５による第１の電力スイッチ側遅延回路７８をＰＷＭ制御回路２の第１のＰＷＭ信号出力端子２Ａと第１の電力スイッチ４のゲートとの間に設けている。

このダブルエンド絶縁型ＤＣ−ＤＣコンバータ１０３の動作は次のとおりである。
先ず、第２のパルストランス１０の３次コイルから出力される第２のターンオフエッジ信号ＧはＰＮダイオード６０を通してＦＥＴ５８のゲートに印加され、ＦＥＴ５８がターンオンし、第２の電力スイッチ５のゲートに電荷が充電されて第２の電力スイッチ５がターンオンされる。その後、第２のターンオンエッジ信号Ｈは、ＰＮダイオード６１を通してＦＥＴ５９のゲートに印加されてＦＥＴ５９がターンオンし、第２の電力スイッチ５のゲートの電荷が放電され、第２の電力スイッチ５がターンオフされる。

第２のパルストランス１０の極性に応じて、電力スイッチ５はＰＷＭ制御回路２が出力した第２のＰＷＭ信号と同じタイミングで駆動され、第２の同期整流器１２は反転したタイミングで駆動されるため、第２の電力スイッチ５と第２の同期整流器１２とはほぼ相補的なタイミングで駆動される。同様にして、第１の電力スイッチ４と第１の同期整流器１１がほぼ相補的なタイミングで駆動される。
なお、第２の電力スイッチ５のゲートの充電電流は抵抗５７で制限される。このことにより、第２の遅延時間Ｊが確保される。また、第１の電力スイッチ側遅延回路７８で電力スイッチ４のゲート充電電流が制限される。このことによって第１の遅延時間Ｉが確保される。

その他の回路構成および動作は第１の実施形態で示した図２・図３と同様である。

《第４の実施形態》
図７は第４の実施形態のダブルエンド絶縁型ＤＣ−ＤＣコンバータの回路図である。このダブルエンド絶縁型ＤＣ−ＤＣコンバータは基本的な構成は第１の実施形態で示したものと同様である。

第４の実施形態では、第１〜第３の実施形態とは異なる回路トポロジーに適用した例である。第１〜第３の実施形態ではハーフブリッジコンバータを構成したが、この第４の実施形態のダブルエンド絶縁型ＤＣ−ＤＣコンバータでは、電力変換をプッシュプルコンバータ形式とし、整流回路を低電圧出力に適したカレントダブラー整流回路の形式としている。

主トランス８には第１の１次コイル８Ａ以外に第２の１次コイル８Ｄを備えていて、この第２の１次コイル８Ｄに第２の電力スイッチ５を接続している。

また、１次側制御回路９０には、抵抗６４およびＳＢＤ６５による第１の電力スイッチ側遅延回路７８と、抵抗６７およびＳＢＤ６８による第２の電力スイッチ側遅延回路７９とを備えている。そして、第１の電力スイッチ側遅延回路７８をＰＷＭ制御回路２の第１のＰＷＭ信号出力端子２Ａと第１の電力スイッチ４のゲートとの間に設け、第２の電力スイッチ側遅延回路７９をＰＷＭ制御回路２の第２のＰＷＭ信号出力端子２Bと第２の電力スイッチ５のゲートとの間に設けている。

このダブルエンド絶縁型ＤＣ−ＤＣコンバータ１０４の動作は次のとおりである。
まず、入力直流電源１から直流電圧が加わると、第１・第２の電力スイッチ４，５が交互にスイッチング動作をして直流電力を交流電力に変換する。前記交流電力は主トランス８で１次側回路から２次側回路に伝送され、第１・第２の同期整流器１１，１２で整流され、チョークコイル１３、６６、出力平滑コンデンサ１４で平滑されて再度直流に変換され、負荷１５に供給される。

第１・第２の電力スイッチ４，５のデューティはほぼ等しく、第１の電力スイッチ４のデューティが狭まると第２の電力スイッチ５のデューティも狭まる。第１の電力スイッチ４と第１の同期整流器１１は、ほぼ相補的なタイミングで駆動され、第２の電力スイッチ５と第２の同期整流器１２は、ほぼ相補的なタイミングで駆動される。

第１の実施形態の場合とは異なり固有の伝搬遅延を有するハイサイドドライバを用いていないため、第１の電力スイッチ側遅延回路７８の抵抗６４とＳＢＤ６５を用いて電力スイッチ４のゲート充電電流を制限することによって第１の遅延時間Ｉを確保し、第２の電力スイッチ側遅延回路７９の抵抗６７とＳＢＤ６８を用いて第２の電力スイッチ５のゲート充電電流を制限することによって第２の遅延時間Ｊを確保している。
その他の回路構成および動作は第１の実施形態で示した図２・図３と同様である。

なお、この発明は第１〜第４の実施形態以外にも様々な応用形態をとり得る。他の電力変換回路トポロジーとして、例えばフルブリッジコンバータにも適用可能である。ターンオンエッジ信号、ターンオフエッジ信号を受信して同期整流器を駆動する回路も、第１〜第４の実施形態とは異なる回路構成が可能であり、例えば、抵抗２８の定数調整によってＦＥＴ２４とＦＥＴ２５の同時オンが発生しない動作が可能なら、ツェナーダイオード２９の削減が可能である。同様に、抵抗３１の定数調整によってＦＥＴ３５とＦＥＴ３６の同時オンが発生しない動作が可能なら、ツェナーダイオード３０の削減が可能である。また、図４とは異なる形状の複合トランスでも構成可能であり、また、主トランス８と第１・第２のパルストランス９，１０を分離して構成しても回路動作上は何ら問題がない。

Claims (7)

1. 少なくとも１次コイルおよび２次コイルを有する主トランスと、該主トランスの１次側に接続される第１・第２の電力スイッチと、第１・第２の電力スイッチをスイッチング制御する１次側制御回路と、前記主トランスの２次側に接続される第１・第２の同期整流器と、少なくとも１個のチョークコイルと、を備えるダブルエンド絶縁型ＤＣ−ＤＣコンバータにおいて、
   前記１次側制御回路からの信号に基づいて前記第１の電力スイッチのターンオンおよびターンオフのタイミングにほぼ対応する第１のターンオフエッジ信号および当該第１のターンオフエッジ信号とは逆極性の第１のターンオンエッジ信号を発生する第１のエッジ信号発生回路と、前記１次側制御回路からの信号に基づいて前記第２の電力スイッチのターンオンおよびターンオフのタイミングにほぼ対応する第２のターンオフエッジ信号および当該第２のターンオフエッジ信号とは逆極性の第２のターンオンエッジ信号を発生する第２のエッジ信号発生回路と、
   前記第１のターンオフエッジ信号および前記第１のターンオンエッジ信号を２次側へ伝送する第１のパルストランスと、前記第２のターンオフエッジ信号および前記第２のターンオンエッジ信号を２次側へ伝送する第２のパルストランスと、
   前記第１のパルストランスによって伝送された第１のターンオフエッジ信号で前記第１の同期整流器をターンオフし、前記第１のパルストランスによって伝送された第１のターンオンエッジ信号で前記第１の同期整流器をターンオンする第１の同期整流器制御回路と、前記第２のパルストランスによって伝送された第２のターンオフエッジ信号で前記第２の同期整流器をターンオフし、前記第２のパルストランスによって伝送された第２のターンオンエッジ信号で前記第２の同期整流器をターンオンする第２の同期整流器制御回路と、
   を備え、
   前記第１の電力スイッチと、前記第１の同期整流器がほぼ相補的なタイミングで駆動され、前記第２の電力スイッチと、前記第２の同期整流器がほぼ相補的なタイミングで駆動されることを特徴とするダブルエンド絶縁型ＤＣ−ＤＣコンバータ。
2. 前記１次側制御回路は、前記第１のターンオフエッジ信号の発生後、前記第１の同期整流器のターンオフより第１の電力スイッチのターンオンを遅延させ、前記第２のターンオフエッジ信号の発生後、前記第２の同期整流器のターンオフより第２の電力スイッチのターンオンを遅延させる遅延特性を備えるものである請求項１に記載のダブルエンド絶縁型ＤＣ−ＤＣコンバータ。
3. 前記第１のターンオンエッジ信号の発生後、前記第１の電力スイッチのターンオフより第１の同期整流器のターンオンを遅延させる第１同期整流器側遅延回路、および前記第２の電力スイッチのターンオフより第２の同期整流器のターンオンを遅延させる第２同期整流器側遅延回路を設けた請求項１または２に記載のダブルエンド絶縁型ＤＣ−ＤＣコンバータ
4. 前記第１同期整流器側遅延回路は、前記第１の同期整流器のドレイン電圧、前記主トランスのコイル電圧、前記チョークコイルの電圧のうち少なくともいずれかの変化を検知して、前記第１の同期整流器のドレイン電圧が変化するタイミングで前記遅延を打ち切る第１の遅延時間制御回路を備え、
   前記第２同期整流器側遅延回路は、前記第２の同期整流器のドレイン電圧、前記主トランスのコイル電圧、前記チョークコイルの電圧のうち少なくともいずれかの変化を検知して、前記第２の同期整流器のドレイン電圧が変化するタイミングで前記遅延を打ち切る第２の遅延時間制御回路を備えたものである請求項３に記載のダブルエンド絶縁型ＤＣ−ＤＣコンバータ
5. 前記第２の電力スイッチは、基準電位がグランドに対して非接続のハイサイドスイッチであり、
   前記１次側制御回路は、前記第２の電力スイッチを前記第２のターンオフエッジ信号でターンオンさせ前記第２のターンオンエッジ信号でターンオフさせる回路を備えた請求項１〜４のうちいずれか１項に記載のダブルエンド絶縁型ＤＣ−ＤＣコンバータ。
6. 前記主トランスおよび第１・第２のパルストランスは、一対のコアと、それぞれ独立したコイルを備えて、等価的にそれぞれ独立したトランスとして作用する複合トランスに設けた請求項１〜５のうちいずれか１項に記載のダブルエンド絶縁型ＤＣ−ＤＣコンバータ。
7. 前記コアは、中脚と、該中脚を介して対向する少なくとも１対の外脚とを備えて閉磁路を構成し、
   前記コイルは、前記コアの前記中脚に巻回した少なくとも２つのコイルを組とする第１組のコイルと、
   前記１対の外脚の一方を、コイル配線可能な程度の隙間を空けて２つの外脚部に分離し、当該分離した２つの外脚部のそれぞれに巻回方向が互いに逆方向となるように巻回したコイルを組とする第２組のコイルと、
   前記１対の外脚の他方を、コイル配線可能な程度の隙間を空けて２つの外脚部に分離し、当該分離した２つの外脚部のそれぞれに巻回方向が互いに逆方向となるように巻回したコイルを組とする第３組のコイルと、
   から成り、前記第１組のコイルと前記コアとで前記主トランスを構成し、前記第２組のコイルと前記コアとで前記第１のパルストランスを構成し、前記第３組のコイルと前記コアとで前記第２のパルストランスを構成した、請求項６に記載のダブルエンド絶縁型ＤＣ−ＤＣコンバータ。

Images