JPH0837777A - スイッチング電源回路 - Google Patents
スイッチング電源回路Info
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- JPH0837777A JPH0837777A JP6174972A JP17497294A JPH0837777A JP H0837777 A JPH0837777 A JP H0837777A JP 6174972 A JP6174972 A JP 6174972A JP 17497294 A JP17497294 A JP 17497294A JP H0837777 A JPH0837777 A JP H0837777A
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- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/33569—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
- H02M3/33576—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
- H02M3/33592—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer having a synchronous rectifier circuit or a synchronous freewheeling circuit at the secondary side of an isolation transformer
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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Abstract
(57)【要約】
【目的】 ＭＯＳＦＥＴを整流用として用いたスイッチ
ング電源において、種々の入力条件、負荷条件の下で主
スイッチの動作に対する同期整流用ＭＯＳＦＥＴの動作
遅れに起因する損失を最小とする。 【構成】 制御回路２６により発生される出力電圧に応
じた制御信号レベルＶ０〜Ｖ２と三角波Ｖ３とを各比較
器１９〜２２によりレベル比較して、各比較出力パルス
Ｐ０〜Ｐ２を用いて各スイッチ素子３〜５をオンオフ制
御する。このとき、飽和状態のトランジスタ１２，１３
により、制御信号レベルＶ１を順次一定値（ＶCE1 ，Ｖ
CE2 ）づつレベルシフトしてＶ０，Ｖ２を生成する。 【効果】 Ｖ１に対してＶ０，Ｖ２が一定値づつレベル
シフトしたものであるので、入出力条件にかかわらず、
スイッチ素子３と４，５のオンオフ時のデッドタイムは
一定に維持される。
ング電源において、種々の入力条件、負荷条件の下で主
スイッチの動作に対する同期整流用ＭＯＳＦＥＴの動作
遅れに起因する損失を最小とする。 【構成】 制御回路２６により発生される出力電圧に応
じた制御信号レベルＶ０〜Ｖ２と三角波Ｖ３とを各比較
器１９〜２２によりレベル比較して、各比較出力パルス
Ｐ０〜Ｐ２を用いて各スイッチ素子３〜５をオンオフ制
御する。このとき、飽和状態のトランジスタ１２，１３
により、制御信号レベルＶ１を順次一定値（ＶCE1 ，Ｖ
CE2 ）づつレベルシフトしてＶ０，Ｖ２を生成する。 【効果】 Ｖ１に対してＶ０，Ｖ２が一定値づつレベル
シフトしたものであるので、入出力条件にかかわらず、
スイッチ素子３と４，５のオンオフ時のデッドタイムは
一定に維持される。
Description
【０００１】
【産業上の利用分野】本発明はスイッチング電源回路に
関し、特に整流部にＭＯＳＦＥＴ同期整流回路を用いた
スイッチング電源回路に関するものである。
関し、特に整流部にＭＯＳＦＥＴ同期整流回路を用いた
スイッチング電源回路に関するものである。
【０００２】
【従来の技術】スイッチング電源回路の整流部における
損失を低減することを目的として、ＭＯＳＦＥＴによる
同期整流方式が採用されている。図７はこの同期整流方
式を用いたスイッチング電源回路の一例を示すものであ
る。
損失を低減することを目的として、ＭＯＳＦＥＴによる
同期整流方式が採用されている。図７はこの同期整流方
式を用いたスイッチング電源回路の一例を示すものであ
る。
【０００３】図において、トランス２の一次側には入力
電力が、主スイッチ素子であるＭＯＳＦＥＴ３を介して
オンオフ制御されることにより印加される。このトラン
ス２の二次側に誘起される交流電力は整流用のＭＯＳＦ
ＥＴ４，５により整流され、チョークコイル６及びコン
デンサ７により平滑化されて直流出力電圧に変換され
る。尚、１は入力コンデンサである。
電力が、主スイッチ素子であるＭＯＳＦＥＴ３を介して
オンオフ制御されることにより印加される。このトラン
ス２の二次側に誘起される交流電力は整流用のＭＯＳＦ
ＥＴ４，５により整流され、チョークコイル６及びコン
デンサ７により平滑化されて直流出力電圧に変換され
る。尚、１は入力コンデンサである。
【０００４】整流回路部には、トランス２の二次巻線に
直列の整流用ＭＯＳＦＥＴ４と二次巻線に並列の転流用
（フライホイール用）のＭＯＳＦＥＴ５とが設けられて
おり、これ等ＭＯＳＦＥＴ４，５は基本的には主スイッ
チ素子３のオンオフと同期してオンオフする様に制御さ
れるものである。
直列の整流用ＭＯＳＦＥＴ４と二次巻線に並列の転流用
（フライホイール用）のＭＯＳＦＥＴ５とが設けられて
おり、これ等ＭＯＳＦＥＴ４，５は基本的には主スイッ
チ素子３のオンオフと同期してオンオフする様に制御さ
れるものである。
【０００５】更に詳述すれば、主スイッチ素子３がオン
のとき整流用ＭＯＳＦＥＴ４はオンとなり、転流用ＭＯ
ＳＦＥＴ５はオフとなる。また、主スイッチ素子３がオ
フのとき、整流用ＭＯＳＦＥＴ４はオフとなり、転流用
ＭＯＳＦＥＴ５はオンとなる。
のとき整流用ＭＯＳＦＥＴ４はオンとなり、転流用ＭＯ
ＳＦＥＴ５はオフとなる。また、主スイッチ素子３がオ
フのとき、整流用ＭＯＳＦＥＴ４はオフとなり、転流用
ＭＯＳＦＥＴ５はオンとなる。
【０００６】すなわち、主スイッチ素子３がオンのと
き、ＭＯＳＦＥＴ４がオンとなり、ＭＯＳＦＥＴ５がオ
フとなるから、電源の入力ＩＮから出力ＯＵＴへエネル
ギの供給が行われる。また、主スイッチ素子３がオフの
とき、ＭＯＳＦＥＴ４はオフとなり、ＭＯＳＦＥＴ５は
オンとなって、チョークコイル６の蓄積エネルギにより
電源の出力ＯＵＴへエネルギが供給されることになる。
き、ＭＯＳＦＥＴ４がオンとなり、ＭＯＳＦＥＴ５がオ
フとなるから、電源の入力ＩＮから出力ＯＵＴへエネル
ギの供給が行われる。また、主スイッチ素子３がオフの
とき、ＭＯＳＦＥＴ４はオフとなり、ＭＯＳＦＥＴ５は
オンとなって、チョークコイル６の蓄積エネルギにより
電源の出力ＯＵＴへエネルギが供給されることになる。
【０００７】これ等スイッチ素子３〜５のオンオフ制御
パルスを生成する駆動回路について説明する。整流平滑
電圧が制御回路２６へ入力され、この電圧レベルに応じ
た電気信号がフォトカプラの発光素子１１−１により光
信号に変換されて受光素子１１−２へ印加される。
パルスを生成する駆動回路について説明する。整流平滑
電圧が制御回路２６へ入力され、この電圧レベルに応じ
た電気信号がフォトカプラの発光素子１１−１により光
信号に変換されて受光素子１１−２へ印加される。
【０００８】この受光素子１１−２はこの光の強弱に従
ってそのインピーダンスが変化する可変インピーダンス
素子である。この可変インピーダンス素子１１−２と、
抵抗２７，２８，１４とがこの順に電源８，９に直列に
接続され、制御信号出力回路２９を構成している。
ってそのインピーダンスが変化する可変インピーダンス
素子である。この可変インピーダンス素子１１−２と、
抵抗２７，２８，１４とがこの順に電源８，９に直列に
接続され、制御信号出力回路２９を構成している。
【０００９】これ等各直列接続点からの出力電圧Ｖ0 〜
Ｖ2 が制御信号となって導出されており、これ等各制御
信号レベルＶ0 〜Ｖ2 と三角波発生器２２による三角波
レベルＶ3 とが比較機１９〜２１にて夫々比較される。
Ｖ2 が制御信号となって導出されており、これ等各制御
信号レベルＶ0 〜Ｖ2 と三角波発生器２２による三角波
レベルＶ3 とが比較機１９〜２１にて夫々比較される。
【００１０】可変インピーダンス素子１１−２と抵抗２
７との直列接続点の制御信号レベルＶ1 は比較器１９に
て三角波レベルＶ3 と比較され、この比較出力パスルＰ
1 が絶縁回路２３を介してＭＯＳＦＥＴ４のゲート制御
パルスとなっている。
７との直列接続点の制御信号レベルＶ1 は比較器１９に
て三角波レベルＶ3 と比較され、この比較出力パスルＰ
1 が絶縁回路２３を介してＭＯＳＦＥＴ４のゲート制御
パルスとなっている。
【００１１】抵抗２７と２８との直列接続点の制御信号
レベルＶ0 は比較器２０にて三角波レベルＶ3 と比較さ
れ、この比較出力パルイＰ0 が主スイッチ素子３のゲー
ト制御パルスとなっている。
レベルＶ0 は比較器２０にて三角波レベルＶ3 と比較さ
れ、この比較出力パルイＰ0 が主スイッチ素子３のゲー
ト制御パルスとなっている。
【００１２】また、抵抗２８と１４との直列接続点の制
御信号レベルＶ2 は比較器２１にて三角波レベルＶ3 と
比較され、この比較出力パルスＰ2 が絶縁回路２４及び
インバータ２５を介してＭＯＳＦＥＴ５の制御パルスＰ
2 ′となっている。
御信号レベルＶ2 は比較器２１にて三角波レベルＶ3 と
比較され、この比較出力パルスＰ2 が絶縁回路２４及び
インバータ２５を介してＭＯＳＦＥＴ５の制御パルスＰ
2 ′となっている。
【００１３】尚、絶縁回路２３，２４はフォトカプラが
用いられており、制御回路２６の出力信号を制御信号出
力回路２９へ伝達するフォトカプラ（１１−１，１１−
２）と共に、トランス２の一／二次間の絶縁を行ってい
る。
用いられており、制御回路２６の出力信号を制御信号出
力回路２９へ伝達するフォトカプラ（１１−１，１１−
２）と共に、トランス２の一／二次間の絶縁を行ってい
る。
【００１４】次に、動作について説明する。図８は図７
の回路の各部動作波形図である。制御回路２６の出力信
号をフォトカプラ発光側１１−１によりフォトカプラ受
光側１１−２へ伝達し、フォトカプラ受光側１１−２の
インピーダンスを変化させ、フォトカプラ受光側１１−
２と抵抗２７の接続点の電圧Ｖ1 ，抵２７と抵抗２８の
接続点の電圧Ｖ0 、抵抗２８と抵抗１４の接続点の電圧
Ｖ2 を変化させ、これ等の電圧Ｖ1 ，Ｖ0 ，Ｖ2 を三角
波Ｖ3 と比較することにより、比較器１９，２０，２１
の出力パルスＰ1 ，Ｐ0 ，Ｐ2 のパルス幅を制御してい
る。
の回路の各部動作波形図である。制御回路２６の出力信
号をフォトカプラ発光側１１−１によりフォトカプラ受
光側１１−２へ伝達し、フォトカプラ受光側１１−２の
インピーダンスを変化させ、フォトカプラ受光側１１−
２と抵抗２７の接続点の電圧Ｖ1 ，抵２７と抵抗２８の
接続点の電圧Ｖ0 、抵抗２８と抵抗１４の接続点の電圧
Ｖ2 を変化させ、これ等の電圧Ｖ1 ，Ｖ0 ，Ｖ2 を三角
波Ｖ3 と比較することにより、比較器１９，２０，２１
の出力パルスＰ1 ，Ｐ0 ，Ｐ2 のパルス幅を制御してい
る。
【００１５】このとき、Ｖ1 ＞Ｖ0 ＞Ｖ2 の関係は常に
保たれるので、パルスＰ1 ，Ｐ0 ，Ｐ2 のオン時間をＴ
ON1 ，ＴON0 ，ＴON2 とすると、ＴON1 ＜ＴON0 ＜ＴON
2 の関係は常に保たれる。
保たれるので、パルスＰ1 ，Ｐ0 ，Ｐ2 のオン時間をＴ
ON1 ，ＴON0 ，ＴON2 とすると、ＴON1 ＜ＴON0 ＜ＴON
2 の関係は常に保たれる。
【００１６】パルスＰ1 によりＦＥＴ４のゲートを駆動
し、パルスＰ0 により主スイッチ素子３のゲートを駆動
し、パルスＰ2 を反転器２５で反転させたパルスＰ2 ′
によりＦＥＴ５のゲートを駆動する。
し、パルスＰ0 により主スイッチ素子３のゲートを駆動
し、パルスＰ2 を反転器２５で反転させたパルスＰ2 ′
によりＦＥＴ５のゲートを駆動する。
【００１７】ここで、パルスＰ0 がオンする時刻をｔ0
、パルスＰ1 がオンする時刻をｔ1、パルスＰ1 がオフ
する時刻をｔ2 、パルスＰ0 がオフする時刻をｔ3 パル
スＰ2 ′がオンする時刻をｔ4 、パルスＰ2 ′がオフす
る時刻をｔ5 とし、ｔ1 −ｔ0 ＝ｔ3 −ｔ2 ＝ＴD1（パ
ルスＰ0 ，Ｐ1 間デッドタイム）、ｔ4 −ｔ3 ＝ｔ0−
ｔ5 ＝ＴD2（パルスＰ0 ，Ｐ2 ′間デッドタイム）とす
る。
、パルスＰ1 がオンする時刻をｔ1、パルスＰ1 がオフ
する時刻をｔ2 、パルスＰ0 がオフする時刻をｔ3 パル
スＰ2 ′がオンする時刻をｔ4 、パルスＰ2 ′がオフす
る時刻をｔ5 とし、ｔ1 −ｔ0 ＝ｔ3 −ｔ2 ＝ＴD1（パ
ルスＰ0 ，Ｐ1 間デッドタイム）、ｔ4 −ｔ3 ＝ｔ0−
ｔ5 ＝ＴD2（パルスＰ0 ，Ｐ2 ′間デッドタイム）とす
る。
【００１８】時刻ｔ0 〜ｔ1 間及びｔ2 〜ｔ3 間は、主
スイッチ３がオン、ＦＥＴ４，５がオフであり、トラン
ス２の二次巻線→コイル６→負荷→ＦＥＴ４の内部ダイ
オード→トランス２の二次巻線のルートで負荷電流が流
れる。
スイッチ３がオン、ＦＥＴ４，５がオフであり、トラン
ス２の二次巻線→コイル６→負荷→ＦＥＴ４の内部ダイ
オード→トランス２の二次巻線のルートで負荷電流が流
れる。
【００１９】時刻ｔ1 〜ｔ2 間は、主スイッチ３、ＦＥ
Ｔ４がオン、ＦＥＴ５がオフであり、トランス２の二次
巻線→コイル６→負荷→ＦＥＴ４→トランス２の二次巻
線のルートで負荷電流が流れる。
Ｔ４がオン、ＦＥＴ５がオフであり、トランス２の二次
巻線→コイル６→負荷→ＦＥＴ４→トランス２の二次巻
線のルートで負荷電流が流れる。
【００２０】時刻ｔ3 〜ｔ4 間及びｔ5 〜ｔ0 間は主イ
スッチ３，ＦＥＴ４，５がオフであり、コイル６→負荷
→ＦＥＴ５の内部ダイオード→コイル６のルートで負荷
電流が流れる。時刻ｔ4 〜ｔ5 間は、主スイッチ３，Ｆ
ＥＴ４がオフ、ＦＥＴ５がオンであり、コイル６→負荷
→ＦＥＴ５→コイルる６のルートで負荷電流が流れる。
スッチ３，ＦＥＴ４，５がオフであり、コイル６→負荷
→ＦＥＴ５の内部ダイオード→コイル６のルートで負荷
電流が流れる。時刻ｔ4 〜ｔ5 間は、主スイッチ３，Ｆ
ＥＴ４がオフ、ＦＥＴ５がオンであり、コイル６→負荷
→ＦＥＴ５→コイルる６のルートで負荷電流が流れる。
【００２１】主スイッチ３の動作に対するＦＥＴ４，５
のオンの遅れは、ＦＥＴ４，５の内部ダイオードに負荷
電流が流れることによりＦＥＴ４，５の導通損失及びリ
カバリィ電流による損失を引き起こし、主スイッチ３の
動作に対するＦＥＴ４，５のオフの遅れは、トランス２
の二次巻線短絡により主スイッチ３，ＦＥＴ４，５の短
絡損失を引き起こす。
のオンの遅れは、ＦＥＴ４，５の内部ダイオードに負荷
電流が流れることによりＦＥＴ４，５の導通損失及びリ
カバリィ電流による損失を引き起こし、主スイッチ３の
動作に対するＦＥＴ４，５のオフの遅れは、トランス２
の二次巻線短絡により主スイッチ３，ＦＥＴ４，５の短
絡損失を引き起こす。
【００２２】そこで、本例では、パルスＰ0 がオフする
直前にパルスＰ1 をオフし、パルスＰ0 がオンする直前
にパルスＰ2 ′をオフすることにより、主スイッチ３の
動作に対するＦＥＴ４，５のオフの遅れに起因する損失
を低減できるようにしている。パルスＰ0 ，Ｐ1 ，Ｐ2
間に最適なデッドタイムＴD1，ＴD2を設けることによ
り、電源の効率を最大にできることになる。
直前にパルスＰ1 をオフし、パルスＰ0 がオンする直前
にパルスＰ2 ′をオフすることにより、主スイッチ３の
動作に対するＦＥＴ４，５のオフの遅れに起因する損失
を低減できるようにしている。パルスＰ0 ，Ｐ1 ，Ｐ2
間に最適なデッドタイムＴD1，ＴD2を設けることによ
り、電源の効率を最大にできることになる。
【００２３】
【発明が解決しようとする課題】この従来のＭＯＳＦＥ
Ｔ同期整流用駆動回路を用いたスイッチング電源回路で
は、主スイッチの動作に対する同期整流用ＭＯＳＦＥＴ
４，５の動作の遅れ時間から最適なデッドタイムＴD1，
ＴD2が存在するが、電源の入力条件、負荷条件が変化し
た場合、この最適なデッドタイムＴD1，ＴD2を維持する
ことができなくなり、電源の効率が低下するという問題
があった。
Ｔ同期整流用駆動回路を用いたスイッチング電源回路で
は、主スイッチの動作に対する同期整流用ＭＯＳＦＥＴ
４，５の動作の遅れ時間から最適なデッドタイムＴD1，
ＴD2が存在するが、電源の入力条件、負荷条件が変化し
た場合、この最適なデッドタイムＴD1，ＴD2を維持する
ことができなくなり、電源の効率が低下するという問題
があった。
【００２４】定格入力電圧・出力電流にて電源の効率が
最大得られるようにデッドタイムＴD1，ＴD2を設定し
（図８（ａ））、例えば電源の入力電圧が上昇した場合
（図８（ｂ））、主スイッチのパルス幅を絞るため主ス
イッチのパルス幅を制御する直流電圧Ｖ0 が上昇する。
このときフォトカプラ受光側１１−２のインピーダンス
が小さくなり、抵抗２７，２８を流れる電流が増加する
ため、直流電圧Ｖ0 とＦＥＴ４，５のパルス幅を制御す
る直流電圧Ｖ1 ，Ｖ2 との電圧差が増加し、デッドタイ
ムＴD1，ＴD2がＴD1′，ＴD2′に増加し、最適なデッド
タイムを維持することができなくなる。よって、ＦＥＴ
４，５の内部ダイオードの導通時間が増加し、ＦＥＴ
４，５の導通損失およびリカバリィ電流による損失が増
加し、電源の効率が低下することになる。
最大得られるようにデッドタイムＴD1，ＴD2を設定し
（図８（ａ））、例えば電源の入力電圧が上昇した場合
（図８（ｂ））、主スイッチのパルス幅を絞るため主ス
イッチのパルス幅を制御する直流電圧Ｖ0 が上昇する。
このときフォトカプラ受光側１１−２のインピーダンス
が小さくなり、抵抗２７，２８を流れる電流が増加する
ため、直流電圧Ｖ0 とＦＥＴ４，５のパルス幅を制御す
る直流電圧Ｖ1 ，Ｖ2 との電圧差が増加し、デッドタイ
ムＴD1，ＴD2がＴD1′，ＴD2′に増加し、最適なデッド
タイムを維持することができなくなる。よって、ＦＥＴ
４，５の内部ダイオードの導通時間が増加し、ＦＥＴ
４，５の導通損失およびリカバリィ電流による損失が増
加し、電源の効率が低下することになる。
【００２５】本発明の目的は、入出力条件の変化にかか
わらず最適なデッドタイムを常時維持可能として電源効
率を良好とし得るスイッチング電源回路を提供すること
である。
わらず最適なデッドタイムを常時維持可能として電源効
率を良好とし得るスイッチング電源回路を提供すること
である。
【００２６】
【課題を解決するための手段】本発明によれば、トラン
スと、このトランスの一次側供給電力をスイッチングす
る主スイッチ素子と、前記トランスの二次側出力電力を
整流平滑する整流平滑手段と、この整流平滑手段に設け
られ前記主スイッチ素子のオンオフ動作と略同期してオ
ンオフ制御される同期整流用スイッチ素子とを含むスイ
ッチング電源回路であって、三角波発を発生する手段
と、前記整流平滑手段の出力レベルに応じた直流制御信
号のレベルを一定レベルだけレベルシフトしてレベルシ
フト電圧を生成するレベルシフト手段と、前記直流制御
信号と前記三角波とのレベル比較を行ってこの比較パル
スを前記同期整流用スイッチ素子のスイッチングパルス
とする手段と、前記レベルシフト電圧と前記三角波との
レベル比較を行ってこの比較パルスを前記主スイッチ素
子のスイッチングパルスとする手段と、を含むことを特
徴とするスイッチング電源回路が得られる。
スと、このトランスの一次側供給電力をスイッチングす
る主スイッチ素子と、前記トランスの二次側出力電力を
整流平滑する整流平滑手段と、この整流平滑手段に設け
られ前記主スイッチ素子のオンオフ動作と略同期してオ
ンオフ制御される同期整流用スイッチ素子とを含むスイ
ッチング電源回路であって、三角波発を発生する手段
と、前記整流平滑手段の出力レベルに応じた直流制御信
号のレベルを一定レベルだけレベルシフトしてレベルシ
フト電圧を生成するレベルシフト手段と、前記直流制御
信号と前記三角波とのレベル比較を行ってこの比較パル
スを前記同期整流用スイッチ素子のスイッチングパルス
とする手段と、前記レベルシフト電圧と前記三角波との
レベル比較を行ってこの比較パルスを前記主スイッチ素
子のスイッチングパルスとする手段と、を含むことを特
徴とするスイッチング電源回路が得られる。
【００２７】更に本発明によれば、トランスと、このト
ランスの一次側供給電力をスイッチングする主スイッチ
素子と、前記トランスの二次側出力電力を整流平滑する
整流平滑手段と、この整流平滑手段内において前記トラ
ンスの二次巻線に夫々直列及び並列接続されて前記主ス
イッチ素子のオンオフ動作と略同期してオンオフ制御さ
れる第１及び第２の同期整流用スイッチ素子とを含むス
イッチング電源回路であって、三角波発を発生する手段
と、前記整流平滑手段の出力レベルに応じた直流制御信
号のレベルを順次一定レベルずつレベルシフトして第１
及び第２のレベルシフト電圧を生成するレベルシフト手
段と、前記直流制御信号と前記三角波とのレベル比較を
行ってこの比較パルスを前記第１の同期整流用スイッチ
素子のスイッチングパルスとする手段と、前記第１のレ
ベルシフト電圧と前記三角波とのレベル比較を行ってこ
の比較パルスを前記主スイッチ素子のスイッチングパル
スとする手段と、前記第２のレベルシフト電圧と前記三
角波とのレベル比較を行ってこの比較パルスを前記第２
の同期整流用スイッチ素子のスイッチングパルスとする
手段と、を含むことを特徴とするスイッチング電源回路
が得られる。
ランスの一次側供給電力をスイッチングする主スイッチ
素子と、前記トランスの二次側出力電力を整流平滑する
整流平滑手段と、この整流平滑手段内において前記トラ
ンスの二次巻線に夫々直列及び並列接続されて前記主ス
イッチ素子のオンオフ動作と略同期してオンオフ制御さ
れる第１及び第２の同期整流用スイッチ素子とを含むス
イッチング電源回路であって、三角波発を発生する手段
と、前記整流平滑手段の出力レベルに応じた直流制御信
号のレベルを順次一定レベルずつレベルシフトして第１
及び第２のレベルシフト電圧を生成するレベルシフト手
段と、前記直流制御信号と前記三角波とのレベル比較を
行ってこの比較パルスを前記第１の同期整流用スイッチ
素子のスイッチングパルスとする手段と、前記第１のレ
ベルシフト電圧と前記三角波とのレベル比較を行ってこ
の比較パルスを前記主スイッチ素子のスイッチングパル
スとする手段と、前記第２のレベルシフト電圧と前記三
角波とのレベル比較を行ってこの比較パルスを前記第２
の同期整流用スイッチ素子のスイッチングパルスとする
手段と、を含むことを特徴とするスイッチング電源回路
が得られる。
【００２８】
【作用】スイッチング電源出力である整流平滑電圧レベ
ルに応じた直流制御信号レベルを一定レベルだけレベル
シフトしてレベルシフト電圧を生成し、このレベルシフ
ト電圧と直流制御信号との各レベルを三角波レベルと夫
々比較して比較出力パルスを得る。これ等比較出力パル
スを主スイッチ素子や整流用スイッチ素子のオンオフパ
ルスとする。
ルに応じた直流制御信号レベルを一定レベルだけレベル
シフトしてレベルシフト電圧を生成し、このレベルシフ
ト電圧と直流制御信号との各レベルを三角波レベルと夫
々比較して比較出力パルスを得る。これ等比較出力パル
スを主スイッチ素子や整流用スイッチ素子のオンオフパ
ルスとする。
【００２９】
【実施例】以下、図面を用いて本発明の実施例について
説明する。
説明する。
【００３０】図１は本発明の一実施例の回路図であり、
図７と同等部分は同一符号により示している。図７と異
なる部分についてのみ説明し、その他の構成については
省略する。
図７と同等部分は同一符号により示している。図７と異
なる部分についてのみ説明し、その他の構成については
省略する。
【００３１】制御信号出力回路２９において、電源８−
９間に可変インピーダンス素子としての受光素子１１−
２と、ＮＰＮトランジスタ１２，１３と、抵抗１４とが
この順に直列接続して設けられている。これ等トランジ
スタ１２，１３のベースエミッタ間には、電源ＶCCから
抵抗１５，１６および１７，１８によりバイアスが付与
されており、これ等電源ＶCC，ＶDD（電源８への印加電
源電圧）及び抵抗１５〜１８の選定により、各トランジ
スタ１２，１３は飽和領域で動作するようになってお
り、よってトランジスタ１２，１３による電圧ドロップ
である電圧シフトレベルはＶCE1 ，ＶCE2 （コレクタ・
エミッタ間飽和電圧）となり一定に維持されている。
９間に可変インピーダンス素子としての受光素子１１−
２と、ＮＰＮトランジスタ１２，１３と、抵抗１４とが
この順に直列接続して設けられている。これ等トランジ
スタ１２，１３のベースエミッタ間には、電源ＶCCから
抵抗１５，１６および１７，１８によりバイアスが付与
されており、これ等電源ＶCC，ＶDD（電源８への印加電
源電圧）及び抵抗１５〜１８の選定により、各トランジ
スタ１２，１３は飽和領域で動作するようになってお
り、よってトランジスタ１２，１３による電圧ドロップ
である電圧シフトレベルはＶCE1 ，ＶCE2 （コレクタ・
エミッタ間飽和電圧）となり一定に維持されている。
【００３２】そして、可変インピーダンス素子１１−２
とトランジスタ１２との直列点の電圧Ｖ1 が三角波Ｖ3
と比較器１９でレベル比較される。また、トランジスタ
１２によりＶ1 をＶCE1 だけレベルシフトした電圧Ｖ0
が三角波Ｖ3 と比較器２０でレベル比較される。更に、
トランジスタ１３によりＶ0 をＶCE2 だけレベルシフト
した電圧Ｖ2 が三角波Ｖ3 と比較器２１でレベル比較さ
れる。
とトランジスタ１２との直列点の電圧Ｖ1 が三角波Ｖ3
と比較器１９でレベル比較される。また、トランジスタ
１２によりＶ1 をＶCE1 だけレベルシフトした電圧Ｖ0
が三角波Ｖ3 と比較器２０でレベル比較される。更に、
トランジスタ１３によりＶ0 をＶCE2 だけレベルシフト
した電圧Ｖ2 が三角波Ｖ3 と比較器２１でレベル比較さ
れる。
【００３３】次に動作について説明する。図２は図１の
回路の動作波形を示している。トランジスタ１，１３は
トランジスタ駆動用電源１０により駆動され、飽和状態
にて動作するが、ここでトランジスタ１２，１３のコレ
クタ・エミッタ間飽和電圧を夫々ＶCE1 、ＶCE2 とす
る。
回路の動作波形を示している。トランジスタ１，１３は
トランジスタ駆動用電源１０により駆動され、飽和状態
にて動作するが、ここでトランジスタ１２，１３のコレ
クタ・エミッタ間飽和電圧を夫々ＶCE1 、ＶCE2 とす
る。
【００３４】出力電圧制御回路２６の出力信号をフォト
カプラ発光側１１−１によりフォトカプラ受光側１１−
２へ伝達し、フォトカプラ受光側１１−２のインピーダ
ンスを変化させ、フォトカプラ受光側１１−２とトラン
ジスタ１２のコレクタの接続点の電圧Ｖ１、トランジス
タ１２のエミッタとトランジスタ１３のコレクタの接続
点の電圧Ｖ０、トランジスタ１３のエミッタと抵抗１４
の接続点の電圧Ｖ２を夫々変化させ、これ等の電圧Ｖ
１，Ｖ０，Ｖ２を三角波Ｖ３と比較する。これにより、
比較器１９，２０，２１の出力パルスＰ１，Ｐ０，Ｐ２
のパルス幅が制御される。
カプラ発光側１１−１によりフォトカプラ受光側１１−
２へ伝達し、フォトカプラ受光側１１−２のインピーダ
ンスを変化させ、フォトカプラ受光側１１−２とトラン
ジスタ１２のコレクタの接続点の電圧Ｖ１、トランジス
タ１２のエミッタとトランジスタ１３のコレクタの接続
点の電圧Ｖ０、トランジスタ１３のエミッタと抵抗１４
の接続点の電圧Ｖ２を夫々変化させ、これ等の電圧Ｖ
１，Ｖ０，Ｖ２を三角波Ｖ３と比較する。これにより、
比較器１９，２０，２１の出力パルスＰ１，Ｐ０，Ｐ２
のパルス幅が制御される。
【００３５】フォトカプラ受光側１１−２のインピーダ
ンスが変化し、トランジスタ１２，１３を流れる電流が
変化しても、ＶCE1 ，ＶCE2 は一定であり、 Ｖ１＝Ｖ０＋ＶCE1 ＞Ｖ０＞Ｖ２＝Ｖ０−ＶCE2 の関係は常に保たれ、パルスＰ１，Ｐ０，Ｐ２のオン時
間をＴON1 ，ＴON0 ，ＴON2 とすると、 ＴON1 ＝ＴON0 −２ＴD1＜ＴON0 ＜ＴON2 ＝ＴON0 ＋２
ＴD2 の関係は常に保たれる（ＴD1；パルスＰ０，Ｐ１間デッ
ドタイム、ＴD2；パルスＰ０，Ｐ２間デッドタイム）。
ンスが変化し、トランジスタ１２，１３を流れる電流が
変化しても、ＶCE1 ，ＶCE2 は一定であり、 Ｖ１＝Ｖ０＋ＶCE1 ＞Ｖ０＞Ｖ２＝Ｖ０−ＶCE2 の関係は常に保たれ、パルスＰ１，Ｐ０，Ｐ２のオン時
間をＴON1 ，ＴON0 ，ＴON2 とすると、 ＴON1 ＝ＴON0 −２ＴD1＜ＴON0 ＜ＴON2 ＝ＴON0 ＋２
ＴD2 の関係は常に保たれる（ＴD1；パルスＰ０，Ｐ１間デッ
ドタイム、ＴD2；パルスＰ０，Ｐ２間デッドタイム）。
【００３６】パルスＰ１によりＦＥＴ４のゲートを駆動
し、パルスＰ０により主スイッチ３のゲートを駆動し、
パスルＰ２を反転器２５で反転させたパルスＰ２′によ
りＦＥＴ５のゲートを駆動する。
し、パルスＰ０により主スイッチ３のゲートを駆動し、
パスルＰ２を反転器２５で反転させたパルスＰ２′によ
りＦＥＴ５のゲートを駆動する。
【００３７】各時間における負荷電流の整流方法は従来
回路図７と同様であり、説明は省略する。
回路図７と同様であり、説明は省略する。
【００３８】本実施例では、パルスＰ０がオフする時刻
より時間ＴD1だけ前の時刻にパルスＰ１をオフし、パル
スＰ０がオンする時刻より時間ＴD2でけ前の時刻にパル
スＰ２′をオフするが、主スイッチ３の動作に対するＦ
ＥＴ４，５の動作の遅れ時間をＴDLY とすると、ＴD1，
ＴD2≧ＴDLY となるように電圧ＶCE1 ，ＶCE2 を設定す
ると、主スイッチ３の動作に対するＦＥＴ４，５のオフ
の遅れに起因する損失を零にすることができる。主スイ
ッチ３の動作に対するＦＥＴ４，５のオンの遅れに起因
する損失を最小にすることができる。
より時間ＴD1だけ前の時刻にパルスＰ１をオフし、パル
スＰ０がオンする時刻より時間ＴD2でけ前の時刻にパル
スＰ２′をオフするが、主スイッチ３の動作に対するＦ
ＥＴ４，５の動作の遅れ時間をＴDLY とすると、ＴD1，
ＴD2≧ＴDLY となるように電圧ＶCE1 ，ＶCE2 を設定す
ると、主スイッチ３の動作に対するＦＥＴ４，５のオフ
の遅れに起因する損失を零にすることができる。主スイ
ッチ３の動作に対するＦＥＴ４，５のオンの遅れに起因
する損失を最小にすることができる。
【００３９】ＴD1，ＴD2＝ＴDLY となるようにトランジ
スタ１２，１３のコレクタ・エミッタ間飽和電圧ＶCE1
，ＶCE2 を抵抗１５または１６、抵抗１７または１８
により設定する。
スタ１２，１３のコレクタ・エミッタ間飽和電圧ＶCE1
，ＶCE2 を抵抗１５または１６、抵抗１７または１８
により設定する。
【００４０】ここで定格入力電圧・出力電流にて電源の
効率が最大得られるようにデッドタイムＴD1，ＴD2を設
定し（図２（ａ））、例えば電源の入力電圧が上昇した
場合（図２（ｂ））、主スイッチ３のパルス幅を絞るた
め主スイッチ３のパルス幅を制御する直流電圧Ｖ０が上
昇するが、このとき直流電圧Ｖ０とＦＥＴ４，５のパル
ス幅を制御する直流電圧Ｖ１，Ｖ２との差分は夫々ＶCE
1 ，ＶCE2 で一定であるため、デッドタイムＴD1，ＴD2
は一定であり、最適なデッドタイムを維持することがで
きる。従って、電源の入力条件、負荷条件が変化して
も、常に最適なデッドタイムを維持することができ、電
源の効率を最大に維持できる。
効率が最大得られるようにデッドタイムＴD1，ＴD2を設
定し（図２（ａ））、例えば電源の入力電圧が上昇した
場合（図２（ｂ））、主スイッチ３のパルス幅を絞るた
め主スイッチ３のパルス幅を制御する直流電圧Ｖ０が上
昇するが、このとき直流電圧Ｖ０とＦＥＴ４，５のパル
ス幅を制御する直流電圧Ｖ１，Ｖ２との差分は夫々ＶCE
1 ，ＶCE2 で一定であるため、デッドタイムＴD1，ＴD2
は一定であり、最適なデッドタイムを維持することがで
きる。従って、電源の入力条件、負荷条件が変化して
も、常に最適なデッドタイムを維持することができ、電
源の効率を最大に維持できる。
【００４１】図３は本発明の図１の実施例と従来の図７
の例との各々において、同一条件で制御信号レベルＶ１
とデッドタイムＴD1，ＴD2との関係を示したものであ
る。
の例との各々において、同一条件で制御信号レベルＶ１
とデッドタイムＴD1，ＴD2との関係を示したものであ
る。
【００４２】入力電圧４８Ｖ（ＩＮ）、出力電圧３．３
Ｖ（ＯＵＴ）、出力電流３．６Ａ、スイッチング周波数
３００ＫＨz のフォードコンバータとし、ＦＥＴ４，５
には入力容量１２００ｐＦ，オン抵抗４５ｍΩのＭＯＳ
ＦＥＴを用いており、従来例ではデッドタイムが特性３
１の如く、制御信号レベルＶ１に比例して変化するが、
本例では、特性３０の如く常時一定のデッドタイムが得
られることが判る。
Ｖ（ＯＵＴ）、出力電流３．６Ａ、スイッチング周波数
３００ＫＨz のフォードコンバータとし、ＦＥＴ４，５
には入力容量１２００ｐＦ，オン抵抗４５ｍΩのＭＯＳ
ＦＥＴを用いており、従来例ではデッドタイムが特性３
１の如く、制御信号レベルＶ１に比例して変化するが、
本例では、特性３０の如く常時一定のデッドタイムが得
られることが判る。
【００４３】尚、レベルシフト用としてトランジスタ１
２，１３の飽和電圧を用いているが、ツェナーダイオー
ドを用いて一定のレベルシフト電圧を得ても良いことは
明らかである。
２，１３の飽和電圧を用いているが、ツェナーダイオー
ドを用いて一定のレベルシフト電圧を得ても良いことは
明らかである。
【００４４】図４は本発明の他の実施例の回路図であ
り、トランジスタ１２，１３の駆動用バイアス電源とし
て制御信号出力回路２９の電源８（ＶDD）を用いて共用
化したものである。
り、トランジスタ１２，１３の駆動用バイアス電源とし
て制御信号出力回路２９の電源８（ＶDD）を用いて共用
化したものである。
【００４５】図５は本発明の更に他の実施例の回路図で
あり、ＰＮＰトランジスタ１２，１３を用いたもので、
図６はこれ等ＰＮＰトランジスタ１２，１３の駆動用バ
イアス電源を制御信号出力回路２９の電源と共用化した
ものである。
あり、ＰＮＰトランジスタ１２，１３を用いたもので、
図６はこれ等ＰＮＰトランジスタ１２，１３の駆動用バ
イアス電源を制御信号出力回路２９の電源と共用化した
ものである。
【００４６】
【発明の効果】以上述べた如く、本発明によれば、スイ
ッチ素子のオンオフパルスを得るための制御信号レベル
を一定レベルシフトした電圧により得ているので、電源
の入力条件や出力条件に依存しない一定のデッドタイム
を、主スイッチ素子と同期整流用スイッチ素子とのオン
オフ周期内に設けることができ、よって主スイッチ素子
の動作に対して同期整流用ＭＯＳＦＥＴの動作遅れに起
因する損失を常に最小にすることが可能となって電源効
率が最大になるという効果がある。
ッチ素子のオンオフパルスを得るための制御信号レベル
を一定レベルシフトした電圧により得ているので、電源
の入力条件や出力条件に依存しない一定のデッドタイム
を、主スイッチ素子と同期整流用スイッチ素子とのオン
オフ周期内に設けることができ、よって主スイッチ素子
の動作に対して同期整流用ＭＯＳＦＥＴの動作遅れに起
因する損失を常に最小にすることが可能となって電源効
率が最大になるという効果がある。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の動作を示す波形図であり、（ａ）
は電源の入出力条件が定格の場合、（ｂ）は電源の入力
電圧が高くなった場合の各波形図である。
は電源の入出力条件が定格の場合、（ｂ）は電源の入力
電圧が高くなった場合の各波形図である。
【図３】制御信号レベルとデッドタイムとの関係を本発
明と従来例とで比較して示した図である。
明と従来例とで比較して示した図である。
【図４】本発明の他の実施例の回路図である。
【図５】本発明の別の実施例の回路図である。
【図６】本発明の更に別の実施例の回路図である。
【図７】従来のスイッチング電源回路を示す図である。
【図８】図７の回路の動作を示す波形図であり、（ａ）
は電源の入出力条件が定格の場合、（ｂ）は電源の入力
電圧が高くなった場合の各波形図である。
は電源の入出力条件が定格の場合、（ｂ）は電源の入力
電圧が高くなった場合の各波形図である。
１ 入力コンデンサ ２ トランス ３ 主スイッチ素子 ４，５ 同期整流用スイッチ素子 ６ チョークコイル ７ 出力コンデンサ １１−１ 発光素子 １１−２ 受光素子 １２，１３ トランジスタ １４ 抵抗 １５〜１８ バイアス抵抗 １９〜２１ 比較器 ２２ 三角波 ２３，２４ 絶縁回路 ２５ インバータ
Claims (7)
- 【請求項１】 トランスと、このトランスの一次側供給
電力をスイッチングする主スイッチ素子と、前記トラン
スの二次側出力電力を整流平滑する整流平滑手段と、こ
の整流平滑手段に設けられ前記主スイッチ素子のオンオ
フ動作と略同期してオンオフ制御される同期整流用スイ
ッチ素子とを含むスイッチング電源回路であって、 三角波発を発生する手段と、 前記整流平滑手段の出力レベルに応じた直流制御信号の
レベルを一定レベルだけレベルシフトしてレベルシフト
電圧を生成するレベルシフト手段と、 前記直流制御信号と前記三角波とのレベル比較を行って
この比較パルスを前記同期整流用スイッチ素子のスイッ
チングパルスとする手段と、 前記レベルシフト電圧と前記三角波とのレベル比較を行
ってこの比較パルスを前記主スイッチ素子のスイッチン
グパルスとする手段と、 を含むことを特徴とするスイッチング電源回路。 - 【請求項２】 トランスと、このトランスの一次側供給
電力をスイッチングする主スイッチ素子と、前記トラン
スの二次側出力電力を整流平滑する整流平滑手段と、こ
の整流平滑手段内において前記トランスの二次巻線に夫
々直列及び並列接続されて前記主スイッチ素子のオンオ
フ動作と略同期してオンオフ制御される第１及び第２の
同期整流用スイッチ素子とを含むスイッチング電源回路
であって、 三角波発を発生する手段と、 前記整流平滑手段の出力レベルに応じた直流制御信号の
レベルを順次一定レベルずつレベルシフトして第１及び
第２のレベルシフト電圧を生成するレベルシフト手段
と、 前記直流制御信号と前記三角波とのレベル比較を行って
この比較パルスを前記第１の同期整流用スイッチ素子の
スイッチングパルスとする手段と、 前記第１のレベルシフト電圧と前記三角波とのレベル比
較を行ってこの比較パルスを前記主スイッチ素子のスイ
ッチングパルスとする手段と、 前記第２のレベルシフト電圧と前記三角波とのレベル比
較を行ってこの比較パルスを前記第２の同期整流用スイ
ッチ素子のスイッチングパルスとする手段と、 を含むことを特徴とするスイッチング電源回路。 - 【請求項３】 前記レベルシフト手段は互いに直列接続
された第１及び第２のトランジスタと、これ等各トラン
ジスタを飽和動作状態に夫々バイアスするバイアス手段
とを含むことを特徴とする請求項１または２記載のスイ
ッチング電源回路。 - 【請求項４】 前記レベルシフト手段は、前記整流平滑
手段の出力レベルに応じてインピーダンスが変化自在な
可変インピーダンス素子と前記第１及び第２のトランジ
スタとがこの順に電源間に直列接続された構成であるこ
とを特徴とする請求項３記載のスイッチング電源回路。 - 【請求項５】 前記可変インピーダンス素子と前記第１
のトランジスタの直列接続点の電圧レベルが前記直流制
御信号レベルてあることを特徴とする請求項４記載のス
イッチング電源回路。 - 【請求項６】 前記整流平滑手段の出力レベルに応じて
光信号を生成する手段と、この光信号を受光してこの光
信号に応じたインピーダンスを呈する受光素子とを含
み、この受光素子が前記可変インピーダンス素子である
ことを特徴とする請求項４または５記載のスイッチング
電源回路。 - 【請求項７】 前記スイッチングパルスの各々を対応ス
イッチ素子のゲートへ供給するフォトカプラを含むこと
を特徴とする請求項６記載のスイッチング電源回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174972A JP2715921B2 (ja) | 1994-07-27 | 1994-07-27 | スイッチング電源回路 |
| US08/385,351 US5519599A (en) | 1994-07-27 | 1995-02-08 | Control of switching devices in synchronized-rectification system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174972A JP2715921B2 (ja) | 1994-07-27 | 1994-07-27 | スイッチング電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0837777A true JPH0837777A (ja) | 1996-02-06 |
| JP2715921B2 JP2715921B2 (ja) | 1998-02-18 |
Family
ID=15987965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6174972A Expired - Lifetime JP2715921B2 (ja) | 1994-07-27 | 1994-07-27 | スイッチング電源回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5519599A (ja) |
| JP (1) | JP2715921B2 (ja) |
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| US6201713B1 (en) | 1998-10-29 | 2001-03-13 | Murata Manufacturing Co., Ltd. | Switching power supply unit having sub-switching element and time constant circuit |
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| JP3467361B2 (ja) * | 1995-12-27 | 2003-11-17 | 富士通株式会社 | Ｄｃ−ｄｃコンバータ及び当該ｄｃ−ｄｃコンバータを制御する制御回路 |
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1994
- 1994-07-27 JP JP6174972A patent/JP2715921B2/ja not_active Expired - Lifetime
-
1995
- 1995-02-08 US US08/385,351 patent/US5519599A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
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