JP5003596B2 - 電力素子駆動回路 - Google Patents

Description

本発明は、電力素子の駆動を制御する電力素子駆動回路に関し、特にターンオフ過程におけるサージ電圧などの過電圧や過電流を抑制できる電力素子駆動回路に関するものである。

ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ、バイポーラトランジスタ等の電力素子は電力素子駆動回路によって制御される。すなわち、電力素子駆動回路から電力素子のゲートに駆動信号が伝送され前述の制御が行われる。そして、電力素子駆動回路が包含する駆動信号の発生源（制御回路）と、電力素子のゲートとを結ぶ配線上には抵抗素子が配置される。この抵抗素子はゲートドライブ抵抗であり、その抵抗値は電力素子のスイッチングのスピードを考慮して比較的低い値に設定される。

上述のような電力素子駆動回路では電力素子の過電流を検出すると、電力素子を劣化などから保護するために電力素子のゲート強制遮断を行うことがある。ゲート強制遮断が上述の比較的低い値に設定された抵抗素子を介して行われると、遮断電流が大きくなってしまう。この場合コレクタ電流が急激に低下するためにサージ電圧（Ｖｃｅの高い状態）などの過電圧の原因となる。

従って過電流を検出して電力素子のオフ動作を行う場合にはサージ電圧を抑制するために「緩やかなオフ動作」を行う必要がある。なお、電力素子の過電流およびサージ電圧を抑制する技術は特許文献１−４に記載がある。

特開平０７−１４２９７４号公報 特開平１０−２４８２３７号広報 特開平０６−１２０７８７号公報 特開２００５−２６９４４６号公報

過電流検出の際の緩やかなオフ動作を実現する電力素子駆動回路を図４に示す。図４では電源１３０と接地電位１２８との間に接続されるスイッチング素子１２４とスイッチング素子１２６とにより電力素子１０２のゲート１０８の制御を行う。スイッチング素子１２４とスイッチング素子１２６は制御回路１０１によって制御される。スイッチング素子１２４（ＮＰＮ型）のエミッタとスイッチング素子１２６（ＰＮＰ型）のエミッタとの間に抵抗素子１２２の一端が接続される。抵抗素子１２２の他端は、電力素子１０２のゲート１０８と接続される。図４の電力駆動回路１００は、比較的低い抵抗値である抵抗素子１２２に加えて、抵抗素子１２２より抵抗の高い抵抗素子１１８が配置されていることが特徴である。この抵抗素子１１８の一端は抵抗素子１２２とゲート１０８とを結ぶ配線上に接続され、他端はスイッチング素子１２０と接続される。スイッチング素子１２０は制御回路１０１によって制御される。

さらに図４の構成はコンパレータ１１６を備える。コンパレータ１１６の正側入力は電力素子１０２のセンス１１０であり、負側入力は電源１１４から与えられる。コンパレータの出力は制御回路１０１へ伝送される。制御回路１０１はこの出力結果によってスイッチング素子１２０のオンオフの切り替えを行う。

そして、制御回路が、ＩＧＢＴ１０２のセンス１１０からコンパレータ１１６を経由して伝送される過電流の情報を取得するとスイッチング素子１２０をオンとする。これにより、抵抗素子１１８は比較的抵抗が高いから電力素子１０２のオフ動作が緩やかに行われる。つまり、コンパレータが所定値より高い電流値を検出したときはスイッチング素子１２０がオンとなり抵抗素子１１８によりオフ動作を行う。

上述の通り、抵抗素子１１８を用いて緩やかなオフ動作を行うことによりサージ電圧（Ｖｃｅが高い状態）は回避し得る。しかしながら緩やかなオフ動作によって遮断動作（オフ動作）開始から電力素子１０２の実際の遮断（オフ）までに要する時間が極端に大きくなり、コレクタ電流の最高到達値が増大する問題があった。

上述のように電力素子の過電流を検出した際の遮断動作（オフ動作）のスピードは、速すぎればサージ電圧などの過電圧を起こし、遅すぎればコレクタ電流の最高到達値が増大する過電流を起こす問題があった。さらに一定の特性ばらつきをもって製造される電力素子において、オフ動作を行うべき抵抗素子の抵抗値を画一的に定めることは過電圧、過電流を抑制した最適な遮断（オフ）動作を実現するためには不適当であるという問題もあった。

本発明は、上述のような課題を解決するためになされたもので、過電圧、過電流を回避して電力素子の保護を行うことができる電力素子駆動回路を提供することを目的とする。

本願の発明にかかる電力素子駆動回路は、ゲート、コレクタ、エミッタを有する電力素子の該ゲートに駆動電圧を供給する電力素子駆動回路において、該電力素子の該ゲートに接続される第１の抵抗素子と、該電力素子の該ゲートを該第１の抵抗素子を介して電源に接続するか、該第１の抵抗素子を介して接地するかを切替えるオンオフ制御手段と、該電力素子の該コレクタと一端が接続される容量性部品と、該容量性部品の他端と該ゲートの間に接続され、該容量性部品で生成された電流を増幅して該ゲートへ供給するカレントミラー回路と、該電力素子の過電流を検出する過電流検出手段と、該過電流検出手段により過電流が検出されたときに該カレントミラー回路を動作可能状態とする切り替え手段とを備える。そして該オンオフ制御手段は該過電流検出手段により過電流が検出されたときに該電力素子の該ゲートを該第１の抵抗素子を介して接地する。

本発明により、過電圧および過電流を抑制して電力素子のオフ動作を行うことができる。

実施の形態１
本実施形態は過電流検出時における電力素子の保護を行う電力素子駆動回路に関する。図１は本実施形態の電力素子駆動回路１０および電力素子駆動回路１０が接続される電力素子１２について説明する図である。以後図１を参照して本実施形態の構成を説明する。

本実施形態の電力素子駆動回路１０は、コレクタ１６、ゲート１４、エミッタ１８、センス２０を備える電力素子１２を制御するものである。ここで、電力素子１２はＩＧＢＴやＭＯＳＦＥＴ、バイポーラトランジスタ等であれば特に限定されないが本実施形態ではＩＧＢＴとする。なお、以後電力素子駆動回路１０といった場合には電力素子１２は含まないものとする。

電力素子１２のゲート１４は第１の抵抗素子２８と接続される。第１の抵抗素子２８はゲートドライブ抵抗である。第１の抵抗素子２８はオン動作用スイッチング素子２４のエミッタおよびオフ動作用スイッチング素子２６のエミッタと接続される。オン動作用スイッチング素子２４はＮＰＮ型バイポーラトランジスタであって、ベースは後述の制御回路２２と接続され、コレクタは電源３０と接続されるものである。一方オフ動作用スイッチング素子２６はＰＮＰ型バイポーラトランジスタであって、ベースは後述の制御回路２２と接続され、コレクタは接地電位３２と接続されるものである。

本実施形態の電力素子駆動回路１０はさらに、電力素子１２のコレクタ１６と一端が接続される容量性部品４８を備える。容量性部品４８は耐圧性能を持つプリント配線基板の浮遊容量成分を利用したキャパシタである。よって容量性部品４８を配置するために特別の素子を要さない。このような浮遊容量成分は典型的には数ｐＦ程度の電気容量を有する。

前述した容量性部品４８の他端には第１のスイッチング素子４６のコレクタが接続される。この第１のスイッチング素子４６は第２のスイッチング素子４４とともに第１のカレントミラー回路４５を構成するものである。第１のスイッチング素子４６と第２のスイッチング素子４４はともにＮＰＮ型バイポーラトランジスタであり、各々のエミッタは接地電位３２と接続される。また、第１のスイッチング素子４６のコレクタは、第１のスイッチング素子４６のベースおよび第２のスイッチング素子４４のベースと接続される。

第２のスイッチング素子４４のコレクタは、第３のスイッチング素子５０のコレクタ、第３のスイッチング素子５０のベース、第４のスイッチング素子５２のベースと接続される。第３のスイッチング素子５０は第４のスイッチング素子５２とともに第２のカレントミラー回路５１を構成するものである。第３のスイッチング素子５０と第４のスイッチング素子５２はともにＰＮＰ型バイポーラトランジスタである。

第３のスイッチング素子５０のエミッタは第２の抵抗素子５４を介して電源３０と接続される。さらに、第４のスイッチング素子５２のエミッタは電源３０と接続される。また、第４のスイッチング素子５２のコレクタは、第１の抵抗素子２８とゲート１４とを接続する配線に接続される。

本実施形態ではさらに、第１のカレントミラー回路４５を動作可能とするか否かを定める遮断モード制御用スイッチング素子４２が配置される。遮断モード制御用スイッチング素子４２はＮＰＮ型バイポーラトランジスタである。遮断モード制御用スイッチング素子４２のコレクタは第１のスイッチング素子４６のコレクタと接続され、エミッタは接地電位３２と接続される。遮断モード制御用スイッチング素子４２のベースへの入力は、センス２０と接続されたコンパレータ３８の出力をＮＯＴ回路４０で反転させた信号である。すなわち、センス２０からコンパレータ３８への入力（正側入力）が参照電源３６（負側入力）を超えるとＮＯＴ回路４０を介して遮断モード制御用スイッチング素子４２をオフとすべき信号が伝送される。よって過電流検出時にのみ第１のカレントミラー回路４５を動作可能状態とすることができる。

以後、センス２０、コンパレータ３８、ＮＯＴ回路４０、遮断モード制御用スイッチング素子４２を総称して「切り替え手段４１」と称することがある。切り替え手段４１のうち、コンパレータ３８からの出力は制御回路２２にも出力される。

本実施形態の電力素子駆動回路１０と電力素子１２は上述の構成である。以後本実施形態の電力素子駆動回路１０と電力素子１２の、過電流検出時のオフ動作について説明する。

まず、切り替え手段４１が過電流を検出し、第１のカレントミラー回路４５を動作可能状態とする。このとき、コンパレータ３８の出力を受けた制御回路２２はオン動作用スイッチング素子２４をオフとし、オフ動作用スイッチング素子２６をオンとする。

ここで、「過電流を検出」とはセンス２０の端子の値が参照電源３６の値を超えていることを意味するにすぎず、ここでいう過電流では電力素子１２に劣化などの悪影響はないものとする。すなわち、この「過電流を検出」とは「電力素子１２に劣化などの悪影響を及ぼす電流値に近い値を検出」と換言できる。本実施形態において過電流検出とは、特別の言及がない限り上述の意に解するものとする。

切り替え手段４１が過電流を検出し、第１のカレントミラー回路４５が動作可能状態となっても、電力素子１２の帰還容量を充電する期間があるため、すぐには第１のカレントミラー回路４５に有意な電流は流れない。すなわち、電力素子１２の帰還容量（コレクタ−ゲート間容量）が大きいうちは電力素子１２のコレクタ−エミッタ間電圧の上昇は非常に小さいため容量性部品４８に流れる電流も非常に小さい値である。このことは本実施形態の過電流検出時におけるターンオフ過程の波形を示す図２（Ｃ）に「期間１」として示されている。

上述の期間１を終えると、期間２へと遷移する。期間２とは前述の帰還容量の電圧依存性により当該容量が小さくなるためＶｃｅが上昇する期間である。期間２ではＶｃｅ電圧上昇率（以後ｄｖ／ｄｔという）に従った電流が容量性部品４８に流れ、第１のカレントミラー回路に有意な電流が流れる。この電流は第２のカレントミラー回路５１の第２の抵抗素子５４によって増幅され、第４のスイッチング素子５２のコレクタから電力素子１２のゲート１４に流入する。前述のゲート１４に流入する電流によってゲート１４のゲート電圧は押し上げられる。その結果第１の抵抗素子２８のみによってオフ動作を行った場合と比較して、ゲート１４の電圧（図３（Ｃ）ではＶｇｅで示す）がフラットに保たれる時間は長くなる。つまりＶｇｅの短時間での急激な低下はなく、Ｖｃｅの跳ね上がりを抑制できる。

そして緩やかにＶｃｅが上昇し電源電圧まで達するとｄｖ／ｄｔの発生はなくなる。これにより期間２が終了する。期間２が終了すると第４のスイッチング素子５２からゲート１４への電流の流入はなくなり、第１の抵抗素子２８によって速やかにゲート１４の電位が下げられる。

上述のように過電流検出時のオフ動作を行うことの効果について図２の（Ａ）、（Ｂ）、（Ｃ）を比較しながら説明する。図２（Ａ）は過電流検出時のオフ動作を第１の抵抗素子（図１では第１の抵抗素子２８に当たる）のみで行った場合のＶｃｅなどの波形である。図２（Ｂ）は前述した図４の構成を備える電力素子駆動回路１００によって過電流検出時のオフ動作を行った場合のＶｃｅなどの波形である。

図２（Ａ）について説明する。この場合、過電流を検出すると電力素子１２のゲートが第１の抵抗素子を介して接地されるため、ゲートの強制遮断が行われる。このため強制遮断開始（期間１のスタート）から期間２の終了までに要する時間は非常に短くコレクタ電流の最高到達電流（Ｉｃｐ）を低くできる。しかしながら第１の抵抗素子の抵抗値は比較的低い値であるから、オフ動作時のｄｉ／ｄｔが大きな値となりサージ電圧の問題が起こる。すなわちサージ電圧の大きさはｄｉ／ｄｔに比例するから、短い時間でオフ動作を終える場合ｄｉ／ｄｔが高くなり図２（Ａ）に示すようにＶｃｅの跳ね上がりが発生する。よってＶｃｅの跳ね上がりにより電力素子の過電圧の問題が生じる。

図２（Ｂ）について説明する。図２（Ｂ）では図４に示す抵抗素子１１８によって過電流検出時のオフ動作が行われることが特徴である。抵抗素子１１８は抵抗素子１２２よりは抵抗値が高い。よって図２（Ｂ）に示すように過電流検出時のオフ動作も非常に緩やかなものとなり期間２を終えるまでに要する時間が長い。これによりｄｖ／ｄｔを小さい値に保ちながらオフ動作を実施できるから過電圧の問題を抑制できる。しかしながらオフ動作に要する時間が長いことからＩｃｐが高まる過電流の問題がある。

本実施形態の構成によれば上述の問題を回避できる。すなわち、容量性部品４８、第１のカレントミラー回路４５、第２のカレントミラー回路５１によって正のｄｖ／ｄｔに対するフィードバック回路が形成されているため、ｄｖ／ｄｔを小さい値に維持することができる。従ってサージ電圧などの過電圧を抑制できる。

また、本実施形態では容量性部品４８を用いているため、正のｄｖ／ｄｔの大小に応じて（比例して）第４のスイッチング素子５２から電力素子１２のゲート１４へ電流供給が行われ、結果としてＶｇｅを一定に保つように作用する。そしてｄｖ／ｄｔが正の有意な値でない場合は前述の電流供給は行われないから第１の抵抗素子２８により速やかにオフ動作が行われる。よって過電流検出後のオフ動作に要する時間はサージ電圧（過電圧）を抑制するための最小限の時間となるため、Ｉｃｐを低く抑えることができる。

さらに、本実施形態の構成では、第２の抵抗素子５４の抵抗値の調整によって、電力素子１２のゲート１４に供給するべき電流を適宜増幅できる。よって、容量性部品４８で大きな電流を発生させる必要がない。ゆえに容量性部品４８は容量の小さいもので足りるため小型化が可能となる。なお、典型的には容量性部品４８の電気容量は数ｐＦ程度で良い。そのため容量性部品４８として小型キャパシタを用いても良いが、本実施形態のようにプリント配線基板の浮遊容量成分を利用したキャパシタを用いることで電力素子駆動回路の小型化・低コスト化が可能である。なお、容量性部品４８として、例えば金属絶縁基板の浮遊容量を用いても小型化・低コスト化が可能であるから、容量性部品４８は特にプリント配線基板の浮遊容量成分を利用することに限定されないし、電気容量の値も上述の値に限定されない。

さらに、既述である図４の構成のようにゲートドライブ抵抗とは別の抵抗値の高い抵抗素子（抵抗素子１１８）を用いて過電流検出時のオフ動作を行う場合は、電力素子などの特性ばらつきによらずオフスピードは均一である。従って抵抗素子１１８としては、前述のばらつきを考慮して可能な限り大きい抵抗値が設定されると考えられる。従って図４の構成では、ｄｖ／ｄｔが低く、過電圧の虞はないにも関わらずオフ動作に要する時間が長期化する場合が生じる問題がある。一方、本実施形態における過電流検出時のオフ動作において、オフ動作が緩やかに行われるのはｄｖ／ｄｔが高い場合だけである。よって本実施形態によれば、ｄｖ／ｄｔの抑制を行いながらも、オフ動作に要する時間が不必要に延長されることはない。本実施形態で過電流検出時のオフ動作に費やす時間は、「電力素子などの特性ばらつきによらず」高いｄｖ／ｄｔを抑制できる最小限の時間であるからＩｃｐの抑制も同時に実現できる。

本発明の電力素子駆動回路は様々な形態での実施が可能である。すなわち、本発明は容量性部品４８に発生した電流をカレントミラー回路で増幅し電力素子のゲートに供給することによりｄｖ／ｄｔの抑制を行うことを特徴とする。ゆえにこの発明の範囲を逸脱しない限りにおいては様々な変形が可能であり、例えば、切り替え手段４１はコンパレータ３８以外の別の手段により過電流の検出を行っても本発明の効果を失わない。

実施の形態２
本実施形態は容量性部品で発生した電流を、所望の増幅率で増幅して電力素子のゲートに供給できる電力素子駆動回路に関する。本実施形態の電力素子駆動回路は図３を参照して説明する。本実施形態の構成は図１における第４のスイッチング素子５２を「並列に接続された複数のＰＮＰ型スイッチング素子６２」で置き換えたものである。他の構成要素については実施形態１と同様であるから説明を省略する。また、切り替え手段４１が過電流を検出した際の動作の原理については実施形態１と同様であるからその説明も省略する。

本実施形態では第２のカレントミラー回路５１が第３のスイッチング素子５０と、それに並列に接続された複数のＰＮＰ型スイッチング素子６２を備えることが特徴である。すなわち、本実施形態の第２のカレントミラー回路５１は多出力のカレントミラー回路である。実施形態１で記載したとおり、カレントミラー回路を用いると増幅が可能であるから容量の小さい容量性部品４８を用いることができる。そして本実施形態のように第２のカレントミラー回路５１の出力を多出力とすると増幅率を増加できるから容量性部品４８の容量をさらに小さい値とすることができる。よって電力素子駆動回路の小型化が可能である。

なお、複数のＰＮＰ型スイッチング素子６２は第２の抵抗素子５４と共に用いると増幅の効果が高まるものではあるが、複数のＰＮＰ型スイッチング素子６２を第２の抵抗素子５４に代えて用いても所望の増幅率を満たす場合も考えられるから第２の抵抗素子５４は必須ではない。

実施の形態１の電力素子駆動回路を説明する回路図である。 実施の形態１の電力素子駆動回路と他の構成の電力素子駆動回路についての過電流検出時におけるＶｃｅなどの波形について説明する図である。 実施の形態２の電力素子駆動回路を説明する回路図である。 課題を説明する電力素子駆動回路を説明する回路図である。

符号の説明

１０ 電力素子駆動回路、 １２ 電力素子、 １４ ゲート、 ２８ 第１の抵抗素子、 ３０ 電源、 ３２ 接地電位、 ４１ 切り替え手段、 ４８ 容量性部品、 ４５ 第１のカレントミラー回路、 ５１ 第２のカレントミラー回路、 ５４ 第２の抵抗素子

Claims (4)

1. ゲート、コレクタ、エミッタを有する電力素子の前記ゲートに駆動電圧を供給する電力素子駆動回路において、
   前記電力素子の前記ゲートに接続される第１の抵抗素子と、
   前記電力素子の前記ゲートを前記第１の抵抗素子を介して電源に接続するか、前記第１の抵抗素子を介して接地するかを切替えるオンオフ制御手段と、
   前記電力素子の前記コレクタと一端が接続される容量性部品と、
   前記容量性部品の他端と前記ゲートの間に接続され、前記容量性部品で生成された電流を増幅して前記ゲートへ供給するカレントミラー回路と、
   前記電力素子の過電流を検出する過電流検出手段と、
   前記過電流検出手段により過電流が検出されたときに前記カレントミラー回路を動作可能状態とする切り替え手段とを備え、
   前記オンオフ制御手段は前記過電流検出手段により過電流が検出されたときに前記電力素子の前記ゲートを前記第１の抵抗素子を介して接地することを特徴とする電力素子駆動回路。
2. 前記カレントミラー回路は、ＮＰＮ型の第１のスイッチング素子と、ＮＰＮ型の第２のスイッチング素子と、ＰＮＰ型の第３のスイッチング素子と、ＰＮＰ型の第４のスイッチング素子とを備え、
   前記第１のスイッチング素子のコレクタは、前記容量性部品の他端、前記第１のスイッチング素子のベース、および前記第２のスイッチング素子のベースに接続され、
   前記第１のスイッチング素子のエミッタと前記第２のスイッチング素子のエミッタとが接地され、
   前記第２のスイッチング素子のコレクタは前記第３のスイッチング素子のコレクタ、前記第３のスイッチング素子のベース、および前記第４のスイッチング素子のベースに接続され、
   前記第３のスイッチング素子のエミッタは第２の抵抗素子を介して前記電源に接続され、
   前記第４のスイッチング素子のエミッタは前記電源に接続され、
   前記第４のスイッチング素子のコレクタは、前記電力素子の前記ゲートに接続されることを特徴とする請求項１に記載の電力素子駆動回路。
3. 前記第４のスイッチング素子は、並列に接続された複数のＰＮＰ型スイッチング素子により構成されていることを特徴とする請求項２に記載の電力素子駆動回路。
4. 前記容量性部品としてプリント配線基板または金属絶縁基板の浮遊容量を用いることを特徴とする請求項１から３のいずれかに記載の電力素子駆動回路。

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