JP4962339B2 - キャパシタの製造方法 - Google Patents

Description

本発明は、キャパシタの製造方法に関する。

近年、マイクロプロセッサをはじめとする半導体装置では、動作速度の高速化と低消費電力化が望まれている。GHz帯の高周波領域において低電圧で半導体装置を安定的に動作させるには、負荷インピーダンスの急激な変動等に起因して生じる電源電圧の変動を抑制すると共に、電源ライン等に重畳した高周波ノイズを除去するのが有効である。

このような電源電圧の変動や高周波ノイズを吸収し、これらに起因した半導体装置の誤作動を防止するために、半導体装置と共にデカップリングキャパシタが使用されることが多い。

そのデカップリングキャパシタには幾つかのタイプがあるが、なかでも薄膜キャパシタは、スパッタ装置を用いた薄膜プロセスによりキャパシタ誘電体層の厚さを薄くすることができる点で有利である。

図１は、従来例に係る薄膜キャパシタの断面図である。

薄膜キャパシタ１０は、シリコン基板１の上に酸化シリコン膜（不図示）を介して形成された下部電極層２、キャパシタ誘電体層３、上部電極層４、及び絶縁性の保護層５をこの順に形成してなり、下部電極層２と上部電極層４のそれぞれに電極パッド６を介して下部電極用はんだバンプ７ａと上部電極用はんだバンプ７ｂが接合される。

この薄膜キャパシタ１０は、下部電極層２と上部電極層４もスパッタ法等の薄膜プロセスで形成するため、これらの電極層をドライエッチングにより微細加工することができる。

図２は、薄膜キャパシタ１０をはんだバンプ７ａ、７ｂの側から見た平面図である。

これに示されるように、各バンプ７ａ、７ｂは、交互にグリッド状に配列される。このように配列すると、図１に示されるように、隣接するバンプ７ａ、７ｂを流れる電流I₁、I₂が互いに逆向きになるので、これらの電流から発生する磁界が互いに相殺し、キャパシタの等価直列インダクタンス（ESL）を低減することが可能となる。

低ESLのキャパシタは、高周波ノイズ等を吸収し易いため、半導体装置の誤作動を効果的に防止することができる。

このような薄膜キャパシタについては、例えば特許文献１〜３に開示されている。

しかしながら、薄膜キャパシタ１０は、下部電極層２と上部電極層４の材料として酸化し難いプラチナや金等の貴金属材料を使用することが一般的であるため、その製造コストを低減するのが困難である。しかも、キャパシタ誘電体層３を成膜するためのスパッタ装置の導入や、歩留まり向上のためのパーティクル対策等、薄膜プロセスに起因した設備投資が増えてしまい、キャパシタの製造コストが更に上昇してしまう。

このように、薄膜キャパシタよりなるデカップリングキャパシタは、低コスト化の点で不利である。

一方、固体電解コンデンサは、弁金属箔の表面に形成された陽極酸化膜をキャパシタ誘電体膜として利用するものであり、薄膜キャパシタのようにスパッタ装置を多用しないため、薄膜キャパシタよりも低コスト化を図りやすい。

また、外部接続端子として機能するはんだバンプを複数設けて多端子とし、それらを図２のように交互に配列することで、薄膜キャパシタと同様に低ESL化を図ることも可能である。更に、隣接するはんだバンプ間のピッチを狭めれば、配線長が短くなって等価直列インダクタンス（ESL）も低くなり、高周波ノイズを吸収し易い高品位なデカップリングキャパシタを得ることができる。

そのような固体電解コンデンサについては、例えば特許文献４〜７に開示されている。

しかしながら、特許文献４〜７の技術では、低ESL化を目的としてはんだバンプを図２のように交互に配列するためのプロセスが煩雑で、低コスト化には限界がある。
特開２００３−１９７４６３号公報 特開２００４−７９８０１号公報 特開２００４−２１４５８９号公報 特開２００５−１０８８７２号公報 特開２００１−３０７９５５号公報 特開２００５−１２０８４号公報 特開２００４−１７２１５４号公報

本発明の目的は、多端子型の固体電解コンデンサの製造プロセスを簡略化すると共に、低インダクタンス化により高周波特性に優れたキャパシタを低コストで製造することが可能なキャパシタの製造方法を提供することにある。

本発明の一観点によれば、金属箔の一方の主面を陽極酸化してキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に高分子導電性材料層を形成する工程と、前記金属箔に複数の貫通孔を形成する工程と、前記金属箔の他方の主面に支持基材を貼付する工程と、前記支持基材を貼付した後、前記貫通孔に絶縁材料を充填する工程と、前記絶縁材料を充填した後、前記高分子導電性材料層が露出するように該絶縁性材料を平坦化する工程と、前記平坦化した面に、表面に導電層が形成された基材を貼付する工程と、次いで、前記支持基板を除去する工程と、前記支持基材を除去した前記絶縁材料に、電極引出しホールを形成する工程とを有するキャパシタの製造方法が提供される。

本発明によれば、金属箔に貫通孔を形成するときには、表面に導電層が形成された基材が貼付されていないので、該導電層が貫通孔の形成時に削れることがなく、キャパシタの歩留まりを向上させることができる。

更に、このように金属箔の状態で貫通孔を形成するため、プレス打ち抜き加工等により複数の貫通孔を同時に形成することができ、キャパシタの製造時間を短縮化して低コスト化を図ることができる。

また、導電層と金属箔のそれぞれを引き出す電極パッドを平面内で交互に配することで、各電極パッドを流れる電流によって発生する磁界を相殺することができ、キャパシタの等価直列インダクタンスを低減することもできる。

（１）予備的事項の説明
本発明の実施の形態に先立ち、本願発明者が試験的に作製したキャパシタについて説明する。図３〜図５は、このキャパシタの製造途中の断面図である。

このキャパシタを作製するには、図３（ａ）に示すように、アルミニウムよりなる金属箔２０の表面を陽極酸化してキャパシタ誘電体膜２１を形成する。

そして、陽極酸化に起因してキャパシタ誘電体膜２１の表面に形成されている凹凸を埋め込むため、キャパシタ誘電体膜２１の表面にポリピロール等よりなる高分子導電性材料層２２を形成する。

次に、図３（ｂ）に示すように、ガラス基板等のパッケージ基材２５を用意する。そのパッケージ基材２５の主面には、図示のように銀ペーストの塗膜を硬化してなる導電層２６が予め形成されている。この導電層２６は、最終的に、キャパシタの陰極となる高分子導電性材料層２２から外部接続端子への引き出し線となる層である。

そして、導電層２６の上に導電性接着層２７を形成し、この導電性接着層２７を介してパッケージ基材２５と金属箔２０とを接着することにより、図３（ｃ）に示す断面構造を得る。

なお、導電性接着層２７としては、銀ペーストの塗膜が形成される。

次いで、図４（ａ）に示すように、ドリルを用いたミーリング加工により、導電層２６に至る深さの複数の貫通孔３０を金属箔２０に形成する。

その後に、図４（ｂ）に示すように、貫通孔３０の内部と金属箔２０の表面に、エポキシ樹脂等の絶縁材料よりなる絶縁層３２を形成する。

続いて、図４（ｃ）に示すように、レーザ等を用いてこの絶縁層３２を開口し、電極引出しホール３２ａと接続ホール３２ｂとを図示のように形成する。

そして、図５に示すように、各ホール３２ａ、３２ｂに電極パッド３５ａ、３５ｂを形成した後、その上にはんだバンプ３６を接合して、このキャパシタの基本構造を完成させる。

このようにして作製されたキャパシタでは、導電層２６と金属箔２０がキャパシタの電極として機能すると共に、アルミニウムの陽極酸化膜によってキャパシタ誘電体膜２１が構成される。

陽極酸化により得られたキャパシタ誘電体膜２１は、表面に微小な凹凸が形成されるためキャパシタの高容量化に寄与する。更に、この方法によれば、アルミニウムの陽極酸化という安価な方法でキャパシタ誘電体膜２１を形成でき、キャパシタの低コスト化を図ることもできる。

また、金属箔２０に貫通孔３０を形成することで、該貫通孔３０を通じて導電層２６をはんだバンプ３６側に電気的に引き出すことができる。これにより、比較的簡単なプロセスで、電極パッド３５ａ、３５ｂを図示のように交互に配することが可能となるので、図２で説明したように、各電極パッド３５ａ、３５ｂの周囲の磁界を相殺でき、キャパシタの低ESL化を図ることが可能となる。

ここで、上記の貫通孔３０が未開口だと、電極パッド３５ａを導電層２６に電気的に接続することができない。

そのため、図４（ａ）の工程では、ドリルを用いて貫通孔３０に対してオーバー加工を行い、導電層２６が確実に露出するように、貫通孔３０を開口する。これにより、同図の点線円内に示されるように、導電層２６の途中の深さまで貫通孔３０が形成されることが必須となる。

一方、この工程で限度を超えたオーバー加工を行うと、貫通孔３０の下の導電層２６がドリルによって完全に除去される恐れがあり、電極パッド３５ａが導電層２６に確実に接続されなくなってしまう可能性がある。

このように、ドリルを用いた孔加工では、貫通孔３０の深さを厳密にコントロールしながら、薄い導電層２６の途中の深さで加工を停止する必要がある。

しかしながら、ドリル加工では個々の孔に対する深さのコントロールは、ドリルの先端形状、サンプルの反り、うねり等の因子により非常に困難で、貫通孔３０の形成工程のプロセスマージンは小さいものとなる。

更に、このように貫通孔３０が導電層２６に至るまで形成されると、導電層２６の抵抗値が設計値から変動し、キャパシタの歩留まりが低下するおそれもある。

また、ドリル加工では貫通孔３０を一つ一つ開口していかなければならないため、加工に長時間を要し、キャパシタの製造時間が長くなってコスト増大の要因となる。

本願発明者は、このような問題に鑑み、以下に説明するような本発明の実施形態に想到した。

（２）第１実施形態
図６〜図９は、本発明の第１実施形態に係るキャパシタの製造途中の断面図である。

このキャパシタは、デカップリングキャパシタとして好適な低ESL化が図られた固体電解コンデンサであって、以下のようにして作成される。

最初に、図６（ａ）に示すように、厚さが約０．０８mmのアルミニウムよりなる金属箔２０に対して電解エッチングを行い、一方の主面２０ａを粗化する。このときのエッチング液としては、例えば燐酸や塩酸などの酸混合液が使用される。

この電解エッチングを終了後、フッ硝酸と蒸留水で金属箔２０を洗浄する。

次いで、純水１０００mlに対してアジピン酸アンモニウムを１５０g溶解させた水溶液中において金属箔２０に対して陽極化成を行い、主面２０ａにアルミニウムの陽極酸化膜よりなるキャパシタ誘電体膜２１を形成する。この陽極化成の条件は特に限定されないが、本実施形態では化成時の液温を８５℃、化成電圧を１００Vとし、電流を０．３A、電圧印加時間を２０分とする。

続いて、キャパシタ誘電体膜２１の表面に、ポリエチレンジオキシチオフェンとスチレンスルホン酸を含む溶液を塗布し、その塗膜を乾燥させる。そして、これを二回繰り返すことにより、膜厚が約１５μmの高分子導電性材料層２２を形成する。

続いて、図６（ｂ）に示すように、金型を用いたプレス打ち抜き加工により金属箔２０に複数の貫通孔３０を同時に開ける。その貫通孔の直径は特に限定されないが、本実施形態では約２００μmとする。

図１０は、本工程で開口された貫通孔３０のSEM(Scanning Electron Microscope)像を基にして描いた図である。これに示されるように、プレス打ち抜き加工によって、綺麗な形状の貫通孔３０を形成することができる。

次に、図６（ｃ）に示すように、金属箔２０の他方の主面２０ｂに、熱剥離型の両面テープ４１を介してガラス板よりなる支持基材４０を貼付する。なお、両面テープ４１として、紫外線剥離型のテープを使用してもよい。

続いて、図７（ａ）に示すように、エポキシ樹脂にシリカ粒子を含有させてなる樹脂シートを減圧下、温度１５０℃、圧力０．６MPaで金属箔２０側に押圧し、貫通孔３０の内部と高分子導電性材料層２２の上に絶縁層４３を形成する。

その後に、図７（ｂ）に示すように、砥石又は研磨紙を用いて絶縁層４３を研磨することにより、高分子導電性材料層２２上の絶縁層４３を除去して平坦な研磨面を得ると共に、貫通孔３０の内部にのみ絶縁層４３を残す。

なお、ダイヤモンドバイトを用いた切削もしくは研削によりこの研磨を行ってもよい。

次いで、図７（ｃ）に示すように、ガラス板よりなるパッケージ基材２５を用意する。そのパッケージ基板２５の主面には、銀ペーストの塗膜を熱硬化させてなる導電層２６が４０μm程度の厚さに予め全面に形成されている。その塗膜の熱硬化条件は、例えば基板温度１３０℃、硬化時間１時間である。

なお、このように銀ペーストよりなる導電層２６に代えて、スパッタ法で形成された金属層を導電層２６としてもよい。

その後に、導電層２６の上にエポキシ系銀ペーストよりなる導電性接着層２７を形成し、この導電性接着層２７を介して導電層２６を高分子導電性材料層２２に貼付する。

これにより、図８（ａ）に示すように、導電層２６と高分子導電性材料層２２とが導電性接着層２７によって電気的に接続された構造が得られる。このうち、高分子導電性材料層２２がキャパシタの電極層として機能する。その後に、基板温度１３０℃、硬化時間１時間の条件で導電性接着層２７を熱硬化する。

続いて、図８（ｂ）に示すように、ホットプレート上で両面テープ４１を１５０℃に加熱することにより、両面テープ４１を熱発泡させてその粘着力を低下させ、金属箔２０から支持基材４０を除去する。

なお、紫外線剥離型の両面テープ４１を用いる場合は、ガラス板よりなる支持基材４０を通して両面テープ４１に紫外線を照射し、両面テープ４１の粘着力を弱めればよい。

次に、図８（ｃ）に示すように、金属箔２０の他方の主面２０ｂの上に、エポキシ樹脂にシリカ粒子を含有させてなる樹脂シートを減圧下で温度１５０℃、圧力０．６MPaで押圧した後、それを１８０℃で硬化させて絶縁性の保護層４５とする。

次いで、図９（ａ）に示すように、絶縁層４３と保護層４５に対してドリルを用いたミーリング加工を行うことにより、貫通孔３０内に電極引出しホール４５ａを形成すると共に、金属箔２０の他方の主面２０ｂに至る深さの接続ホール４５ｂを形成する。

なお、ドリルに代えてレーザ又は超音波を用いてこれらのホール４５ａ、４５ｂを形成するようにしてもよい。

次に、図９（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、各ホール４５ａ、４５ｂの内面と保護層４５の上面に、スパッタ法によりチタン層と銅層とをこの順に形成する。そして、この上に電解めっきによりニッケル層を形成した後、これらの金属層をパターニングして、各ホール４５ａ、４５ｂ内とその周囲の保護層４５上に第１、第２電極パッド３５ａ、３５ｂを形成する。

第１、第２電極パッド３５ａ、３５ｂは、導電層２６や金属箔２０を保護層４５上に電気的に引き出すだけでなく、後述のはんだバンプの構成元素の拡散防止膜としても機能し、UBM(Under Bump Metal)とも呼ばれる。

その後に、第１、第２電極パッド３５ａ、３５ｂの上に、Sn-Ag-Cuよりなる鉛フリーはんだを印刷法で印刷し、はんだバンプ３６を形成する。

図１１は、第１、第２電極パッド３５ａ、３５ｂ側から見たこのキャパシタの平面図である。なお、同図では、第１、第２電極パッド３５ａ、３５ｂの配列を見易くするために、はんだバンプ３６は省いてある。

図１１に示されるように、第１、第２電極パッド３５ａ、３５ｂは平面内で交互に配置される。これにより、図２と同様に、第１、第２電極パッド３５ａ、３５ｂを流れる電流によって発生する磁界が互いに相殺されるようになり、キャパシタのESLを低減することが可能となる。

以上により、本実施形態に係るキャパシタの基本構造が完成する。

このキャパシタの用途は特に限定されないが、LSI等の半導体装置と共に回路基板にデカップリングキャパシタとして実装するのが好ましい。

上記した本実施形態によれば、図６（ｂ）に示したように、貫通孔３０を形成するときには、金属箔２０にまだパッケージ基材２５（図７（ｃ））が貼付されていないので、貫通孔３０の形成によって導電層２６が削れることがなく、キャパシタの歩留まりを向上させることができる。

更に、このように金属箔２０の状態で貫通孔３０を形成することにより、貫通孔３０の形成方法として金型を用いたプレス打ち抜き加工を用いることができるようになるので、複数の貫通孔３０を同時に形成することが可能となり、キャパシタの製造時間を短縮化して低コスト化を図ることができる。

更に、図７（ｂ）の工程において絶縁層４３を研磨することにより平坦な研磨面を得るようにしたので、次の工程（図７（ｃ））で導電層２６と高分子導電性材料層２２との密着性を向上させることができ、膜剥離の危険性が低減された信頼性の高いキャパシタを提供することができる。

（３）第２実施形態
次に、本発明の第２実施形態について説明する。

図１２及び図１３は、本実施形態に係るキャパシタの製造途中の断面図である。なお、これらの図において第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。

最初に、図１２（ａ）に示す断面構造を得るまでの工程について説明する。

まず、第１実施形態で説明した図６（ａ）の工程を行うことにより、アルミニウムよりなる金属箔２０の一方の主面２０ａ上に、陽極酸化膜よりなるキャパシタ誘電体膜２１と高分子導電性材料層２２とをこの順に形成する。

ここで、高分子導電性材料層２２は、ポリピロールを含む溶液の塗膜の形成と乾燥とを三回繰り返して約２０μmの厚さに形成される。ポリピロールは、第１実施形態で使用したポリエチレンジオキシチオフェンよりも安価であるため、キャパシタの製造コストの低廉化が期待できる。但し、本工程のコストが問題にならない場合は、第１実施形態と同様に、ポリピロールよりも導電率の高いポリエチレンジオキシチオフェンでこの高分子導電性材料層２２を構成するようにしてもよい。

次いで、この高分子導電性材料層２２の上に、銀ペーストの塗膜を形成し、それを基板温度１３０℃、熱硬化時間１時間で熱硬化させることにより、厚さが約２０μmの犠牲導電膜５０を形成する。

続いて、図１２（ｂ）に示すように、金型を用いたプレス打ち抜き加工により、金属箔２０に直径が約２００μmの複数の貫通孔３０を同時に形成する。

図１４は、本工程で形成された貫通孔３０のSEM像を基にして描いた図である。これに示されるように、エポキシ系銀ペーストよりなる犠牲導電膜５０が形成されていても、貫通孔３０の形状は崩れることはなく、貫通孔３０を綺麗に形成することができる。

続いて、図１２（ｃ）に示すように、第１実施形態の図６（ｃ）〜図７（ａ）の工程を行い、貫通孔３０の内部と犠牲導電膜５０の上に絶縁層４３を形成する。

次いで、図１３（ａ）に示すように、第１実施形態の図７（ｂ）と同じ工程を行うことにより絶縁層４３を研磨し、貫通孔３０の内部にのみ絶縁層４３を残す。

この研磨では、犠牲導電膜５０上の絶縁層４３が完全に除去されるようにオーバー研磨が行われるが、犠牲導電膜５０を形成したことで研磨が高分子導電性材料層２２に及ばなくなるので、研磨量を精密にコントロールしなくても、膜厚が約３０μmと薄い高分子導電性材料層２２が研磨によって除去されてしまうのを防ぐことができる。

なお、犠牲導電膜５０は、この研磨によって完全に除去されてもよいし残存してもよい。

図１５は、この研磨を終了した後に研磨面の光学顕微鏡像である。この例では、エポキシ系銀ペーストよりなる犠牲導電膜５０を研磨後に残存させているが、非常に綺麗な平坦面が得られることが分かる。

この後は、第１実施形態で説明した図７（ｃ）〜図９（ｂ）の工程を行うことにより、図１３（ｂ）に示すような本実施形態に係るキャパシタの基本構造を完成させる。

以上説明した本実施形態によれば、図１３（ａ）を参照して説明したように、絶縁層４３に対する研磨が犠牲導電膜５０によって高分子導電性材料層２２に及び難くなるので、研磨量をシビアにコントロールせずに不要な絶縁層４３を研磨により簡単に除去することが可能となる。

また、高分子導電性材料層２２を形成しない場合では、犠牲導電膜５０によって研磨がキャパシタ誘電体膜２１に及ばなくなり、キャパシタ誘電体膜２１が不必要に研磨されるのを防止できる。

なお、図１３（ａ）の平坦化の手法は研磨に限定されない。研削法やダイヤモンド製のバイトを用いた切削法を用いてもよい。

（４）変形例
次に、第１、第２実施形態の変形例について説明する。

・第１変形例
第１、第２実施形態では、金属箔２０としてアルミニウム箔を使用した。しかし、金属箔２０は、弁金属よりなる箔であればアルミニウム箔に限定されず、ニオブ箔、タンタル箔、及びチタン箔のいずれかを金属箔２０として用いてもよい。

なかでも、ニオブ箔は、陽極酸化により得られるキャパシタ誘電体膜２２の比誘電率が約４２となり、アルミニウムの陽極酸化膜の比誘電率（約８）に比べて大きく、キャパシタの大容量化が期待できる。

この場合、厚さ約０．１mmのニオブ箔を酸及び蒸留水で洗浄した後、リン酸溶液中でニオブ箔に対して液温９０℃、化成電圧１５０V、電流０．６A、及び電圧印加時間１０分の条件で陽極化成を行うことにより、ニオブの陽極酸化膜よりなるキャパシタ誘電体膜２１を得ることができる。

・第２変形例
第１、第２実施形態では、第１、第２電極パッド３５ａ、３５ｂを金属膜のパターニングにより形成したが、これに代えてガスデポジション法により第１、第２電極パッド３５ａ、３５ｂを形成するようにしてもよい。

ガスデポジション法では、粒径が極めて小さいナノ金属粒子のエアロゾルを生成し、それをガス流に乗せてノズルより噴射することにより、ホール４５ａ、４５ｂとその周囲の保護層４５上にのみ選択的に第１、第２電極パッド３５ａ、３５ｂとなる金属膜を形成することができ、金属膜のパターニングが不要となる。

ガスデポジション法での成膜条件は特に限定されない。例えば、ナノ金属粒子として銀粒子を使用する場合は、ナノ金属粒子のキャリアガスとしてヘリウムを使用し得る。また、エアロゾルの生成室と成膜室との圧力差を１５０〜２００kPaとすることで、緻密な銀膜よりなる電極パッド３５ａ、３５ｂを得ることができる。

・第３変形例
第１、第２実施形態では、例えば図７（ｃ）で説明したように、全面に導電層２６がベタ状に形成されたパッケージ基材２５を使用した。

このようなパッケージ基材２５に代えて、導電層２６が配線層を兼ねる回路基板、例えばガラス・エポキシ基板を用いてもよい。これにより、回路基板とキャパシタとを同一工程で作製することができ、後で回路基板にキャパシタを実装する工程を省くことができる。

以下に、本発明の特徴について付記する。

（付記１） 金属箔の一方の主面を陽極酸化してキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に高分子導電性材料層を形成する工程と、
前記金属箔に複数の貫通孔を形成する工程と、
前記金属箔の他方の主面に支持基材を貼付する工程と、
前記支持基材を貼付した後、前記貫通孔に絶縁材料を充填する工程と、
前記絶縁材料を充填した後、前記高分子導電性材料層が露出するように該絶縁性材料を平坦化する工程と、
前記平坦化した面に、表面に導電層が形成された基材を貼付する工程と、
次いで、前記支持基材を除去する工程と、
前記支持基材を除去した前記絶縁材料に、電極引出しホールを形成する工程と
を有することを特徴とするキャパシタの製造方法。

（付記２） 前記貫通孔を形成する工程は、前記金属箔をプレス打ち抜き加工することにより行われることを特徴とする付記１に記載のキャパシタの製造方法。

（付記３） 前記絶縁材料を充填する工程は、
前記貫通孔の内部と前記高分子導電性材料層の上に前記絶縁材料よりなる絶縁層を形成する工程と、
前記絶縁層を研磨もしくは切削もしくは研削することにより、前記絶縁層を除去して平坦面を得ることを特徴とする付記１又は付記２に記載のキャパシタの製造方法。

（付記４） 前記絶縁材料を充填する工程の前に、前記高分子導電性材料層の上に犠牲導電膜を形成する工程を更に有することを特徴とする付記３に記載のキャパシタの製造方法。

（付記５） 電極引出ホールを形成する工程の前に、前記金属箔の他方の主面の上に絶縁性の保護層を形成する工程と、
前記保護層に、前記金属箔の他方の主面に至る深さの接続ホールを形成する工程と、
前記電極引出しホールと前記接続ホールに、それぞれ第１、第２電極パッドを形成する工程とを更に有することを特徴とする付記１〜４のいずれかに記載のキャパシタの製造方法。

（付記６） 前記基材を貼付する工程において、導電性接着層を介して前記平坦化した面と前記導電層とを貼付することを特徴とする付記１〜５のいずれかに記載のキャパシタの製造方法。

（付記７） 前記金属箔として、弁金属箔を使用することを特徴とする付記１〜６のいずれかに記載のキャパシタの製造方法。

図１は、従来例に係る薄膜キャパシタの断面図である。 図２は、従来例に係る薄膜キャパシタをはんだバンプ側から見た平面図である。 図３（ａ）〜（ｃ）は、本願発明者が試験的に作製したキャパシタの製造途中の断面図（その１）である。 図４（ａ）〜（ｃ）は、本願発明者が試験的に作製したキャパシタの製造途中の断面図（その２）である。 図５は、本願発明者が試験的に作製したキャパシタの製造途中の断面図（その３）である。 図６（ａ）〜（ｃ）は、本発明の第１実施形態に係るキャパシタの製造途中の断面図（その１）である。 図７（ａ）〜（ｃ）は、本発明の第１実施形態に係るキャパシタの製造途中の断面図（その２）である。 図８（ａ）〜（ｃ）は、本発明の第１実施形態に係るキャパシタの製造途中の断面図（その３）である。 図９（ａ）、（ｂ）は、本発明の第１実施形態に係るキャパシタの製造途中の断面図（その４）である。 図１０は、本発明の第１実施形態で開口された貫通孔のSEM像を基にして描いた図である。 図１１は、本発明の第１実施形態に係るキャパシタを電極パッド側から見た平面図である。 図１２（ａ）〜（ｃ）は、本発明の第２実施形態に係るキャパシタの製造途中の断面図（その１）である。 図１３（ａ）、（ｂ）は、本発明の第２実施形態に係るキャパシタの製造途中の断面図（その２）である。 図１４は、本発明の第２実施形態で開口された貫通孔のSEM像を基にして描いた図である。 図１５は、本発明の第２実施形態において絶縁層を研磨して得られた研磨面の光学顕微鏡像である。

符号の説明

１…シリコン基板、２…下部電極層、３…キャパシタ誘電体層、４…上部電極層、５…保護層、６…電極パッド、７ａ…下部電極用はんだバンプ、７ｂ…上部電極用はんだバンプ、１０…薄膜キャパシタ、２０…金属箔、２０ａ…一方の主面、２０ｂ…他方の主面、２１…キャパシタ誘電体層、２２…高分子導電性材料層、２５…パッケージ基材、２６…導電層、２７…導電性接着層、３０…貫通孔、３２…絶縁層、３２ａ…電極引出しホール、３２ｂ…接続ホール、３５ａ、３５ｂ…電極パッド、３６…はんだバンプ、４０…支持基材、４１…両面テープ、４３…絶縁層、４５…保護層、４５ａ…電極引出しホール、４５ｂ…接続ホール、５０…犠牲導電膜。

Claims (5)

1. 金属箔の一方の主面を陽極酸化してキャパシタ誘電体膜を形成する工程と、
   前記キャパシタ誘電体膜上に高分子導電性材料層を形成する工程と、
   前記金属箔に複数の貫通孔を形成する工程と、
   前記金属箔の他方の主面に支持基材を貼付する工程と、
   前記支持基材を貼付した後、前記貫通孔に絶縁材料を充填する工程と、
   前記絶縁材料を充填した後、前記高分子導電性材料層が露出するように該絶縁性材料を平坦化する工程と、
   前記平坦化した面に、表面に導電層が形成された基材を貼付する工程と、
   次いで、前記支持基材を除去する工程と、
   前記支持基材を除去した前記絶縁材料に、電極引出しホールを形成する工程と
   を有することを特徴とするキャパシタの製造方法。
2. 前記貫通孔を形成する工程は、前記金属箔をプレス打ち抜き加工することにより行われることを特徴とする請求項１に記載のキャパシタの製造方法。
3. 前記絶縁材料を充填する工程は、
   前記貫通孔の内部と前記高分子導電性材料層の上に前記絶縁材料よりなる絶縁層を形成する工程と、
   前記絶縁層を研磨もしくは切削もしくは研削することにより、前記絶縁層を除去して平坦面を得ることを特徴とする請求項１又は請求項２に記載のキャパシタの製造方法。
4. 前記絶縁材料を充填する工程の前に、前記高分子導電性材料層の上に犠牲導電膜を形成する工程を更に有することを特徴とする請求項３に記載のキャパシタの製造方法。
5. 電極引出ホールを形成する工程の前に、前記金属箔の他方の主面の上に絶縁性の保護層を形成する工程と、
   前記保護層に、前記金属箔の他方の主面に至る深さの接続ホールを形成する工程と、
   前記電極引出しホールと前記接続ホールに、それぞれ第１、第２電極パッドを形成する工程とを更に有することを特徴とする請求項１〜４のいずれか１項に記載のキャパシタの製造方法。

Images