JP4951949B2 - 貼合せ基板の製造方法 - Google Patents
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特許文献1に記載されている貼合せSOI基板の製造方法では、剥離のための水素イオン注入条件であるドーズ量を制限し、SOI島を生じさせる接合面周囲の幅を可能な限り狭めてSOI島を減少させようとするものであり、そのSOI島が減少すれば、デバイス作製プロセスにおけるHF洗浄中に埋め込み酸化膜がエッチングで消失することでSOI島が基板から剥がれ、シリコンパーティクルとなってデバイス作製領域に再付着してデバイス不良を起こすようなことが少なくなり、デバイスの歩留りを向上させることができるとしている。
また、上記従来の貼合せSOI基板の作製方法は、GB法(Grind Back法)により貼合せSOI基板を作製する方法であり、貼合せ後、薄膜化工程の前のSOI層の厚さは厚いが、イオン注入分離法によりSOI基板を作製する場合、分離直後のSOI層の厚さが1μm以下と薄いため機械的強度が弱く、第1シリコン基板外周部を研削の最中にSOI層のエッジ部分が欠ける可能性が高いため、この方法を使用することは困難であった。
本発明の目的は、SOI島の発生を著しく減少させ、デバイス工程での発塵を抑制し得る貼合せ基板の製造方法及びこの方法により製造された貼合せ基板を提供することにある。
また水素イオン注入前に第1シリコン基板、又は第2シリコン基板の一方もしくは双方の表面に有機物が存在すると、イオン注入時に高いエネルギを有した水素イオンが、表面に付着した有機物を炭化させることにより、後の洗浄工程において有機物を除去することが困難になることを見出した。ただし、イオン注入を行わないシリコン基板表面に付着した有機物は、後の洗浄工程において用いられる通常の酸化性洗浄液(過酸化水素水、溶存オゾン水、硫酸等)により除去が可能であることも見出した。上記知見から本発明者らは、シリコン基板の外周部の全周に有機物を塗布した後、イオン注入を行って第1シリコン基板内にイオン注入領域を形成し、貼合せ前洗浄を行った後に、第2シリコン基板に重ね合せて積層体を形成し、熱処理を行うことで、分離時に貼合せ基板の、特にSOI層と呼ばれる活性層と支持基板の間に埋込み酸化膜を有する貼合せSOI基板の、外周部の全周にわたってSOI領域とテラス領域の境界に、SOI島の発生を抑制できることを発見し、スムーズな境界をもつ貼合せ基板の製造を可能にする本発明に到達した。
この請求項1に記載された貼合せ基板の製造方法では、第1半導体基板11の外周部11fの全周に有機物14を塗布後、イオンを注入することによって、塗布された有機物14がイオン衝突による反応で昇温し、炭化することによって化学的に安定し、通常の洗浄等で除去することが困難となる。この炭化した領域は、貼合せ強度が中心部の活性領域11kと比較して非常に小さくなる。このため、第1半導体基板11の第1主面の側から第2半導体基板と重ね合せて積層体13を形成し、所定の温度で熱処理を行い、イオン注入領域11gで分離させて得られた、活性層11hを有する貼合せ基板10では、第1半導体基板11の外周部11f全周が第2半導体基板12の外周部全周と接合しない。よってこの貼合せ基板10の活性領域とテラス領域の境界はスムーズになり、SOI島の発生を著しく減少させることができる。
この請求項2に記載された貼合せ基板の製造方法では、第1半導体基板11と第2半導体基板12の一方の表面に酸化膜11e、12e(図示せず)を形成する。この貼合せ基板は、上部の活性層と下部の支持基板により構成される。このうち特に活性層と支持基板の間に埋込み酸化膜を有する貼合せ基板を貼合せSOI基板といい、活性層は特にSOI層とよばれる。これにより貼合せSOI基板を製造することができる。
請求項3に係る発明は、請求項1又は2に係る発明であって、外周部11fに塗布する有機物14がアセトン、エタノール、キシレン又はトルエンのいずれかである貼合せ基板の製造方法である。
この請求項3に記載された貼合せ基板の製造方法では、揮発性が高いため塗布作業が行い易く、また、塗布した有機物14が後の工程の水素イオン注入工程において塗布領域から活性領域へ拡散する現象を抑制することができる。
この請求項4に記載された貼合せ基板の製造方法では、本来デバイスを載せない非活性領域であるテラス幅、又は塗布領域は狭い方が好ましく、活性領域/テラス領域の境界のみに有機物14を塗布すれば良いが、有機物14の塗布領域の幅が外周11jから1〜4mmの範囲内であることにより、塗布作業が行い易い。なお、イオン注入分離法において第1半導体基板から第2半導体基板へと活性層が転写されないテラス幅は、基板外周部の形状によって決定されるが、その幅は1〜3mm程度であることを考慮している。
また、塗布する有機物14の量は約10〜5000ng/cm2であることが好ましい。
図1及び2に示すように上記請求項1ないし5のいずれか1項に記載の方法で製造された貼合せ基板は、その活性領域/テラス領域の境界に凹凸形状が発生せずスムーズであり、島状の活性層の発生及びデバイス製造工程での発塵が抑制されたものとなる。
図1に示すように、2枚の半導体基板同士を重ね合せて接合することにより、上部に活性層、下部に支持基板を有する貼合せ基板となる。(図1(h))。更に、活性層と支持基板の間に埋込み酸化膜を有する貼合せ基板は貼合せSOI基板とよばれ、その活性層は特にSOI層とよばれる。ここでは貼合せ基板のうち代表して貼合せSOI基板について記述する。図2に示すように、本発明の貼合せSOI基板の製造方法は、SOI層11hとなる第1シリコン基板11の表面に酸化膜11eを形成する酸化膜形成工程(図2(b))と、この第1シリコン基板11の第1主面11aの外周部11fの全周に有機物14を塗布する工程(図2(c))と、その第1シリコン基板11にイオンを注入して第1シリコン基板11の内部にイオン注入領域11gを形成するイオン注入工程(図2(d))と、その第1シリコン基板11を支持基板となる第2シリコン基板12に重ね合せることにより積層体13を形成する積層体形成工程(図2(f))と、第1シリコン基板11をイオン注入領域11gで分離して第2シリコン基板12上に酸化膜11eを介して薄膜の単結晶シリコンからなるSOI層11hを形成するSOI層形成工程(図2(g))とを含む。
<酸化膜形成工程>
図2(a)及び(b)に示すように、この工程では、第1シリコン基板11を熱酸化することにより第1シリコン基板11の表面に酸化膜11e(SiO2膜)を形成する。第1シリコン基板11はチョクラルスキー法で製造される。図2(a)に示すように、その半導体ウェーハ11の周端縁11cと第1主面11aとの間及びその周端縁11cと第2主面11bとの間には面取り部11dがそれぞれ形成されたものが用いられる。図2(b)に示すように、酸化膜の形成は、この単結晶シリコンからなる第1シリコン基板11を900℃以上の高温で熱酸化させることにより行われ、この実施の形態では第1シリコン基板11の全表面に絶縁膜である酸化膜(SiO2膜)11eを形成する。上記酸化膜11aの厚さは50〜300nm、好ましくは100〜200nmに形成される。これは高温の貼合せ処理時に酸化膜11eを流動させて貼合せ面のボイドを消滅させるためである。ここで、酸化膜11eの厚さを50〜300nmの範囲に限定したのは、50nm未満では高温の貼合せ処理においてボイドが消滅しにくく貼合せ歩留まりが低下するからであり、300nmを越えると酸化膜11eの均一性がデバイス要求より劣化し、また通常のイオン注入機の加速電圧では酸化膜11eを介してのイオン注入の深さが不十分なために必要なSOI層11hの膜厚(20〜100nm)が得られないからである。
図2(c)及び図3に示すように、この工程では、酸化膜11eが形成された第1シリコン基板11の第1主面11aの外周部11fの全周に有機物14が塗布される。外周部11f、詳しくは塗布領域の幅は、第1主面11aの外周11jを0mmとするとき、外周11jから第1主面11aの中心に向かって1〜4mmの範囲内、好ましくは、1mm〜2mmの範囲内である。ここで塗布領域の幅を1〜4mmの範囲内と限定したのは、デバイスメーカの要求により、デバイスを載せない非SOI領域の幅、つまり有機物14の塗布領域の幅はできるだけ狭い方が好ましいためである。そのためSOI領域/テラス領域の境界のみに有機物14を塗布する方法が最上だが、イオン注入分離法により分離されないテラス領域の幅は基板外周部の形状によって決まるため、その幅は1〜3mmと一定せず、作業性も考慮して塗布領域は第1主面11aの外周11jから1〜4mmの範囲内となる。
図2(d)に示すように、この工程では、酸化膜11eが形成され、その酸化膜11e上の外周部11f全周に有機物14が塗布された第1主面11aにイオンを注入して、第1シリコン基板11内部にその酸化膜11eに平行なイオン注入領域11gを形成し、かつ有機物14をイオンの衝突による反応で昇温し、炭化させ、化学的に安定な状態にする。具体的に説明すると、この全面に酸化膜11eが形成された第1シリコン基板11にその外周部11fの全周に有機物14が塗布された第1主面11a側から、水素分子イオン(H2 +)を2.5×1016/cm2〜5.0×1016/cm2のドーズ量で、又は水素ガスイオンである水素イオン(H+)を5.0×1016/cm2〜1.0×1017/cm2のドーズ量及び30〜80keVの加速エネルギでイオン注入する(図2(d))。ここで、水素ガスイオン(H+)のドーズ量を5.0×1016/cm2〜1.0×1017/cm2の範囲に限定したのは、5.0×1016/cm2未満では劈開できず、1.0×1017/cm2を越えると水素イオン注入時に第1シリコン基板11表面の自己剥離が発生しパーティクルが発生し易くなるからである。なお、水素分子イオン(H2 +)の場合には、水素ガスイオン(H+)の場合の約1/2倍の注入量が必要である。また、加速エネルギを30〜80keVの範囲に限定したのは、30keV未満では剥離熱処理においてボイドが発生しやすくなり、80keVを越えると特殊なイオン注入装置が必要になるからである。このイオン注入領域11gは水素分子イオン又は水素ガスイオンの注入により第1シリコン基板11内部に酸化膜11eと平行に形成される、即ち第1主面11aと平行に形成される。
上記のように第1シリコン基板11表面の酸化膜11e上の外周部11fに塗布された有機物14から化学的に安定な炭素が生成される。この炭素は後述する貼合せ前洗浄において除去されにくい。
なお、この実施の形態では、有機物としてトルエンを用いたが、アセトン、エタノール又はキシレンを用いてもよい。また、水素ガスイオン及び水素分子イオンの注入に代えて、或いは水素ガスイオン又は水素分子イオンとともに、ヘリウムイオン(He+)を注入してもよい。
図2(f)に示すように、この工程では、上記第1シリコン基板11を第1主面11aの酸化膜11eを介して第2シリコン基板に重ね合せることにより積層体13を形成する。具体的に説明すると、第1シリコン基板11と同一表面積を有する単結晶シリコンからなる第2シリコン基板12を用意し(図2(e))、両基板11、12を酸化性雰囲気下、RCA法により、又は有機酸及びオゾンを含む溶液により、或いは水とHFとの重量割合(HF:H2O)が1:50〜400の範囲内にあるフッ酸水溶液により洗浄した後、重ね合せることが好ましい。(図2(f))。
酸化性雰囲気下、RCA法により洗浄することで、洗浄したシリコン基板11、12の主面に自然酸化膜が成長し、パーティクル除去に効果がある。また酸化性雰囲気下、有機酸及びオゾンを含む溶液により洗浄することで、洗浄したシリコン基板11、12の主面に自然酸化膜が成長し、塗布領域に塗布し炭化した有機物14を除く有機物、パーティクル除去に効果がある。更に、希HF洗浄により洗浄することで、HF分子がシリコン基板11、12表面のSi−O結合と反応し、Si−F結合となる。このSi−F結合は分極しているのでHFの攻撃を受け易く、これにより重ね合せる側の第1主面11a、12aのSiはSiF4となって脱離し、重ね合わせる側の第1主面11a、12aはH(水素)基により終端される。このシリコン基板11、12を重ね合わせ、更に熱処理を施すと、重ね合わせた界面にはH2が生じる。H2は体積が非常に小さいため、ここで生じたH2は、熱処理時間が比較的短くても、その重ね合わせた界面から抜け出やすい。この熱処理の結果、貼合せSOI基板10において過度の熱ストレス、汚染が起きにくく、OSF(Oxidation-induced stacking fault:酸素誘起積層欠陥)も発生しにくい。
そして、第1シリコン基板11の第1主面11a側の酸化膜11eが第2シリコン基板12の第1主面12aに接するように室温で重ね合わせて積層体13を形成する(図2(f))。
図2(g)に示すように、この工程では、積層体13を所定の温度で熱処理して第1シリコン基板11をイオン注入領域11gで分離して第2シリコン基板12上に酸化膜11eを介して薄膜の単結晶SOI層11hを形成する。具体的に説明すると、積層体13を炉に入れて450〜800℃の範囲、好ましくは500〜700℃に昇温し、この温度範囲に1〜30分間、好ましくは10〜30分間保持して薄膜分離熱処理を行う。なお上記熱処理時の炉内雰囲気はN2(窒素)ガス、Ar(アルゴン)ガス等の不活性ガス雰囲気である。これにより第1シリコン基板11が水素イオン注入ピーク位置に相当するイオン注入領域11gのところで割れて、上部の厚肉部11iと下部の薄いSOI層11hに分離する。(図2(g)及び(i))下部のSOI層11hは酸化膜11eを介して第2シリコン基板12に密着し貼合せSOI基板10となる(図2(h))。
なお、上記第1及び第2の実施形態では、半導体としてシリコンを挙げたが、SiGe、SiC、Ge等の半導体にも適用できる。
ここでは代表して貼合せSOI基板について記述する。
<実施例1>
図2に示すように、先ず直径が300mmであり、結晶方位が<100>であり、抵抗率が10〜20ΩcmであるP型シリコンウェーハからなる第1シリコン基板11と第2シリコン基板12とをそれぞれ準備した。次いで第1シリコン基板11を酸素雰囲気中で1050℃に4時間保持する熱処理を行い、第1シリコン基板11の表面全体に0.15〜0.2μm(150〜200nm)の酸化膜11aを形成した。更に第1シリコン基板11第1主面11aの外周部11fに塗布領域が外周11jから1〜3mmの範囲内で、塗布量700〜1000ng/cm2の有機物の1つである純度98%のトルエン溶液をフェルトペンで塗布した。その後、第1シリコン基板11の第1主面11aに50keVの注入エネルギーで、水素分子イオン(H2 +)6×1016/cm2のドーズ量でイオン注入し、第1シリコン基板11の内部にイオン注入領域11gを形成した。次に第1シリコン基板11と第2シリコン基板12を洗浄した後、第1シリコン基板11の第1主面11a側の酸化膜11eが第2シリコン基板12に密着するように、第1シリコン基板11を第2シリコン基板12に重ね合せることにより、積層体13を形成した。
<実施例2>
酸化膜を第1シリコン基板に形成せず、第2シリコン基板に形成したことを除き、実施例1と同様にして貼合せSOI基板を得た。この貼合せSOI基板を実施例2とした。
<実施例3>
酸化膜を形成する工程を除き、実施例1と同様にして貼合せ基板を得た。この貼合せ基板を実施例3とした。
有機物であるトルエンを塗布する工程を除き、実施例1と同様にして貼合せSOI基板を得た。この貼合せSOI基板を比較例1とした。
<比較例2>
有機物であるトルエンを塗布する工程を水素分子イオン注入前に行わず、注入後に行ったことを除き、実施例1と同様にして貼合せSOI基板を得た。この貼合せSOI基板を比較例2とした。
<比較例3>
有機物であるトルエンを塗布する工程を水素分子イオン注入前に行わず、貼合せ前洗浄後に行ったことを除き、実施例1と同様にして貼合せSOI基板を得た。この貼合せSOI基板を比較例3とした。
実施例1及び比較例1〜3の貼合せSOI基板の表面を、倍率5倍の光学顕微鏡を用いて観察し、テラス領域において10μm以上の大きさのSOI島の個数を数えた。また、有機物の塗布による貼合せSOI基板に対する影響を調べるために、SOI領域/テラス領域の境界近傍の貼合せSOI基板の上部主面の外周から30mmの範囲内の幅全周にわたって、図4に示すような貼合せ欠陥であるボイドV、又は図5に示すような貼合せ欠陥であるブリスタBのうち大きさが1mm以上のものの個数を数えた。この結果を表1に示す。
11 第1半導体基板(第1シリコン基板)
11a 第1主面
11b 第2主面
11c 周端縁
11d 面取り部
11e 酸化膜
11f 外周部
11g イオン注入領域
11h 活性層(SOI層)
12 第2半導体基板(第2シリコン基板)
13 積層体
14 有機物
Claims (5)
- 周端縁と第1主面との間及び前記周端縁と前記第1主面に対向する第2主面との間に面取り部がそれぞれ形成された第1半導体基板の前記第1主面の外周部の全周に有機物を塗布する工程と、
前記有機物を塗布した第1主面側から前記第1半導体基板にイオン注入して前記第1半導体基板内部にイオン注入領域を形成する工程と、
前記第1半導体基板を同一表面積を有する半導体基板からなる第2半導体基板に重ね合せて積層体を形成する工程と、
前記積層体を熱処理して前記積層体を前記イオン注入領域で分離することにより前記第2半導体基板上に活性層を形成する工程と
を含む貼合せ基板の製造方法。 - 前記有機物の塗布前に前記第1半導体基板と前記第2半導体基板の一方の表面に酸化膜を形成する工程と
を更に含む請求項1記載の貼合せ基板の製造方法。 - 前記外周部に塗布する有機物がアセトン、エタノール、キシレン又はトルエンのいずれかである請求項1又は2記載の貼合せ基板の製造方法。
- 前記第1主面の外周部の全周に塗布された前記有機物の幅が1〜4mmの範囲内である請求項1又は2記載の貼合せ基板。
- 前記塗布する有機物の量が約10〜5000ng/cm2である請求項1ないし4のいずれか1項に記載の貼合せ基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005350095A JP4951949B2 (ja) | 2005-12-05 | 2005-12-05 | 貼合せ基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005350095A JP4951949B2 (ja) | 2005-12-05 | 2005-12-05 | 貼合せ基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007157952A JP2007157952A (ja) | 2007-06-21 |
JP4951949B2 true JP4951949B2 (ja) | 2012-06-13 |
Family
ID=38241931
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005350095A Expired - Fee Related JP4951949B2 (ja) | 2005-12-05 | 2005-12-05 | 貼合せ基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4951949B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5263509B2 (ja) * | 2008-09-19 | 2013-08-14 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001185464A (ja) * | 1999-12-22 | 2001-07-06 | Dainippon Screen Mfg Co Ltd | 基板表面処理装置及び基板表面処理方法 |
JP2001284622A (ja) * | 2000-03-31 | 2001-10-12 | Canon Inc | 半導体部材の製造方法及び太陽電池の製造方法 |
JP2002124652A (ja) * | 2000-10-16 | 2002-04-26 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
JP2004079766A (ja) * | 2002-08-19 | 2004-03-11 | Yamaguchi Technology Licensing Organization Ltd | シリコン基材の硬化方法及びその硬化したシリコン基材 |
JP2004186226A (ja) * | 2002-11-29 | 2004-07-02 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法 |
-
2005
- 2005-12-05 JP JP2005350095A patent/JP4951949B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007157952A (ja) | 2007-06-21 |
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A621 | Written request for application examination |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
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R250 | Receipt of annual fees |
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