JP4909303B2 - 変換回路 - Google Patents
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例えば、コンデンサを用いて特定の物理量(力、重量、加速度、圧力等)を計測するセンサが知られている。この種のセンサでは、物理量によりコンデンサの互いに対向する電極間の距離が変化すると、コンデンサの静電容量が変化し、コンデンサに蓄えられる電荷量が変化する。変換回路は、演算増幅器を利用して、コンデンサに蓄えられた電荷量を電圧に変換して出力部に出力する。
R>>z(=1/(2πf×c2))
ここで記号fは、入力部P1に入力される電圧V1の周波数である。例えば、コンデンサC2の静電容量をc2=3pFとし、電圧V1の周波数をf=10kHzとした場合、インピーダンスz=5.3MΩとなる。精度よく電圧V2を得るためには、抵抗Rをインピーダンスzよりかなり大きい値とする必要がある。例えば、抵抗Rをインピーダンスzの100倍にした場合、抵抗R=530MΩとする必要がある。このように、抵抗Rには高い抵抗値が必要とされる。
なお、コンデンサC2の静電容量c2を大きくすれば、インピーダンスzの値を小さくすることができる。しかし、コンデンサC2の静電容量c2を大きくした場合、電圧V2の変化分(ΔV2=−Q/c2)における電荷量Qの利得が小さくなってしまう。電荷量Qの微小な変化を、電圧V2(若しくはΔV2)を用いて精度よく検出することができない。
ここで、「電気的に接続されている」とは、直接的に接続される場合の他に、他の素子を介して接続される場合も含む。例えば、「演算増幅器の非反転入力端子が固定電圧源と電気的に接続されている」とは、非反転入力端子と固定電圧源が直接的に接続されている場合や、非半転入力端子と固定電圧源の間に他の素子が介在している場合も含む。
本発明の変換回路は、半導体基板の内部に形成された場合でも、電子部品を用いて構成された場合でも有効な技術である。
変換回路では、閉配線の電荷量が意図しない原因によって急激に変動した場合、第1抵抗素子の電流容量によっては、閉配線の電荷が第1抵抗素子を介して放出されるまで演算増幅器の反転入力端子と非反転入力端子の間をバーチャル・ショートすることができない虞がある。この場合、変換回路は、異常な電圧を出力してしまう。
本発明の変換回路では、異常電圧監視手段とリセット手段を用いることによって、この閉配線の電荷量を素早く調整し、演算増幅器の反転入力端子と非反転入力端子の間を素早くバーチャル・ショートさせることができる。変換回路から異常な電圧が出力するのを抑制することができる。
具体的には、半導体基板内に形成されている電界効果型トランジスタは、半導体基板内に形成されている第1導電型の第1領域、第2導電型の第2領域、第2導電型の第3領域、及びゲート電極を備えている。第2領域は、第1領域内に形成されている。第3領域も第1領域内に形成されているとともに、第1領域を介して第2領域から隔てられている。ゲート電極は、第2領域と第3領域の間の第1領域に絶縁膜を介して対向している。演算増幅器の非反転入力端子が第1領域に電気的に接続しており、演算増幅器の反転入力端子が第2領域に電気的に接続しており、演算増幅器の出力端子が第3領域に電気的に接続している。ダイオードは、第1領域と第2領域の間の寄生ダイオードである。
電界効果型トランジスタでは、異常電圧監視手段が異常電圧と判断した場合に、閾値電圧以上の電圧がゲート電極に印加される。これによって、第2領域と第3領域の間が導通し、閉配線の電荷が電界効果型トランジスタを介して移動することが可能になる。これにより、閉配線の電荷を調整することができ、電界効果型トランジスタはリセット手段として機能させることができる。
また、本発明の変換回路では、電界効果型トランジスタの異なる導電型領域である第1領域と第2領域を介して演算増幅器の反転入力端子と非反転入力端子が接続されている。その為、演算増幅器の反転入力端子と非反転入力端子の間には、第1領域と第2領域が形成する寄生ダイオードが存在している。この寄生ダイオードは、第1抵抗素子として機能する。電界効果型トランジスタは、リセット手段と第1抵抗素子を兼用しており、変換回路をより簡素化することができる。
この誤作動を抑制するために、本発明の変換回路は、電界効果型トランジスタの第3領域と演算増幅器の出力端子の間に接続されている第2抵抗素子をさらに備えていることが好ましい。
第3領域と演算増幅器の出力端子の間に第2抵抗素子を備えていると、電界効果型トランジスタを介して流れる電流の量を抑えることができ、演算増幅器が誤作動してしまうことを防止することができる。
(特徴1)リセット手段としてn型の半導体基板に形成された電界効果型トランジスタを用いる場合、電界効果型トランジスタのバルク電極は接地されていない。
(特徴2)リセット手段としてp型の半導体基板に形成された電界効果型トランジスタを用いる場合、電界効果型トランジスタのバルク電極は電界効果型トランジスタで使用されている電源電圧に接続されていない。
図1に、変換回路6を電荷量検出回路2に用いた実施例を示す。電荷量検出回路2は、入力部8と端子9とコンデンサ4(電荷量変化素子の一例)と固定電圧源16と変換回路6と出力部10を備えている。入力部8とコンデンサ4と変換回路6と出力部10はこの順に接続されている。端子9は固定電圧源16の高電位側と電気的に接続されている。電荷量検出回路2の入力電圧Vinは入力部8と端子9との電位差によって形成されている。また、電荷量検出回路2の出力電圧Voutは出力部10と端子9との電位差によって形成されている。固定電圧源16の電圧値はVbbであり、固定電圧源16の低電位側は接地されている。電荷量検出回路2は、入力部8を介して外部から入力される入力電圧Vinのピーク値に応じた電荷量を、コンデンサ4に蓄える。変換回路6は、この電荷量を電圧に変換し、出力部10に出力電圧Voutを発生させる。
変換回路6は、コンデンサ12と演算増幅器20と第1抵抗素子18を備えている。コンデンサ12はコンデンサ4と出力部10の間に接続されている。演算増幅器20は反転入力端子22と非反転入力端子24と出力端子26を備えている。反転入力端子22はコンデンサ4とコンデンサ12の間の配線30に電気的に接続されている。非反転入力端子24は固定電圧源16の高電位側と電気的に接続されている。出力端子26はコンデンサ12と出力部10の間の配線32に電気的に接続されている。第1抵抗素子18は演算増幅器20の反転入力端子22と非反転入力端子24の間に接続されている。
また、本実施例では、第1抵抗素子18がコンデンサ12と並列に接続されない。コンデンサ12に蓄えられた電荷が移動することがない。このため、周波数特性の良い出力電圧Voutを発生させることができる。
図3に、変換回路106を電荷量検出回路102に用いた実施例を示す。第1実施例との形態の違いは、変換回路106が異常電圧監視手段42とリセット手段44を更に備えていることである。なお、図2中の符号が示す対象と同一対象については、同一の符号を付し、その説明を省略する。また、配線30と接続し、リセット手段44と接続する配線についても配線30と呼ぶこととし、同様に配線32と接続し、リセット手段44と接続する配線についても配線32と呼ぶこととする。
変換回路106では、異常電圧監視手段42の一方の入力端子46は演算増幅器20の出力端子26に接続されており、異常電圧監視手段42の他方の入力端子48は固定電圧源16の高電位側に接続されている。異常電圧監視手段42の出力端子50はリセット手段44の入力端子52に接続されている。リセット手段44の一方の出力端子54は配線30を介して、演算増幅器20の反転入力端子22と接続しており、他方の出力端子56は配線32を介して演算増幅器20の出力端子26と接続されている。
異常電圧監視手段42は、演算増幅器20の出力電圧が設定した閾値電圧を超えたときに出力電圧を異常電圧と判断する。リセット手段44は、異常電圧監視手段42が異常電圧と判断したときに、配線30の電荷量を調整し、演算増幅器20の反転入力端子22と非反転入力端子24の間がバーチャル・ショートの状態を維持できるようにする。
本実施例の変換回路106では、異常電圧監視手段42とリセット手段44を備えることによって、配線30の電荷量を素早く調整し、演算増幅器20の反転入力端子22と非反転入力端子24の間を確実にバーチャル・ショートすることができる。変換回路106から異常な電圧が出力されるのを抑制することができる。
図6に、変換回路206を電荷量検出回路202に用いた実施例を示す。第2実施例との形態の違いは、変換回路106のダイオード14とリセット手段244が電界効果型トランジスタTrを用いて構成されている点と、配線32に第2抵抗素子72が形成されている点である。変換回路206では、ダイオード14が電界効果型トランジスタTrの寄生ダイオード74で構成される。
図7に半導体基板82に形成された電界効果型トランジスタTrの断面図を示す。電界効果型トランジスタTrでは、n型不純物を低濃度に含んだ半導体基板82に、半導体基板82の不純物濃度よりも濃いp型不純物を打ち込むことによって、p型の第1領域84が形成される。第1領域84の内側に第1領域84の不純物濃度よりも濃いn型不純物を打ち込むことによって、n型の第2領域86が形成される。第1領域84の内側で第2領域と第1領域を介して隔てられている領域に、第1領域84の不純物濃度よりも濃いn型不純物を打ち込むことによって、n型の第3領域88が形成される。また電界効果型トランジスタTrには第2領域86と第3領域88の間の第1領域84に絶縁膜90を介して対向しているゲート電極92が形成されている。第1領域84はバルク電極Bに接続されており、出力端子58を介して演算増幅器20の非反転入力端子24に接続されている。第2領域86はドレイン電極Dに接続されており、出力端子54を介して演算増幅器20の反転入力端子22に接続されている。第3領域88はソース電極Sに接続されており、出力端子56を介して演算増幅器20の出力端子26に接続されている。ゲート電極92は入力端子52に接続されており、異常電圧監視手段42の出力端子50に接続されている。
電界効果型トランジスタTrでは、異なる導電型の領域が積層して形成されている為、異なる導電型の領域の間に寄生ダイオードが形成される。p型の第1領域84とn型の第2領域86の間には、寄生ダイオード74が形成されている。p型の第1領域84とn型の第3領域88の間には、寄生ダイオード76が形成されている。また、p型の第1領域84とn型の半導体基板82の間には、寄生ダイオード78が形成されている。バルク電極Bは寄生ダイオード78を介して電圧源80に接続されている。
また、本実施例の変換回路206では、半導体基板82に形成された電界効果型トランジスタTrを用いることで、第1抵抗素子18として機能するダイオードを、電界効果型トランジスタTrの寄生ダイオード74によって構成することができる。電界効果型トランジスタTrは、リセット手段244と第1抵抗素子18を兼用しており、変換回路206をより簡素化することができる。
図6に示すように、本実施例の変換回路206では、リセット手段244の寄生ダイオード76を介して、固定電圧源16の高電位側と演算増幅器20の出力端子26が接続されている。出力端子26の電圧と固定電圧源16の高電位側の電圧との関係が、寄生ダイオード76に対して逆バイアスとなる場合、寄生ダイオード76を介して電流が流れない。しかし、この電圧の関係が、寄生ダイオード76に対して順方向バイアスとなる場合、寄生ダイオード76を介して大きな電流が流れ、演算増幅器20の誤作動の原因となる虞がある。
本実施例の変換回路206では、リセット手段244の出力端子56と演算増幅器20の出力端子26の間の配線32に第2抵抗素子72を形成する。固定電圧源16の高電位側と演算増幅器20の出力端子26の間で、寄生ダイオード76に対して順方向バイアスとなる電圧が印加された場合でも、第2抵抗素子72によって急激な電荷の移動が抑えられ、演算増幅器20が誤作動してしまうことを防止することができる。
例えば、本実施例の変換回路を示した図6では第2抵抗素子72をダイオードとして記載しているが、本明細書の記載通り抵抗等の抵抗成分を含む素子であれば良い。
また、固定電圧源16と第1基準電圧源66と第2基準電圧源68の電圧値や正極と負極の関係も限定されるものではない。第1基準電圧源66と第2基準電圧源68においては、VL<VHの関係が保たれていればよい。
また、本実施例では電界効果型トランジスタTrがn型不純物を含んだ半導体基板82に形成されているが、p型不純物を含んだ半導体基板82に電界効果型トランジスタTrが形成されていてもよい。これに伴い寄生ダイオード74、88、78の順方向が逆になる。この場合、第2抵抗素子72をダイオードとして形成する際に、その順方向を図6と逆となるように形成する。
4・・・・・電荷量変化素子
6・・・・・変換回路
8・・・・・入力部
9・・・・・端子
10・・・・出力部
12・・・・コンデンサ
14・・・・ダイオード
16・・・・固定電圧源
18・・・・第1抵抗素子
20・・・・演算増幅器
22・・・・反転入力端子
24・・・・非反転入力端子
26・・・・出力端子
30・・・・配線
32・・・・配線
42・・・・異常電圧監視手段
44・・・・リセット手段
46・・・・入力端子
48・・・・入力端子
50・・・・出力端子
52・・・・入力端子
54・・・・出力端子
56・・・・出力端子
58・・・・出力端子
60・・・・第1演算増幅器
62・・・・第2演算増幅器
64・・・・NANDゲート
66・・・・第1基準電圧源
68・・・・第2基準電圧源
72・・・・第2抵抗素子
74・・・・寄生ダイオード
76・・・・寄生ダイオード
78・・・・寄生ダイオード
80・・・・電圧源
82・・・・半導体基板
84・・・・第1領域
86・・・・第2領域
88・・・・第3領域
90・・・・絶縁膜
92・・・・ゲート電極
102・・・電荷量検出回路
106・・・変換回路
202・・・電荷量検出回路
206・・・変換回路
244・・・リセット手段
300・・・電荷量検出回路
302・・・変換回路
304・・・変換回路
306・・・変換回路
Claims (5)
- 電荷量変化素子の電荷量を電圧に変換して出力部に出力する変換回路であって、
前記電荷量変化素子と前記出力部の間に接続されているコンデンサと、
前記電荷量変化素子と前記コンデンサの間の配線が反転入力端子に電気的に接続されており、固定電圧源が非反転入力端子に電気的に接続されており、出力端子が前記コンデンサと前記出力部の間の配線に電気的に接続されている演算増幅器と、
前記演算増幅器の反転入力端子と非反転入力端子の間に接続されている第1抵抗素子と、を備えており、
前記第1抵抗素子は、半導体基板内に形成されているダイオードであることを特徴とする変換回路。 - 異常電圧監視手段とリセット手段をさらに備えており、
前記異常電圧監視手段は、前記演算増幅器の出力電圧が設定した閾値電圧を超えたときに前記出力電圧を異常電圧と判断し、
前記リセット手段は、前記異常電圧監視手段が異常電圧と判断したときに、前記電荷量変化素子と前記コンデンサと前記演算増幅器と前記第1抵抗素子に電気的に接続している配線の電荷量を調整して前記演算増幅器の反転入力端子と非反転入力端子の間をバーチャル・ショートさせることを特徴とする請求項1に記載の変換回路。 - 前記リセット手段と前記ダイオードは、前記半導体基板に形成されている電界効果型トランジスタで構成されており、
前記電界効果型トランジスタは、
前記半導体基板内に形成されている第1導電型の第1領域と、
前記第1領域内に形成されている第2導電型の第2領域と、
前記第1領域内に形成されており、前記第1領域を介して前記第2領域から隔てられている第2導電型の第3領域と、
前記第2領域と第3領域の間の第1領域に絶縁膜を介して対向しているゲート電極と、を含んでおり、
前記演算増幅器の非反転入力端子は前記第1領域に電気的に接続しており、
前記演算増幅器の反転入力端子は前記第2領域に電気的に接続しており、
前記演算増幅器の出力端子が前記第3領域に電気的に接続しており、
前記ダイオードは、前記第1領域と第2領域の間の寄生ダイオードであることを特徴とする請求項2に記載の変換回路。 - 前記第3領域と前記演算増幅器の出力端子の間に接続されている第2抵抗素子をさらに備えていることを特徴とする請求項3に記載の変換回路。
- 前記第2抵抗素子は、半導体基板内に形成されているダイオードであることを特徴とする請求項4に記載の変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008053930A JP4909303B2 (ja) | 2008-03-04 | 2008-03-04 | 変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008053930A JP4909303B2 (ja) | 2008-03-04 | 2008-03-04 | 変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009211763A JP2009211763A (ja) | 2009-09-17 |
JP4909303B2 true JP4909303B2 (ja) | 2012-04-04 |
Family
ID=41184758
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008053930A Expired - Fee Related JP4909303B2 (ja) | 2008-03-04 | 2008-03-04 | 変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4909303B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5102131B2 (ja) * | 2008-07-14 | 2012-12-19 | 株式会社豊田中央研究所 | ホールド回路 |
JP6968657B2 (ja) * | 2017-10-25 | 2021-11-17 | ローム株式会社 | 積分回路 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5892114A (ja) * | 1981-11-27 | 1983-06-01 | Yokogawa Hokushin Electric Corp | チャ−ジ・アンプ |
JPS60163299A (ja) * | 1984-02-01 | 1985-08-26 | Yokogawa Hokushin Electric Corp | ピ−クホ−ルド回路 |
JPS6364700A (ja) * | 1986-09-04 | 1988-03-23 | Nec Corp | 振幅記憶回路 |
JPH02171659A (ja) * | 1988-12-23 | 1990-07-03 | Mitsubishi Electric Corp | 加速度センサ |
JPH0376309A (ja) * | 1989-08-18 | 1991-04-02 | Asahi Kasei Micro Syst Kk | スイッチトキャパシタ回路 |
JPH0661764A (ja) * | 1992-08-04 | 1994-03-04 | Nippon Denshi Kogyo Kk | 電荷増幅器 |
JPH1048267A (ja) * | 1996-08-01 | 1998-02-20 | Fujitsu Ltd | ピーク検出回路 |
JPH10269794A (ja) * | 1997-03-19 | 1998-10-09 | Canon Inc | サンプルホールド回路、ならびに光量制御装置、画像形成装置 |
JPH11163647A (ja) * | 1997-11-25 | 1999-06-18 | Denso Corp | スイッチトキャパシタ回路 |
JPH11274868A (ja) * | 1998-03-20 | 1999-10-08 | Sharp Corp | チョップ型増幅器 |
JP2002288990A (ja) * | 2001-03-22 | 2002-10-04 | Hitachi Shonan Denshi Co Ltd | ピークホールド回路 |
JP4441495B2 (ja) * | 2006-02-10 | 2010-03-31 | 株式会社エーシーティー・エルエスアイ | 差動型スイッチドキャパシタcv変換回路 |
-
2008
- 2008-03-04 JP JP2008053930A patent/JP4909303B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009211763A (ja) | 2009-09-17 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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