JP4904331B2

JP4904331B2 - クロック回路及び映像処理装置

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Publication number: JP4904331B2
Application number: JP2008290718A
Authority: JP
Inventors: 稔弘高島
Original assignee: Sumitomo Electric Industries Ltd; Sumitomo Electric Networks Inc
Current assignee: Sumitomo Electric Industries Ltd; Sumitomo Electric Networks Inc
Priority date: 2008-11-13
Filing date: 2008-11-13
Publication date: 2012-03-28
Anticipated expiration: 2028-11-13
Also published as: JP2010118898A

Description

本発明は、クロック回路及び、それを備えた映像処理装置に関する。

ＭＰＥＧ（Moving Picture Experts Group）２−ＴＳ（Transport Stream）を用いた通信プロトコルにおいて、送信側のエンコーダは、所定間隔のトランスポートパケット毎に、ＰＣＲ（Program Clock Reference）を付加する。受信側のデコーダは、トランスポートパケット内に含まれるＰＣＲを検出し、検出したＰＣＲに基づいて、エンコーダのクロックを再生する。また、ＭＰＥＧ２−ＴＳにおいては、通信速度の調整のために、無意味なトランスポートパケット（ヌルパケット）が、トランスポートストリーム内に含まれている。エンコーダでは、ヌルパケットを含むトランスポートストリームに対して、ＰＣＲを付加する。

ＩＰ（Internet Protocol）ネットワークを経由した通信、例えばＩＰ放送又はＶＯＤ（Video On Demand）サービス等においては、通信データ量の削減のために、ヌルパケットを削除した後にトランスポートストリームを送信することが望ましい。この場合には、ＰＣＲを含むトランスポートパケットの位置が、ヌルパケットの削除の前後で異なる。そのため、デコーダが受信するトランスポートストリームにおいても、ＰＣＲを含むトランスポートパケットの位置が、本来の位置（ヌルパケットが削除される前のトランスポートストリーム内における位置）とは異なっている。従って、デコーダは、検出したＰＣＲのみによっては、エンコーダのクロックを正確に再生することができない。

下記特許文献１，２には、ＭＰＥＧ２−ＴＳの各トランスポートパケットにタイムスタンプを付加することにより、ＭＰＥＧ２−ＴＳをＭＰＥＧ２−ＴＴＳ（Time-stamped Transport Stream）に変換する技術が開示されている。エンコーダにおいてヌルパケットが削除された場合であっても、デコーダは、タイムスタンプに基づいて、ＰＣＲを含むトランスポートパケットの本来の位置を復元することができる。従って、デコーダは、本来の位置に復元されたトランスポートパケット内に含まれるＰＣＲに基づいて、エンコーダのクロックを再生することが可能となる。

図１４は、ＭＰＥＧ２−ＴＴＳを扱うデコーダの構成の一部を抜き出して示すブロック図である。ＴＴＳデコーダ３３０は、クロック発生部３３４が発生する基準クロックに基づいて動作し、各ＴＴＳパケットに付加されているタイムスタンプに従って、ＴＴＳパケットバッファ３３２からＴＴＳパケットを読み出して、ＴＳパケットとしてＭＰＥＧデコーダ３４０に入力する。

また、ＴＴＳデコーダ３３０は、以下のようにして基準クロックの周波数を調整する機能を有している。ＴＴＳパケットバッファ３３２には、その容量の半分程度のＴＴＳパケットが貯められる（つまり占有量が１／２程度）。ＴＴＳデコーダ３３０は、ＴＴＳパケットバッファ３３２の占有量を監視し、その占有量が規定範囲を上回る場合には、基準クロックの周波数を上げる。これにより、ＴＴＳパケットバッファ３３２からＴＴＳパケットが読み出されるペースが早くなる。一方、その占有量が規定範囲を下回る場合には、基準クロックの周波数を下げる。これにより、ＴＴＳパケットバッファ３３２からＴＴＳパケットが読み出されるペースが遅くなる。

特開２００８−３５１９７号公報特開２００８−３５１９８号公報

図１４に示したデコーダによると、ＭＰＥＧデコーダ３４０内に含まれているクロック発生回路とは別に、クロック発生部３３４を設ける必要がある。つまり、ＰＣＲに基づくクロックリカバリ用のクロック発生回路とは別に、ＴＴＳ処理用のクロック発生回路を設ける必要がある。そのため、回路構成が複雑となり、装置の大型化及び製造コストの上昇を招く。

本発明はかかる事情に鑑みて成されたものであり、トランスポートパケットに付加されている時刻情報（タイムスタンプ）に基づくタイミング調整処理と、トランスポートパケット内に含まれているクロック調整値（ＰＣＲ）に基づくクロック生成処理とを、一つのクロック発生回路を用いて実現することが可能な、クロック回路及びそれを備えた映像処理装置を得ることを目的とするものである。

本発明の第１の態様に係るクロック回路は、複数のトランスポートパケットのうちの一部のトランスポートパケットに含まれるクロック調整値に基づいて、周波数が調整されたクロックを生成する、クロック生成手段と、前記複数のトランスポートパケットを前記クロック生成手段に入力するタイミングを調整する、タイミング調整手段とを備え、前記タイミング調整手段には、第１の時刻情報が付加された第１のトランスポートパケットと、第２の時刻情報が付加された第２のトランスポートパケットとが、この順に入力され、前記タイミング調整手段は、前記第１のトランスポートパケットを第１のタイミングで前記クロック生成手段に入力し、前記第１の時刻情報と前記第２の時刻情報との第１の差分値を求め、前記第２のトランスポートパケットを、前記第１のタイミングから前記第１の差分値に応じた時間が経過した第２のタイミングで、前記クロック生成手段に入力することを特徴とするものである。

第１の態様に係るクロック回路によれば、タイミング調整手段は、第１の時刻情報と第２の時刻情報との第１の差分値を求め、第２のトランスポートパケットを、第１のタイミングから第１の差分値に応じた時間が経過した第２のタイミングで、クロック生成手段に入力する。つまり、第１の時刻情報と第２の時刻情報との第１の差分値を求め、その第１の差分値をカウンタを用いてカウントすることによって、クロック生成手段への第２のトランスポートパケットの入力タイミングを調整することができる。ここで、カウンタは、クロック生成手段によって生成されたクロックを用いて、カウント動作を実行することができる。従って、時刻情報に基づくタイミング調整処理と、クロック調整値に基づくクロック生成処理とを、クロック生成手段内の一つのクロック発生回路を用いて実現することが可能となる。

本発明の第２の態様に係るクロック回路は、第１の態様に係るクロック回路において特に、前記タイミング調整手段は、前記複数のトランスポートパケットを一時的に記憶する記憶手段と、前記記憶手段内における前記複数のトランスポートパケットの記憶量を検出する検出手段とを有し、前記クロック生成手段は、前記クロック調整値と、前記検出手段による前記記憶量の検出結果とに基づいて、前記クロックの周波数を調整することを特徴とするものである。

第２の態様に係るクロック回路によれば、検出手段は、記憶手段内における複数のトランスポートパケットの記憶量を検出する。そして、クロック生成手段は、クロック調整値のみならず、検出手段による記憶量の検出結果に基づいて、クロックの周波数を調整する。記憶手段の記憶量が増加傾向にある場合はクロックの周波数を上げ、記憶手段の記憶量が減少傾向にある場合はクロックの周波数を下げることにより、受信側のデコーダのクロックの周波数を、送信側のエンコーダのクロックの周波数に近付けることができる。その結果、クロック生成手段は、クロック調整値を用いて、クロックの周波数を確実に調整することが可能となる。

本発明の第３の態様に係るクロック回路は、第２の態様に係るクロック回路において特に、前記クロック生成手段は、前記クロック調整値及び前記記憶量の検出結果の少なくとも一方に対して重み付けを行うことを特徴とするものである。

第３の態様に係るクロック回路によれば、クロック調整値及び記憶量の検出結果の少なくとも一方に重み付けを行うことにより、クロック調整値及び記憶量の検出結果がクロックの周波数の調整に与える影響の度合いを、所望に調整することが可能となる。

本発明の第４の態様に係るクロック回路は、第１〜第３のいずれか一つの態様に係るクロック回路において特に、前記タイミング調整手段は、前記第１の差分値が異常値を示す場合には、前記第２のトランスポートパケットを、前記第１のタイミングから所定時間が経過した第３のタイミングで、前記クロック生成手段に入力することを特徴とするものである。

第４の態様に係るクロック回路によれば、タイミング調整手段は、第１の差分値が異常値を示す場合には、第２のトランスポートパケットを、第１のタイミングから所定時間が経過した第３のタイミングで、クロック生成手段に入力する。これにより、何らかの原因によって第２の時刻情報が異常値を示す場合には、第１の差分値に関わらず、所定時間が経過した後に第２のトランスポートパケットをクロック生成手段に入力することができる。その結果、異常な時刻情報に起因してクロック回路の動作が停止する事態を回避することが可能となる。

本発明の第５の態様に係るクロック回路は、第１〜第４のいずれか一つの態様に係るクロック回路において特に、前記タイミング調整手段には、前記第１のトランスポートパケットと前記第２のトランスポートパケットとの間に、第３の時刻情報が付加された第３のトランスポートパケットが入力され、前記タイミング調整手段は、前記第３のトランスポートパケットを、前記第１のトランスポートパケットに連続して前記クロック生成手段に入力することを特徴とするものである。

第５の態様に係るクロック回路によれば、タイミング調整手段は、第３のトランスポートパケットを、第１のトランスポートパケットに連続してクロック生成手段に入力する。つまり、第３のトランスポートパケットに関しては、直前の第１のトランスポートパケットとの間で時刻情報の差分値を求める処理が行われない。これにより、全てのトランスポートパケットに関して時刻情報の差分値を求める処理が行われる場合と比較して、処理の負荷を軽減することが可能となる。

本発明の第６の態様に係るクロック回路は、第１〜第４のいずれか一つの態様に係るクロック回路において特に、前記タイミング調整手段には、前記第１のトランスポートパケットと前記第２のトランスポートパケットとの間に、第３の時刻情報が付加された第３のトランスポートパケットが入力され、前記第３のトランスポートパケットが、前記クロック調整値を含まないトランスポートパケットである場合には、前記タイミング調整手段は、前記第３のトランスポートパケットを、前記第１のトランスポートパケットに連続して前記クロック生成手段に入力し、前記第３のトランスポートパケットが、前記クロック調整値を含むトランスポートパケットである場合には、前記タイミング調整手段は、前記第１の時刻情報と前記第３の時刻情報との第２の差分値を求め、前記第３のトランスポートパケットを、前記第１のタイミングから前記第２の差分値に応じた時間が経過した第４のタイミングで、前記クロック生成手段に入力することを特徴とするものである。

第６の態様に係るクロック回路によれば、タイミング調整手段は、第３のトランスポートパケットがクロック調整値を含まない場合には、第３のトランスポートパケットを、第１のトランスポートパケットに連続してクロック生成手段に入力する。つまり、第３のトランスポートパケットに関しては、直前の第１のトランスポートパケットとの間で時刻情報の差分値を求める処理が行われない。これにより、全てのトランスポートパケットに関して時刻情報の差分値を求める処理が行われる場合と比較して、処理の負荷を軽減することが可能となる。しかも、タイミング調整手段は、第３のトランスポートパケットがクロック調整値を含む場合には、第１の時刻情報と第３の時刻情報との第２の差分値を求め、第３のトランスポートパケットを、第１のタイミングから第２の差分値に応じた時間が経過した第４のタイミングで、クロック生成手段に入力する。これにより、クロック調整値を含むトランスポートパケットに関しては、時刻情報の差分値に応じた適切なタイミングで、クロック生成手段に入力することができる。その結果、クロック生成手段によるクロックの周波数の調整精度が低下する事態を回避することが可能となる。

本発明の第７の態様に係る映像処理装置は、第１〜第６のいずれか一つの態様に係るクロック回路と、前記クロック回路が生成するクロックに基づいて、トランスポートパケットのデコード処理を実行するデコード回路とを備えることを特徴とするものである。

第７の態様に係る映像処理装置によれば、クロック回路においては、時刻情報に基づくタイミング調整処理と、クロック調整値に基づくクロック生成処理とが、クロック生成手段内の一つのクロック発生回路を用いて実現されている。これにより、クロック回路の小型化が図られている。従って、小型化されたクロック回路を映像処理装置が備えることにより、映像処理装置の全体として、装置の小型化を図ることが可能となる。

本発明によれば、トランスポートパケットに付加されている時刻情報に基づくタイミング調整処理と、トランスポートパケット内に含まれているクロック調整値に基づくクロック生成処理とを、一つのクロック発生回路を用いて実現することが可能となる。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。

図１は、本発明の実施の形態に係る映像処理装置１の構成を簡略化して示すブロック図である。映像処理装置１は、例えば、ＩＰネットワークを経由した通信（ＩＰ放送や、ストリーミング型又はダウンロード型のＶＯＤサービス等）において、送信側のエンコーダから送信された映像信号を受信するための受信装置（セットトップボックス）である。図１を参照して、映像処理装置１は、クロック回路２とデコード回路３とを備えている。クロック回路２は、タイミング調整回路４とクロック生成回路５とを有している。

図２は、タイミング調整回路４の構成を示すブロック図である。また、図３は、クロック生成回路５の構成を示すブロック図である。図２の接続関係で示すように、タイミング調整回路４は、バッファ２１（記憶手段）、検出部２２、ゲート２３、抽出部２４、レジスタ２５、演算部２６、及びダウンカウンタ２７を有している。また、図３の接続関係で示すように、クロック生成回路５は、ＰＣＲ検出部３１、ＳＴＣ（System Time Clock）カウンタ３２、減算器３３、ＤＡＣ（Digital to Analog Converter）３４，３８、ＬＰＦ（Low Pass Filter）３５，３９、加算器３６、及びＶＣＯ（Voltage Control Oscillator）３７を有している。

図４は、映像処理装置１が受信するトランスポートストリームＳ１の一部を抜き出して示す図である。トランスポートストリームＳ１は、複数のトランスポートパケットＴＰを含む。図４では、説明の簡単化のため、この順に連続する８個のトランスポートパケットＴＰ１〜ＴＰ８のみを示している。

図５，６は、トランスポートパケットＴＰの構造を示す図である。トランスポートパケットＴＰは、ヘッダ部ＰＨとペイロード部ＰＰとを有しており、これらの合計のデータ長は１８８バイトである。トランスポートパケットＴＰには、データ長が４バイトのタイムスタンプ（時刻情報）５０が付加されている。また、所定間隔のトランスポートパケットＴＰ毎に、ヘッダ部ＰＨにＰＣＲ（クロック調整値）５１が含まれている。図５にはＰＣＲ５１を含むトランスポートパケットＴＰを示しており、図６にはＰＣＲ５１を含まないトランスポートパケットＴＰを示している。タイムスタンプ５０及びＰＣＲ５１はいずれもカウンタ値であり、エンコーダ６において、２７ＭＨｚの共通のクロックを用いたカウント動作によって生成されるが、通常は両者の値は互いに異なる。

以下、映像処理装置１の動作について説明する。まず、タイミング調整回路４の動作について説明する。映像処理装置１は、エンコーダ６から送信されたＭＰＥＧ２−ＴＴＳのトランスポートストリームＳ１を、ＩＰネットワークを経由して受信する。そして、受信したトランスポートストリームＳ１を、バッファ２１内に一時的に記憶する。図２を参照して、トランスポートストリームＳ１は、バッファ２１から読み出されて、ゲート２３に入力される。

図７は、ゲート２３に入力されるトランスポートストリームＳ１と、ゲート２３から出力されるトランスポートストリームＳ２との関係を示すタイミングチャートである。トランスポートストリームＳ１に関しては、トランスポートパケットＴＰ１〜ＴＰ８がこの順にバッファ２１から連続して読み出されて、ゲート２３に入力される。

まず、抽出部２４は、バッファ２１から読み出されたトランスポートストリームＳ１のうち、先頭のトランスポートパケットＴＰ１に付加されているタイムスタンプ５０の値（タイムスタンプ値ＳＴ（１））を抽出し、そのタイムスタンプ値ＳＴ（１）をレジスタ２５に格納する。

次に、抽出部２４は、トランスポートパケットＴＰ１に続くトランスポートパケットＴＰ２に付加されているタイムスタンプ５０の値（タイムスタンプ値ＳＴ（２））を抽出し、そのタイムスタンプ値ＳＴ（２）をレジスタ２５に格納するとともに、演算部２６に入力する。この時、演算部２６には、レジスタ２５に格納されているタイムスタンプ値ＳＴ（１）も入力される。演算部２６は、タイムスタンプ値ＳＴ（２）からタイムスタンプ値ＳＴ（１）を減算することにより、両者の差分値ＳＷ（２）をダウンカウンタ２７に設定する。

ダウンカウンタ２７への差分値ＳＷ（２）の設定が完了すると同時にゲート２３がオープンすることにより、時刻Ｔ１において、クロック生成回路５へのトランスポートパケットＴＰ１の入力が開始される。トランスポートパケットＴＰ１がゲート２３の通過を完了すると、ゲート２３は再びクローズされる。なお、ゲート２３を通過する際、トランスポートパケットＴＰ１に付加されているタイムスタンプ５０が削除されることにより、ＭＰＥＧ２−ＴＴＳからＭＰＥＧ２−ＴＳへの変換が行われる。

ダウンカウンタ２７には、ＶＣＯ３７から出力されたクロックＳ４が入力されている。ダウンカウンタ２７は、クロックＳ４が入力される毎に、ダウンカウンタ２７の設定値を「１」ずつデクリメントする。そして、差分値ＳＷ（２）に対応するダウンカウンタ２７の設定値がゼロになると同時に、ゲート２３をオープンするための制御信号ＳＯをゲート２３に入力する。ゲート２３がオープンすることにより、時刻Ｔ２において、クロック生成回路５へのトランスポートパケットＴＰ２の入力が開始される。トランスポートパケットＴＰ２がゲート２３の通過を完了すると、ゲート２３は再びクローズされる。なお、上記と同様に、ゲート２３を通過する際、トランスポートパケットＴＰ２に付加されているタイムスタンプ５０が削除される。

また、抽出部２４は、トランスポートパケットＴＰ２に続くトランスポートパケットＴＰ３に付加されているタイムスタンプ５０の値（タイムスタンプ値ＳＴ（３））を抽出し、そのタイムスタンプ値ＳＴ（３）をレジスタ２５に格納するとともに、演算部２６に入力する。この時、演算部２６には、レジスタ２５に格納されているタイムスタンプ値ＳＴ（２）も入力される。演算部２６は、タイムスタンプ値ＳＴ（３）からタイムスタンプ値ＳＴ（２）を減算する。そして、差分値ＳＷ（２）に対応するダウンカウンタ２７の設定値がデクリメントによってゼロになると同時に、差分値ＳＷ（３）をダウンカウンタ２７に設定する。

上記と同様に、ダウンカウンタ２７は、クロックＳ４が入力される毎に、ダウンカウンタ２７の設定値を「１」ずつデクリメントする。そして、差分値ＳＷ（３）に対応するダウンカウンタ２７の設定値がゼロになると同時に、ゲート２３をオープンするための制御信号ＳＯをゲート２３に入力する。ゲート２３がオープンすることにより、時刻Ｔ３において、クロック生成回路５へのトランスポートパケットＴＰ３の入力が開始される。トランスポートパケットＴＰ３がゲート２３の通過を完了すると、ゲート２３は再びクローズされる。なお、上記と同様に、ゲート２３を通過する際、トランスポートパケットＴＰ３に付加されているタイムスタンプ５０が削除される。

トランスポートパケットＴＰ４以降についても上記と同様の動作が繰り返され、タイミング調整回路４からクロック生成回路５にトランスポートストリームＳ２が入力される。

図７を参照して、トランスポートストリームＳ２に関して、例えば、トランスポートパケットＴＰ２は、トランスポートパケットＴＰ１に連続してクロック生成回路５に入力されている。これは、エンコーダ６において、トランスポートパケットＴＰ１とトランスポートパケットＴＰ２との間に、ヌルパケットが存在していなかったことに起因する。なお、厳密には、トランスポートパケットＴＰ１の末尾とトランスポートパケットＴＰ２の先頭との間には、ゲート２３において削除されたタイムスタンプ５０に相当する４バイト分の間隔が存在しているが、図７ではその間隔を無視して図示している。

また例えば、トランスポートパケットＴＰ３は、トランスポートパケットＴＰ２から遅延してクロック生成回路５に入力されている。遅延量は、先頭同士の比較で、トランスポートパケットＴＰの２個分に相当する時間ＷＴ１である。これは、エンコーダ６において、トランスポートパケットＴＰ２とトランスポートパケットＴＰ３との間に存在していた１個のヌルパケットが削除されたことに起因する。

また例えば、トランスポートパケットＴＰ６は、トランスポートパケットＴＰ５から遅延してクロック生成回路５に入力されている。遅延量は、先頭同士の比較で、トランスポートパケットＴＰの３個分に相当する時間ＷＴ２である。これは、エンコーダ６において、トランスポートパケットＴＰ５とトランスポートパケットＴＰ６との間に存在していた２個のヌルパケットが削除されたことに起因する。

以上の動作を一般化すると、タイミング調整回路４は、トランスポートパケットＴＰ（Ｎ）に関するタイムスタンプ値ＳＴ（Ｎ）と、直前のトランスポートパケットＴＰ（Ｎ−１）に関するタイムスタンプ値ＳＴ（Ｎ−１）との差分値ＳＷ（Ｎ）を求める。そして、クロック生成回路５へのトランスポートパケットＴＰ（Ｎ−１）の入力を開始したタイミングから、差分値ＳＷ（Ｎ）に応じた時間が経過したタイミングで、クロック生成回路５へのトランスポートパケットＴＰ（Ｎ）の入力を開始する。このようにして、タイミング調整回路４は、複数のトランスポートパケットＴＰをクロック生成回路５に入力するタイミングを調整する。

次に、クロック生成回路５の動作について説明する。タイミング調整回路４からクロック生成回路５に入力された複数のトランスポートパケットＴＰ１〜ＴＰ８のうちの、一部のトランスポートパケットＴＰには、そのヘッダ部ＰＨにＰＣＲ５１が含まれている（図５参照）。ここでは、一例として、トランスポートパケットＴＰ１，ＴＰ７に、ＰＣＲ５１が含まれているものとする。

図３を参照して、ＰＣＲ検出部３１は、まず、ＰＣＲ５１を含む最初のトランスポートパケットＴＰであるトランスポートパケットＴＰ１に含まれているＰＣＲ５１の値（ＰＣＲ値）を検出し、そのＰＣＲ値をＳＴＣカウンタ３２に設定する。ＳＴＣカウンタ３２には、ＶＣＯ３７から出力されたクロックＳ４が入力されている。ＳＴＣカウンタ３２は、クロックＳ４が入力される毎に、ＳＴＣカウンタ３２の値を「１」ずつインクリメントする。

ＰＣＲ検出部３１は、次に、トランスポートパケットＴＰ７に含まれているＰＣＲ値を検出し、そのＰＣＲ値を信号Ｓ３１として減算器３３に入力する。この時、減算器３３には、ＳＴＣカウンタ３２の現在値が信号Ｓ３２として入力されている。減算器３３は、信号Ｓ３１の値から信号Ｓ３２の値を減算し、その減算結果を信号Ｓ３３として出力する。ＤＡＣ３４は、ディジタル信号である信号Ｓ３３をアナログ信号である信号Ｓ３４に変換して出力する。信号Ｓ３３の値がゼロである場合は、ＤＡＣ３４からは、例えば１Ｖの信号Ｓ３４が出力される。信号Ｓ３３の値がプラスの値である場合は、ＤＡＣ３４からは、その値に応じて１Ｖ超の電圧の信号Ｓ３４が出力される。信号Ｓ３３の値がマイナスの値である場合は、ＤＡＣ３４からは、その値に応じて１Ｖ未満の電圧の信号Ｓ３４が出力される。ＬＰＦ３５は、信号Ｓ３４に対してローパスフィルタ処理を施すことにより、信号Ｓ３５を出力する。これにより、微小時間内における電圧値の変動が平均化される。信号Ｓ３５は、加算器３６に入力される。

図２を参照して、検出部２２は、バッファ２１内に現在記憶されている複数のトランスポートパケットＴＰの合計データ量を検出する。合計データ量として、予め所定の基準値（例えばバッファ２１の記憶容量の１／２）が設定されている。検出部２２は、その基準値と現在の合計データ量との差に応じた信号Ｓ３を出力する。図３を参照して、ＤＡＣ３８は、ディジタル信号である信号Ｓ３をアナログ信号である信号Ｓ３８に変換して出力する。基準値と合計データ量との差がゼロである場合は、ＤＡＣ３８からは、例えば１Ｖの信号Ｓ３８が出力される。その差がプラスの値である場合は、ＤＡＣ３８からは、その値に応じて１Ｖ超の信号Ｓ３８が出力される。その差がマイナスの値である場合は、ＤＡＣ３８からは、その値に応じて１Ｖ未満の信号Ｓ３８が出力される。ＬＰＦ３９は、信号Ｓ３８に対してローパスフィルタ処理を施すことにより、信号Ｓ３９を出力する。これにより、微小時間内における電圧値の変動が平均化される。信号Ｓ３９は、加算器３６に入力される。

加算器３６は、信号Ｓ３５と信号Ｓ３９とを加算し、その加算結果を信号Ｓ３６として出力する。ＶＣＯ３７は、信号Ｓ３６で示されるアナログ電圧値に基づいて周波数が調整されたクロックＳ４を生成して出力する。ＶＣＯ３７は、例えば、信号Ｓ３６の値が２Ｖである場合は２７ＭＨｚのクロックＳ４を出力し、信号Ｓ３６の値が２Ｖ超である場合は、その値に応じて２７ＭＨｚ超のクロックＳ４を出力し、信号Ｓ３６の値が２Ｖ未満である場合は、その値に応じて２７ＭＨｚ未満のクロックＳ４を出力する。クロックＳ４は、ＳＴＣカウンタ３２及びダウンカウンタ２７に入力される。また、図１を参照して、クロックＳ４は、デコード回路３に入力される。

図１を参照して、デコード回路３には、クロック生成回路５から、トランスポートストリームＳ２及びクロックＳ４が入力される。デコード回路３は、クロックＳ４に基づいて動作し、トランスポートストリームＳ２に対してデコード処理を実行することにより、映像信号Ｓ５を出力する。映像信号Ｓ５は、映像処理装置１に接続されている表示装置７に入力される。

このように本実施の形態に係るクロック回路２によれば、タイミング調整回路４は、トランスポートパケットＴＰ（Ｎ）に関するタイムスタンプ値ＳＴ（Ｎ）と、直前のトランスポートパケットＴＰ（Ｎ−１）に関するタイムスタンプ値ＳＴ（Ｎ−１）との差分値ＳＷ（Ｎ）を求める。そして、クロック生成回路５へのトランスポートパケットＴＰ（Ｎ−１）の入力を開始したタイミングから、差分値ＳＷ（Ｎ）に応じた時間が経過したタイミングで、クロック生成回路５へのトランスポートパケットＴＰ（Ｎ）の入力を開始する。つまり、タイムスタンプ値ＳＴ（Ｎ）とタイムスタンプ値ＳＴ（Ｎ−１）との差分値ＳＷ（Ｎ）を求め、その差分値ＳＷ（Ｎ）をダウンカウンタ２７を用いてカウントすることによって、クロック生成回路５へのトランスポートパケットＴＰ（Ｎ）の入力タイミングを調整する。ここで、ダウンカウンタ２７は、クロック生成回路５によって生成されたクロックＳ４を用いて、カウント動作を実行する。従って、タイムスタンプ５０に基づくタイミング調整処理と、ＰＣＲに基づくクロック生成処理とを、クロック生成回路５内の一つのＶＣＯ３７を用いて実現することが可能となる。その結果、クロック回路２の小型化を図ることができ、また、小型化されたクロック回路２を映像処理装置１が備えることにより、映像処理装置１の全体として、装置の小型化を図ることが可能となる。

また、本実施の形態に係るクロック回路２によれば、検出部２２は、バッファ２１内における複数のトランスポートパケットＴＰの記憶量（合計データ量）を検出する。そして、クロック生成回路５は、ＰＣＲのみならず、検出部２２による記憶量の検出結果（信号Ｓ３）に基づいて、クロックＳ４の周波数を調整する。つまり、バッファ２１の記憶量が増加傾向にある場合はクロックＳ４の周波数を上げ、バッファ２１の記憶量が減少傾向にある場合はクロックＳ４の周波数を下げることにより、受信側のデコーダのクロックＳ４の周波数を、送信側のエンコーダ６のクロックの周波数に近付ける。その結果、クロック生成回路５は、ＰＣＲを用いて、クロックＳ４の周波数を確実に調整することが可能となる。

＜第１の変形例＞
図８は、第１の変形例に係るタイミング調整回路４の構成を示すブロック図である。図２に示した構成に対して、比較部４０が追加されている。比較部４０には、演算部２６から差分値ＳＷ（Ｎ）が入力される。また、比較部４０には、差分値ＳＷ（Ｎ）に関する所定のしきい値が予め教示されている。比較部４０は、そのしきい値と差分値ＳＷ（Ｎ）とを比較する。そして、差分値ＳＷ（Ｎ）がしきい値よりも大きい場合には、ダウンカウンタ２７によるカウント動作に関わらず、クロック生成回路５へのトランスポートパケットＴＰ（Ｎ−１）の入力が開始されてから、予め設定された所定時間ＷＴ０が経過した後に、ゲート２３をオープンさせるための制御信号Ｓ４０をゲート２３に入力する。これにより、クロック生成回路５へのトランスポートパケットＴＰ（Ｎ−１）の入力が開始されてから、所定時間ＷＴ０が経過した後に、クロック生成回路５へのトランスポートパケットＴＰ（Ｎ）の入力が開始される。

図９は、ゲート２３に入力されるトランスポートストリームＳ１と、ゲート２３から出力されるトランスポートストリームＳ２との関係を示すタイミングチャートである。ここでは、図７に示した例において、トランスポートパケットＴＰ３に関する差分値ＳＷ（３）（つまりタイムスタンプ値ＳＴ（３）とタイムスタンプ値ＳＴ（２）との差）が、上記のしきい値よりも大きい場合の例を示している。また、図９の例では、所定時間ＷＴ０は、トランスポートパケットＴＰのデータ長（１８８バイト）に相当する時間に設定されている。

差分値ＳＷ（３）がしきい値よりも大きいため、比較部４０は、ダウンカウンタ２７によるカウント動作に関わらず、時刻Ｔ２から所定時間ＷＴ０が経過した時刻Ｔ４において、ゲート２３をオープンさせるための制御信号Ｓ４０をゲート２３に入力する。その結果、トランスポートパケットＴＰ３は、トランスポートパケットＴＰ２に連続して、クロック生成回路５に入力される。

なお、ダウンカウンタ２７には、時刻Ｔ４において、トランスポートパケットＴＰ４に関する差分値ＳＷ（４）が設定され、以降の動作は上記実施の形態と同様である。

また、所定時間ＷＴ０は、トランスポートパケットＴＰのデータ長（１８８バイト）に相当する時間に限定されず、それ以外の時間であっても良い。

また、比較部４０は、差分値ＳＷ（Ｎ）がしきい値よりも大きい場合のみならず、差分値ＳＷ（Ｎ）がマイナスの値である場合にも、上記と同様の処理を行っても良い。

第１の変形例に係るクロック回路２によれば、タイミング調整回路４は、差分値ＳＷ（Ｎ）が所定のしきい値を超える場合（又はマイナスの値である場合）には、クロック生成回路５へのトランスポートパケットＴＰ（Ｎ−１）の入力が開始されてから、所定時間ＷＴ０が経過した後に、クロック生成回路５へのトランスポートパケットＴＰ（Ｎ）の入力を開始する。これにより、何らかの原因によってタイムスタンプ値ＳＴ（Ｎ）が異常値を示す場合には、差分値ＳＷ（Ｎ）に関わらず、所定時間ＷＴ０が経過した後にトランスポートパケットＴＰ（Ｎ）をクロック生成回路５に入力することができる。その結果、異常なタイムスタンプに起因してクロック回路２の動作が停止する事態を回避することが可能となる。

なお、第１の変形例は、後述する第２又は第３の変形例と組み合わせて適用することも可能である。

＜第２の変形例＞
図１０は、第２の変形例に係るタイミング調整回路４の構成を示すブロック図である。図２に示した構成に対して、検出部７０が追加されている。検出部７０は、バッファ２１からゲート２３に入力されるトランスポートパケットＴＰを検出し、その個数をカウントする。

上記実施の形態では、演算部２６は、各トランスポートパケットＴＰ（Ｎ）毎に差分値ＳＷ（Ｎ）を求め、各トランスポートパケットＴＰ（Ｎ）毎にゲート２３の通過を制御した。これに対して、第２の変形例では、演算部２６は、複数個（以下の例では４個）のトランスポートパケットＴＰ（Ｎ）毎に差分値ＳＷ（Ｎ）を求め、４個のトランスポートパケットＴＰ（Ｎ）毎にゲート２３の通過を制御する。

図１１は、ゲート２３から出力されるトランスポートストリームＳ２を示すタイミングチャートである。上記実施の形態と同様に、トランスポートパケットＴＰ１〜ＴＰ８は、バッファ２１からこの順に連続して読み出されて、ゲート２３に入力される。

検出部７０がトランスポートパケットＴＰ１を検出すると、抽出部２４は、検出部７０から入力された制御信号Ｓ７０に基づき、トランスポートパケットＴＰ１に付加されているタイムスタンプ５０の値（タイムスタンプ値ＳＴ（１））を抽出する。そして、抽出部２４は、そのタイムスタンプ値ＳＴ（１）をレジスタ２５に格納する。その後に検出部７０がトランスポートパケットＴＰ２〜ＴＰ４を検出しても、検出部７０から抽出部２４に制御信号Ｓ７０が入力されず、抽出部２４は、タイムスタンプ値ＳＴ（２）〜ＳＴ（４）の抽出を行わない。

次に、検出部７０がトランスポートパケットＴＰ５を検出すると、抽出部２４は、検出部７０から入力された制御信号Ｓ７０に基づき、トランスポートパケットＴＰ５に付加されているタイムスタンプ５０の値（タイムスタンプ値ＳＴ（５））を抽出する。そして、抽出部２４は、そのタイムスタンプ値ＳＴ（５）をレジスタ２５に格納するとともに、演算部２６に入力する。また、演算部２６は、検出部７０から入力された制御信号Ｓ７０に基づき、レジスタ２５に格納されているタイムスタンプ値ＳＴ（１）を読み出す。そして、演算部２６は、タイムスタンプ値ＳＴ（５）からタイムスタンプ値ＳＴ（１）を減算することにより、両者の差分値ＳＷ（５）をダウンカウンタ２７に設定する。

ダウンカウンタ２７への差分値ＳＷ（５）の設定が完了すると同時にゲート２３がオープンすることにより、クロック生成回路５へのトランスポートパケットＴＰ１〜ＴＰ４の連続入力が開始される。トランスポートパケットＴＰ４がゲート２３の通過を完了すると、検出部７０から入力された制御信号Ｓ７１に基づき、ゲート２３は再びクローズされる。なお、ゲート２３を通過する際、各トランスポートパケットＴＰ１〜ＴＰ４に付加されているタイムスタンプ５０が削除されることにより、ＭＰＥＧ２−ＴＴＳからＭＰＥＧ２−ＴＳへの変換が行われる。

ダウンカウンタ２７には、ＶＣＯ３７から出力されたクロックＳ４が入力されている。ダウンカウンタ２７は、クロックＳ４が入力される毎に、ダウンカウンタ２７の設定値を「１」ずつデクリメントする。そして、差分値ＳＷ（５）に対応するダウンカウンタ２７の設定値がゼロになると同時に、ゲート２３をオープンするための制御信号ＳＯをゲート２３に入力する。ゲート２３がオープンすることにより、クロック生成回路５へのトランスポートパケットＴＰ５〜ＴＰ８の連続入力が開始される。トランスポートパケットＴＰ８がゲート２３の通過を完了すると、検出部７０から入力された制御信号Ｓ７１に基づき、ゲート２３は再びクローズされる。なお、上記と同様に、ゲート２３を通過する際、各トランスポートパケットＴＰ５〜ＴＰ８に付加されているタイムスタンプ５０が削除される。

なお、以上の説明では、４個のトランスポートパケットＴＰ５〜ＴＰ８の先頭のトランスポートパケットＴＰ５に付加されているタイムスタンプ値ＳＴ（５）から、その前の４個のトランスポートパケットＴＰ１〜ＴＰ４の先頭のトランスポートパケットＴＰ１に付加されているタイムスタンプ値ＳＴ（１）を減算した。その変形例として、４個のトランスポートパケットＴＰ５〜ＴＰ８の先頭のトランスポートパケットＴＰ５に付加されているタイムスタンプ値ＳＴ（５）から、その前の４個のトランスポートパケットＴＰ１〜ＴＰ４の最後尾のトランスポートパケットＴＰ４に付加されているタイムスタンプ値ＳＴ（１）を減算しても良い。

図１１を参照して、トランスポートパケットＴＰ５は、トランスポートパケットＴＰ４から遅延してクロック生成回路５に入力されている。遅延量は、トランスポートパケットＴＰ１，ＴＰ５の先頭同士の比較で、トランスポートパケットＴＰの６個分に相当する時間ＷＴ３である。これは、エンコーダ６において、トランスポートパケットＴＰ１とトランスポートパケットＴＰ５との間に存在していた２個のヌルパケットが削除されたことに起因する。

第２の変形例に係るクロック回路２によれば、タイミング調整回路４は、トランスポートパケットＴＰ２〜ＴＰ４を、トランスポートパケットＴＰ１に連続してクロック生成回路５に入力する。つまり、トランスポートパケットＴＰ２〜ＴＰ４に関しては、それぞれの直前のトランスポートパケットＴＰ１〜ＴＰ３との間で差分値ＳＷ（２）〜ＳＷ（４）を求める処理が行われない。同様に、タイミング調整回路４は、トランスポートパケットＴＰ６〜ＴＰ８を、トランスポートパケットＴＰ５に連続してクロック生成回路５に入力する。つまり、トランスポートパケットＴＰ６〜ＴＰ８に関しては、それぞれの直前のトランスポートパケットＴＰ５〜ＴＰ７との間で差分値ＳＷ（６）〜ＳＷ（８）を求める処理が行われない。これにより、上記実施の形態のように全てのトランスポートパケットＴＰ（Ｎ）に関して差分値ＳＷ（Ｎ）を求める処理が行われる場合と比較して、処理の負荷を軽減することが可能となる。

＜第３の変形例＞
第３の変形例に係るタイミング調整回路４の構成は、図１０に示した構成と同様である。上記第２の変形例では、トランスポートパケットＴＰ２〜ＴＰ４は、トランスポートパケットＰＴ１に連続してクロック生成回路５に入力された。第３の変形例では、トランスポートパケットＴＰ２〜ＴＰ４の中に、ＰＣＲ５１を含むトランスポートパケットＴＰが存在している場合の対応について説明する。以下の説明では、トランスポートパケットＴＰ３にＰＣＲ５１が含まれているものとする。

図１２は、ゲート２３から出力されるトランスポートストリームＳ２を示すタイミングチャートである。上記第２の変形例と同様に、トランスポートパケットＴＰ１〜ＴＰ１０は、バッファ２１からこの順に連続して読み出されて、ゲート２３に入力される。

検出部７０がトランスポートパケットＴＰ１を検出すると、抽出部２４は、検出部７０から入力された制御信号Ｓ７０に基づき、トランスポートパケットＴＰ１に付加されているタイムスタンプ５０の値（タイムスタンプ値ＳＴ（１））を抽出する。そして、抽出部２４は、そのタイムスタンプ値ＳＴ（１）をレジスタ２５に格納する。その後に検出部７０がトランスポートパケットＴＰ２を検出しても、検出部７０から抽出部２４に制御信号Ｓ７０が入力されず、抽出部２４は、タイムスタンプ値ＳＴ（２）の抽出を行わない。

次に、検出部７０が、ＰＣＲ５１を含むトランスポートパケットＴＰ３を検出すると、抽出部２４は、検出部７０から入力された制御信号Ｓ７０に基づき、トランスポートパケットＴＰ３に付加されているタイムスタンプ５０の値（タイムスタンプ値ＳＴ（３））を抽出する。そして、抽出部２４は、そのタイムスタンプ値ＳＴ（３）をレジスタ２５に格納するとともに、演算部２６に入力する。また、演算部２６は、検出部７０から入力された制御信号Ｓ７０に基づき、レジスタ２５に格納されているタイムスタンプ値ＳＴ（１）を読み出す。そして、演算部２６は、タイムスタンプ値ＳＴ（３）からタイムスタンプ値ＳＴ（１）を減算することにより、両者の差分値ＳＷ（３）をダウンカウンタ２７に設定する。

ダウンカウンタ２７への差分値ＳＷ（３）の設定が完了すると同時にゲート２３がオープンすることにより、クロック生成回路５へのトランスポートパケットＴＰ１，ＴＰ２の連続入力が開始される。トランスポートパケットＴＰ２がゲート２３の通過を完了すると、検出部７０から入力された制御信号Ｓ７１に基づき、ゲート２３は再びクローズされる。なお、ゲート２３を通過する際、各トランスポートパケットＴＰ１，ＴＰ２に付加されているタイムスタンプ５０が削除されることにより、ＭＰＥＧ２−ＴＴＳからＭＰＥＧ２−ＴＳへの変換が行われる。

ダウンカウンタ２７には、ＶＣＯ３７から出力されたクロックＳ４が入力されている。ダウンカウンタ２７は、クロックＳ４が入力される毎に、ダウンカウンタ２７の設定値を「１」ずつデクリメントする。そして、差分値ＳＷ（３）に対応するダウンカウンタ２７の設定値がゼロになると同時に、ゲート２３をオープンするための制御信号ＳＯをゲート２３に入力する。トランスポートパケットＴＰ４〜ＴＰ６にはＰＣＲ５１が含まれていないため、ゲート２３がオープンすることにより、クロック生成回路５へのトランスポートパケットＴＰ３〜ＴＰ６の連続入力が開始される。トランスポートパケットＴＰ６がゲート２３の通過を完了すると、検出部７０から入力された制御信号Ｓ７１に基づき、ゲート２３は再びクローズされる。なお、上記と同様に、ゲート２３を通過する際、各トランスポートパケットＴＰ３〜ＴＰ６に付加されているタイムスタンプ５０が削除される。

次に、検出部７０がトランスポートパケットＴＰ７を検出すると、抽出部２４は、検出部７０から入力された制御信号Ｓ７０に基づき、トランスポートパケットＴＰ７に付加されているタイムスタンプ５０の値（タイムスタンプ値ＳＴ（７））を抽出する。そして、抽出部２４は、そのタイムスタンプ値ＳＴ（７）をレジスタ２５に格納するとともに、演算部２６に入力する。また、演算部２６は、検出部７０から入力された制御信号Ｓ７０に基づき、レジスタ２５に格納されているタイムスタンプ値ＳＴ（３）を読み出す。そして、演算部２６は、タイムスタンプ値ＳＴ（７）からタイムスタンプ値ＳＴ（３）を減算することにより、両者の差分値ＳＷ（７）をダウンカウンタ２７に設定する。

上記と同様に、ダウンカウンタ２７は、クロックＳ４が入力される毎に、ダウンカウンタ２７の設定値を「１」ずつデクリメントする。そして、差分値ＳＷ（７）に対応するダウンカウンタ２７の設定値がゼロになると同時に、ゲート２３をオープンするための制御信号ＳＯをゲート２３に入力する。トランスポートパケットＴＰ８〜ＴＰ１０にはＰＣＲ５１が含まれていないため、ゲート２３がオープンすることにより、クロック生成回路５へのトランスポートパケットＴＰ７〜ＴＰ１０の連続入力が開始される。トランスポートパケットＴＰ１０がゲート２３の通過を完了すると、ゲート２３は再びクローズされる。なお、上記と同様に、ゲート２３を通過する際、トランスポートパケットＴＰ７〜ＴＰ１０に付加されているタイムスタンプ５０が削除される。

図１２を参照して、トランスポートパケットＴＰ３は、トランスポートパケットＴＰ２から遅延してクロック生成回路５に入力されている。遅延量は、トランスポートパケットＴＰ１，ＴＰ３の先頭同士の比較で、トランスポートパケットＴＰの２個分に相当する時間ＷＴ４である。これは、エンコーダ６において、トランスポートパケットＴＰ１とトランスポートパケットＴＰ３との間に存在していた１個のヌルパケットが削除されたことに起因する。

また、トランスポートパケットＴＰ７は、トランスポートパケットＴＰ６から遅延してクロック生成回路５に入力されている。遅延量は、トランスポートパケットＴＰ３，ＴＰ７の先頭同士の比較で、トランスポートパケットＴＰの５個分に相当する時間ＷＴ５である。これは、エンコーダ６において、トランスポートパケットＴＰ３とトランスポートパケットＴＰ７との間に存在していた１個のヌルパケットが削除されたことに起因する。

第３の変形例に係るクロック回路２によれば、タイミング調整回路４は、例えば、ＰＣＲ５１を含まないトランスポートパケットＴＰ４〜ＴＰ６に関しては、トランスポートパケットＴＰ３に連続してクロック生成回路５に入力する。つまり、トランスポートパケットＴＰ４〜ＴＰ６に関しては、それぞれの直前のトランスポートパケットＴＰ３〜ＴＰ５との間で差分値ＳＷ（４）〜ＳＷ（６）を求める処理が行われない。これにより、上記第２の変形例と同様に、全てのトランスポートパケットＴＰ（Ｎ）に関して差分値ＳＷ（Ｎ）を求める処理が行われる場合と比較して、処理の負荷を軽減することが可能となる。

しかも、第３の変形例に係るクロック回路２によれば、タイミング調整回路４は、ＰＣＲ５１を含むトランスポートパケットＴＰ３に関しては、そのタイムスタンプ値ＳＴ（３）と、レジスタ２５に格納されているタイムスタンプ値ＳＴ（１）との差分値ＳＷ（３）を求める処理を行う。そして、クロック生成回路５へのトランスポートパケットＴＰ１の入力を開始したタイミングから、差分値ＳＷ（３）に応じた時間が経過したタイミングで、クロック生成回路５へのトランスポートパケットＴＰ３の入力を開始する。これにより、ＰＣＲ５１を含むトランスポートパケットＴＰ３に関しては、差分値ＳＷ（３）に応じた適切なタイミングで、クロック生成回路５に入力することができる。その結果、クロック生成回路５においてクロックＳ４の周波数の調整精度が低下する事態を回避することが可能となる。

＜第４の変形例＞
図１３は、第４の変形例に係るクロック生成回路５の構成を示すブロック図である。図３に示した構成に対して、乗算器８０，８１が追加されている。乗算器８０は、ＤＡＣ３４から入力された信号Ｓ３４に対して所望の重み付け係数Ｙを乗算することにより、信号Ｓ８０を出力する。信号Ｓ８０はＬＰＦ３５に入力される。乗算器８１は、ＤＡＣ３８から入力された信号Ｓ３８に対して所望の重み付け係数Ｚを乗算することにより、信号Ｓ８１を出力する。信号Ｓ８１はＬＰＦ３９に入力される。なお、乗算器８０，８１の一方は省略することもできる。

第４の変形例に係るクロック回路２によれば、ＰＣＲ値に関連する信号Ｓ３４と、バッファ２１の記憶量の検出結果に関連する信号Ｓ３８との少なくとも一方に重み付けを行うことにより、ＰＣＲ値及びバッファ２１の記憶量の検出結果がクロックＳ４の周波数の調整に与える影響の度合いを、所望に調整することが可能となる。

なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。

本発明の実施の形態に係る映像処理装置の構成を簡略化して示すブロック図である。タイミング調整回路の構成を示すブロック図である。クロック生成回路の構成を示すブロック図である。映像処理装置が受信するトランスポートストリームの一部を抜き出して示す図である。トランスポートパケットの構造を示す図である。トランスポートパケットの構造を示す図である。ゲートに入力されるトランスポートストリームと、ゲートから出力されるトランスポートストリームとの関係を示すタイミングチャートである。第１の変形例に係るタイミング調整回路の構成を示すブロック図である。ゲートに入力されるトランスポートストリームと、ゲートから出力されるトランスポートストリームとの関係を示すタイミングチャートである。第２の変形例に係るタイミング調整回路の構成を示すブロック図である。ゲートから出力されるトランスポートストリームを示すタイミングチャートである。ゲートから出力されるトランスポートストリームを示すタイミングチャートである。第４の変形例に係るクロック生成回路の構成を示すブロック図である。デコーダの構成の一部を抜き出して示すブロック図である。

符号の説明

１映像処理装置
２クロック回路
３デコード回路
４タイミング調整回路
５クロック生成回路
２１バッファ
２２，７０検出部
２３ゲート
２４抽出部
２５レジスタ
２６演算部
２７ダウンカウンタ
３１ＰＣＲ検出部
３２ＳＴＣカウンタ
３７ＶＣＯ
４０比較部
８０，８１乗算器

Claims

クロックを生成するクロック発生回路を含み、複数のトランスポートパケットのうちの一部のトランスポートパケットに含まれるクロック調整値に基づいて前記クロックの周波数を調整する、クロック生成手段と、
前記複数のトランスポートパケットを前記クロック生成手段に入力するタイミングを調整する、タイミング調整手段と
を備え、
前記タイミング調整手段には、第１の時刻情報が付加された第１のトランスポートパケットと、第２の時刻情報が付加された第２のトランスポートパケットとが、この順に入力され、
前記タイミング調整手段は、
前記第１のトランスポートパケットを第１のタイミングで前記クロック生成手段に入力し、
前記第１の時刻情報と前記第２の時刻情報との第１の差分値を求め、前記クロックに基づいて、前記第１のタイミングから前記第１の差分値に応じた時間が経過した第２のタイミングで、前記第２のトランスポートパケットを前記クロック生成手段に入力する、クロック回路。
前記タイミング調整手段は、
前記複数のトランスポートパケットを一時的に記憶する記憶手段と、
前記記憶手段内における前記複数のトランスポートパケットの記憶量を検出する検出手段と
を有し、
前記クロック生成手段は、前記クロック調整値と、前記検出手段による前記記憶量の検出結果とに基づいて、前記クロックの周波数を調整する、請求項１に記載のクロック回路。
前記クロック生成手段は、前記クロック調整値及び前記記憶量の検出結果の少なくとも一方に対して重み付けを行う、請求項２に記載のクロック回路。
前記タイミング調整手段は、前記第１の差分値が異常値を示す場合には、前記第２のトランスポートパケットを、前記第１のタイミングから所定時間が経過した第３のタイミングで、前記クロック生成手段に入力する、請求項１〜３のいずれか一つに記載のクロック回路。
前記タイミング調整手段には、前記第１のトランスポートパケットと前記第２のトランスポートパケットとの間に、第３の時刻情報が付加された第３のトランスポートパケットが入力され、
前記タイミング調整手段は、前記第３のトランスポートパケットを、前記第１のトランスポートパケットに連続して前記クロック生成手段に入力する、請求項１〜４のいずれか一つに記載のクロック回路。
前記タイミング調整手段には、前記第１のトランスポートパケットと前記第２のトランスポートパケットとの間に、第３の時刻情報が付加された第３のトランスポートパケットが入力され、
前記第３のトランスポートパケットが、前記クロック調整値を含まないトランスポートパケットである場合には、前記タイミング調整手段は、前記第３のトランスポートパケットを、前記第１のトランスポートパケットに連続して前記クロック生成手段に入力し、
前記第３のトランスポートパケットが、前記クロック調整値を含むトランスポートパケットである場合には、前記タイミング調整手段は、前記第１の時刻情報と前記第３の時刻情報との第２の差分値を求め、前記クロックに基づいて、前記第１のタイミングから前記第２の差分値に応じた時間が経過した第４のタイミングで、前記第３のトランスポートパケットを前記クロック生成手段に入力する、請求項１〜４のいずれか一つに記載のクロック回路。
請求項１〜６のいずれか一つに記載のクロック回路と、
前記クロック回路が生成するクロックに基づいて、トランスポートパケットのデコード処理を実行するデコード回路と
を備える、映像処理装置。