JP3520851B2 - データ多重化装置およびデータ多重化方法、並びにデータ伝送装置 - Google Patents

データ多重化装置およびデータ多重化方法、並びにデータ伝送装置

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Description

【発明の詳細な説明】
【０００１】技術分野 この発明は、例えばディジタル衛星放送システム等に適
用して好適なデータ多重化装置およびデータ多重化方
法、並びにデータ伝送装置に関する。
【０００２】背景技術 近年、ディジタル衛星放送システムが普及しつつある。
このシステムにおいては、ビデオ信号およびオーディオ
信号についてＭＰＥＧ規格等によるディジタル圧縮符号
化を行うと共にＭＰＥＧ規格等による多重化を行って得
られたビットストリームを衛星を介して送信し、受信側
ではそのビットストリームを受信し、ビデオデータやオ
ーディオデータを分離した後にデコード処理をしてビデ
オ信号やオーディオ信号を得るようになっている。
【０００２】ビットストリームとしては、例えばＭＰＥ
Ｇ２（Moving Picture Experts Group 2）トランスポー
トストリームが使用される。図１５Ｂは、ＭＰＥＧ２ト
ランスポートストリームを示しており、複数のプログラ
ム、例えば＃１〜＃３のプログラムの１８８バイト固定
長のトランスポートストリーム・パケット（以下、「Ｔ
Ｓパケット」という）が連続したものなっている。各Ｔ
Ｓパケットは、図１５Ａに示すように、４バイトのパケ
ットヘッダと、１８４バイトのアダプテーション・フィ
ールドおよび／またはペイロードとで構成されている。
【０００３】パケットヘッダには、ＴＳパケットの先頭
を検出するための同期バイト、該当パケットの個別スト
リーム（データ列）の属性を示すＰＩＤ（Packet Ident
ificatiOn:パケット識別子）、このパケットでのアダプ
テーション・フィールドの有無およびペイロードの有無
を示すアダプテーションフィールド制御情報等が配され
ている。アダプテーションフィールドには、個別ストリ
ームに関する付加情報やスタッフィングバイト（無効デ
ータバイト）が配される。ペイロードには、例えば図１
５Ｃに示すビデオやオーディオのＰＥＳ（Packetized E
lementary Stream）パケットが再分割されて配されてい
る。
【０００４】入力データを可変レートで扱うことによ
り、画質や伝送効率の向上を図る技術も実用化されてき
ており、データ多重化装置では、統計多重等の技術によ
り、可変レートの複数の入力データの多重を行ってい
る。しかし、入力データを可変レートで扱うことで、制
御の複雑さによる多重遅延の増加やエンコーダ側への過
度な制約といった様々な課題が存在している。
【０００５】図１６は、ビデオ信号Ｖａ，Ｖｂ，Ｖｃに
係る入力データを多重する際の入力レートの総和の変動
例を示している。時刻ｔ１から時刻ｔ２の期間、入力レ
ートの総和は、出力伝送レートＲ１を上回っており、こ
の期間のデータは伝送できないか、またはバッファ内で
遅延された上で伝送されることになる。バッファ内での
遅延を許す場合、伝送レートが固定であるときは、バッ
ファ内のデータ蓄積量は、入力レートの可変度合いによ
り増減することになる。これにより、場合によっては、
多重化する際の遅延時間が非常に大きくなり、受信側で
同期破綻を招き、結果として画像や音声の断続につなが
る。送信側では、このような事態を防止する必要があ
る。
【０００６】また、優先度情報を有する入力データを多
重する場合には、一般的に優先度の高い入力データが優
先的に多重され、その間他の入力データはバッファに蓄
積されることになる。したがって、この場合には、バッ
ファ内におけるデータ蓄積量の変動は、より顕著なもの
となる。
【０００７】この発明の目的は、多重化の際の遅延時間
の増大を回避し、それによる受信側での同期破綻等の不
都合を防止し得るデータ多重化装置等を提供することに
ある。
【０００８】発明の開示 この発明に係るデータ多重化装置は、複数の入力データ
をそれぞれ蓄積する複数個のバッファと、この複数個の
バッファのデータ蓄積量をそれぞれ検出する蓄積量検出
手段と、複数個のバッファのデータ蓄積量に応じて、複
数個のバッファの蓄積データに対しそれぞれデータ量の
削減処理を施して複数の出力データを得る出力データ生
成手段と、複数の出力データを多重して多重化データを
得るデータ多重化手段とを備え、入力データはバイト単
位のパラレルデータであると共に、バッファはシリアル
データバッファであり、入力データをバイト単位のパラ
レルデータよりシリアルデータに変換して上記バッファ
に入力するパラレル／シリアル変換手段と、バッファか
らの読み出しデータをシリアルデータよりバイト単位の
パラレルデータに変換して上記出力データとするシリア
ル／パラレル変換手段をさらに備え、出力データ生成手
段は、バッファのデータ蓄積量に応じて、シリアルデー
タバッファより蓄積データを選択的に読み出すことでデ
ータ量の削減を行うものである。
【０００８】また、この発明に係るデータ多重化方法
は、複数の入力データをそれぞれ複数個のバッファに蓄
積する工程と、複数個のバッファの蓄積量をそれぞれ検
出する工程と、複数個のバッファのデータ蓄積量に応じ
て、複数個のバッファの蓄積データに対しそれぞれデー
タ量の削減処理を施して複数の出力データを得る工程
と、複数の出力データを多重して多重化データを得る工
程とを備え、入力データはバイト単位のパラレルデータ
であると共に、バッファはシリアルデータバッファであ
り、入力データをバイト単位のパラレルデータよりシリ
アルデータに変換してバッファに入力する工程と、バッ
ファからの読み出しデータをシリアルデータよりバイト
単位のパラレルデータに変換して出力データとする工程
とをさらに備え、複数の出力データを得る工程では、バ
ッファのデータ蓄積量に応じて、シリアルデータバッフ
ァより蓄積データを選択的に読み出すことでデータ量の
削減を行うものである。
【０００９】また、この発明に係るデータ伝送装置は、
複数の入力データを多重して多重化データを得るデータ
多重化部と、多重化データを伝送するデータ伝送部とを
有するデータ伝送装置において、データ多重化部は、複
数の入力データをそれぞれ蓄積する複数個のバッファ
と、複数個のバッファのデータ蓄積量をそれぞれ検出す
る蓄積量検出手段と、複数個のバッファのデータ蓄積量
に応じて、複数個のバッファに蓄積されたデータに対し
それぞれデータ量の削減処理を施して複数の出力データ
を得る出力データ生成手段と、複数の出力データを多重
して多重化データを得るデータ多重化手段とを備え、入
力データはバイト単位のパラレルデータであると共に、
バッファはシリアルデータバッファであり、入力データ
をバイト単位のパラレルデータよりシリアルデータに変
換してバッファに入力するパラレル／シリアル変換手段
と、バッファからの読み出しデータをシリアルデータよ
りバイト単位のパラレルデータに変換して上記出力デー
タとするシリアル／パラレル変換手段をさらに備え、出
力データ生成手段は、バッファのデータ蓄積量に応じ
て、シリアルデータバッファより蓄積データを選択的に
読み出すことでデータ量の削減を行うものである。
【００１０】また、この発明に係るデータ多重化装置
は、複数の入力データをそれぞれ蓄積する複数個のバッ
ファと、この複数個のバッファのデータ蓄積量をそれぞ
れ検出する蓄積量検出手段と、複数個のバッファのデー
タ蓄積量に応じて、複数個のバッファの蓄積データに対
しそれぞれデータ量の削減処理を施して複数の出力デー
タを得る出力データ生成手段と、複数の出力データを多
重して多重化データを得るデータ多重化手段とを備え、
入力データは１バイト幅のパラレルデータであると共
に、バッファはパラレルデータバッファであり、入力デ
ータを解析し、複数のデータ削減率に対応して、パラレ
ルデータバッファに蓄積される各バイトのビットデータ
の有効無効を示すデータを生成するデータ解析部と、複
数のデータの削減率に対応して生成された有効無効を示
すデータをそれぞれ蓄積する複数のビットイネーブルバ
ッファとをさらに備え、出力データ生成手段は、バッフ
ァのデータ蓄積量に応じて、複数のビットイネーブルバ
ッファのいずれかを選択し、バッファからの読み出しデ
ータの各バイトのビットデータより、選択されたビット
イネーブルバッファからのデータに基づいて、有効ビッ
トデータのみを取り出して出力データを得るものであ
る。
【００１１】また、この発明に係るデータ多重化方法
は、複数の入力データをそれぞれ複数個のバッファに蓄
積する工程と、複数個のバッファの蓄積量をそれぞれ検
出する工程と、複数個のバッファのデータ蓄積量に応じ
て、複数個のバッファの蓄積データに対しそれぞれデー
タ量の削減処理を施して複数の出力データを得る工程
と、複数の出力データを多重して多重化データを得る工
程とを備え、入力データは１バイト幅のパラレルデータ
であると共に、バッファはパラレルデータバッファであ
り、入力データを解析し、複数のデータ削減率に対応し
て、パラレルデータバッファに蓄積される各バイトのビ
ットデータの有効無効を示すデータを生成する工程と、
複数のデータの削減率に対応して生成された有効無効を
示すデータをそれぞれ複数のビットイネーブルバッファ
に蓄積する工程とをさらに備え、複数の出力データを得
る工程では、バッファのデータ蓄積量に応じて、複数の
ビットイネーブルバッファのいずれかを選択し、バッフ
ァからの読み出しデータの各バイトのビットデータよ
り、選択されたビットイネーブルバッファからのデータ
に基づいて、有効ビットデータのみを取り出して出力デ
ータを得るものである。
【００１２】また、この発明に係るデータ伝送装置は、
複数の入力データを多重して多重化データを得るデータ
多重化部と、上記多重化データを伝送するデータ伝送部
とを有するデータ伝送装置において、データ多重化部
は、複数の入力データをそれぞれ蓄積する複数個のバッ
ファと、この複数個のバッファのデータ蓄積量をそれぞ
れ検出する蓄積量検出手段と、複数個のバッファのデー
タ蓄積量に応じて、複数個のバッファの蓄積データに対
しそれぞれデータ量の削減処理を施して複数の出力デー
タを得る出力データ生成手段と、複数の出力データを多
重して多重化データを得るデータ多重化手段とを備え、
入力データは１バイト幅のパラレルデータであると共
に、バッファはパラレルデータバッファであり、入力デ
ータを解析し、複数のデータ削減率に対応して、パラレ
ルデータバッファに蓄積される各バイトのビットデータ
の有効無効を示すデータを生成するデータ解析部と、複
数のデータの削減率に対応して生成された有効無効を示
すデータをそれぞれ蓄積する複数のビットイネーブルバ
ッファとをさらに備え、出力データ生成手段は、バッフ
ァのデータ蓄積量に応じて、複数のビットイネーブルバ
ッファのいずれかを選択し、バッファからの読み出しデ
ータの各バイトのビットデータより、選択されたビット
イネーブルバッファからのデータに基づいて、有効ビッ
トデータのみを取り出して出力データを得るものであ
る。
【００１３】この発明において、複数の入力データはそ
れぞれ複数のＦＩＦＯ等で構成されるバッファに供給さ
れて書き込まれ、蓄積されていく。そして、この複数個
のバッファの蓄積データに対し、それぞれデータ蓄積量
に応じてデータ量の削減処理が行われて複数の出力デー
タが得られる。この場合、データ蓄積量が多くなってい
くときは削減量が多くされる。
【００１４】例えば、入力データはバイト単位のパラレ
ルデータでり、バッファはシリアルデータバッファであ
る。入力データはバイト単位のパラレルデータよりシリ
アルデータに変換されてバッファに入力される。また、
バッファからの読み出しデータはシリアルデータよりバ
イト単位のパラレルデータに変換されて出力データとさ
れる。この場合、バッファのデータ蓄積量に応じて、シ
リアルデータバッファより蓄積データが選択的に読み出
されることでデータ量の削減が行われる。
【００１５】また例えば、入力データは１バイト幅のパ
ラレルデータであり、バッファはパラレルデータバッフ
ァである。入力データが解析され、複数のデータ削減率
に対応して、パラレルデータバッファに蓄積される各バ
イトのビットデータの有効無効を示すデータが生成され
る。この有効無効を示すデータはそれぞれ複数のビット
イネーブルバッファに蓄積される。そして、バッファの
データ蓄積量に応じて、複数のビットイネーブルバッフ
ァのいずれかが選択され、バッファからの読み出しデー
タの各バイトのビットデータより、選択されたビットイ
ネーブルバッファからのデータに基づいて、有効ビット
データのみが取り出されることで、データ量の削減が行
われる。
【００１６】上述したようにデータ量の削減処理が行わ
れて得られる複数の出力データが多重されて多重化デー
タが得られる。そして、この多重化データが受信側に伝
送されることとなる。このように、データ蓄積量に応じ
てデータ量の削減処理を行って複数の出力データを得る
ことで、バッファのデータ蓄積量の増加が抑制され、多
重化の際の遅延時間の増大が回避され、受信側での同期
破綻等の不都合が防止される。
【００１７】発明を実施するための最良の形態 図１は、実施の形態１としてのディジタル衛星放送シス
テム１００の構成を示している。この放送システム１０
０は、送信側に、ビデオ信号Ｖａ〜Ｖｃをそれぞれ例え
ばＭＰＥＧ規格で圧縮符号化するビデオ符号化器１１１
Ａ〜１１１Ｃと、このビデオ符号化器１１１Ａ〜１１１
Ｃより出力されるビデオデータ（ビデオのＰＥＳパケッ
ト）ＰＥＳａ〜ＰＥＳｃをそれぞれＴＳパケットにパケ
ット化して多重し、トランスポートストリームＴＳ（図
１５Ｂ参照）を得る多重化装置１１４と、このトランス
ポートストリームＴＳをディジタル変調すると共に、所
定周波数帯にアップコンバートして放送信号を得る送信
装置１１５と、この放送信号を衛星１２０に送信するた
めの送信アンテナ１１６とを有している。
【００１８】なお、ビデオデータＰＥＳａ〜ＰＥＳｃ
は、それぞれバイト単位のパラレルデータである。ま
た、図１５Ｂには図示せずも、実際には、各ＴＳパケッ
ト（１８８バイト）にはそれぞれ１６バイトの誤り訂正
用パリティが付加され、受信側での誤り訂正処理に利用
される。また、多重化装置１１４には、ビデオ符号化器
１１１Ａ〜１１１Ｃで生成されるビデオデータＰＥＳａ
〜ＰＥＳｃを供給する代わりに、例えばディスク装置等
の再生装置で再生されるビデオデータＰＥＳａ〜ＰＥＳ
ｃを供給する構成も考えられる。
【００１９】また、放送システム１００は、受信側に、
衛星１２０より送信されてくる放送信号を受信するため
の受信アンテナ１１７と、この受信アンテナ１１７で受
信された放送信号に対して復調処理やデコード処理等を
行って所定のプログラムのビデオ信号Ｖoを得る受信装
置１１８と、このビデオ信号Ｖoによる画像を表示する
ためのモニタ１１９とを有している。
【００２０】以上の構成において、送信側のビデオ符号
化器１１１Ａ〜１１１Ｃではそれぞれビデオ信号Ｖａ〜
Ｖｃの圧縮符号化が行われてビデオデータＰＥＳａ〜Ｐ
ＥＳｃが形成され、このビデオデータＰＥＳａ〜ＰＥＳ
ｃは多重化装置１１４に供給される。多重化装置１１４
ではビデオデータＰＥＳａ〜ＰＥＳｃがそれぞれＴＳパ
ケットにパケット化され、その後に多重化されてＭＰＥ
Ｇ２のトランスポートストリームＴＳが形成され、この
トランスポートストリームＴＳは送信装置１１５に供給
される。
【００２１】送信装置１１５では、トランスポートスト
リームＴＳに対してディジタル変調処理やアップコンバ
ート処理がされて放送信号が形成される。そして、この
放送信号が送信アンテナ１１６に供給され、この放送信
号が送信アンテナ１１６より衛星１２０に向かって送信
される。
【００２２】また、衛星１２０より送信される放送信号
が受信側の受信アンテナ１１７で受信され、受信された
放送信号は受信装置１１８に供給される。この受信装置
１１８では、受信された放送信号に対して復調処理やデ
コード処理等が行われて所定のプログラムのビデオ信号
Ｖoが得られる。そして、このビデオ信号Ｖoがモニタ１
１９に供給され、このモニタ１１９にはビデオ信号Ｖo
による画像が表示される。
【００２３】図２は、多重化装置１１４の構成を示して
いる。この多重化装置１１４は、ビデオ符号化器１１１
Ａ〜１１１Ｃより出力されるビデオデータＰＥＳａ〜Ｐ
ＥＳｃをそれぞれ入力する入力端子１３０Ａ〜１３０Ｃ
と、ビデオデータＰＥＳａ〜ＰＥＳｃを、それぞれバッ
ファに書き込むと共にそれより読み出し、ＴＳパケット
を構成するデータＰＤａ〜ＰＤｃを順次出力するレート
可変型多重バッファ１３２Ａ〜１３２Ｃとを有してい
る。
【００２４】また、多重化装置１１４は、データＰＤａ
〜ＰＤｃにそれぞれパケットヘッダを付加すると共に誤
り訂正用のパリティを付加してＴＳパケットを形成し、
その後に各ＴＳパケットを多重化してトランスポートス
トリームＴＳを形成する多重化回路１３３と、このトラ
ンスポートストリームＴＳを出力する出力端子１３４
と、レート可変型多重バッファ１３２Ａ〜１３２Ｃおよ
び多重化回路１３３の動作を制御する多重化制御部１３
５と、送信装置１１５より供給される伝送レート情報Ｔ
ＲＩを入力する入力端子１３６とを有している。入力端
子１３６に入力される伝送レート情報ＴＲＩは、多重化
制御部１３５に供給される。
【００２５】図３は、レート可変型多重バッファ１３２
Ａの構成を示している。このレート可変型多重バッファ
１３２Ａは、ビデオデータＰＥＳａが入力される入力端
子１４１と、この入力端子１４１に入力されるビデオデ
ータＰＥＳａをバイト単位のパラレルデータからシリア
ルデータに変換するパラレル／シリアル変換器（以下、
「Ｐ／Ｓ変換器」という）１４２と、このＰ／Ｓ変換器
１４２より出力されるシリアルデータを書き込み、蓄積
するシリアルデータバッファ１４３とを有している。こ
こで、バッファ１４３はデータ蓄積量の検出機能を備え
ており、検出された蓄積量情報ＤＳＩは、多重化制御部
１３５に供給される。
【００２６】また、レート可変型多重バッファ１３２Ａ
は、シリアルデータバッファ１４３より読み出されるシ
リアルデータをバイト単位のパラレルデータに変換して
出力データとしてのデータＰＤａを得るシリアル／パラ
レル変換器（以下、「Ｓ／Ｐ変換器」という）１４４
と、このＳ／Ｐ変換器１４４で得られるデータＰＤａを
出力する出力端子１４５とを有している。
【００２７】また、レート可変型多重バッファ１３２Ａ
は、入力端子１４１に入力されるビデオデータＰＥＳａ
のデータ解析を行うデータ解析部１４６と、多重化制御
部１３５の制御のもと、バッファ１４３のデータ蓄積量
の増加に対応して、バッファ１４３からの蓄積データの
読み出しが選択的に行われるように制御し、バッファ１
４３のデータ蓄積量の増加を抑制するレート可変制御部
１４７とを有している。
【００２８】上述せずも、ビデオデータＰＥＳａはビデ
オのＰＥＳパケットであって、ペイロードに配される画
像データは、８画素×８ラインのブロック単位で離散コ
サイン変換（ＤＣＴ：discrete cosine transform）の
演算をし、得られるＤＣＴ係数を量子化し、その後にジ
グザクスキャン等のスキャンをしてＤＣＴ係数を可変長
符号化したものである。データ解析部１４６では、例え
ばビデオデータＰＥＳａのどの部分が何次のＤＣＴ係数
に係るデータであるかが解析される。そして、このデー
タ解析部１４６よりレート可変制御部１４７にその解析
結果が供給され、レート可変制御部１４７は、その解析
結果を参照し、バッファ１４３からの蓄積データの読み
出し時に、高次のＤＣＴ係数が廃棄されるように制御す
る。この場合、データ蓄積量の増加が大きくなるほど廃
棄するＤＣＴ係数の最低次数が下げされて、データ蓄積
量の増加が抑制される。
【００２９】また、レート可変型多重バッファ１３２Ａ
は、シリアルデータバッファ１４３の蓄積データより開
始同期コードを検出する開始同期コード検出部１４８
と、この開始同期コード検出部１４８の検出出力ＳＣＤ
に基づいて、Ｓ／Ｐ変換器１４４の動作を制御し、Ｓ／
Ｐ変換器１４４より出力されるデータＰＤａを、開始同
期コードの前でバイトデータが完結したものとするバイ
トアライメント部１４９とを有している。
【００３０】周知のように、ＭＰＥＧ２のビデオの符号
化データは、シーケンス層からブロック層までの階層構
成をとっている。そして、スライス層以上には、先頭に
同期開始コードが配されている。ここで、各同期コード
は４バイトで構成され、先頭から３バイトは「００ ０
０ ０１（Ｈ）」となっている。そこで、開始同期コー
ド検出部１４８では、この３バイト部分をパターンマッ
チング等の方法で検出することで、開始同期コードの検
出が行われる。
【００３１】次に、図３に示すレート可変型多重バッフ
ァ１３２Ａの動作を説明する。入力端子１４１に入力さ
れるビデオデータＰＥＳａは、Ｐ／Ｓ変換器１４２でバ
イト単位のパラレルデータからシリアルデータに変換さ
れ、その後にバッファ１４３に供給されて書き込まれ、
蓄積される。
【００３２】また、入力端子１４１に入力されるビデオ
データＰＥＳａはデータ解析部１４６に供給されてデー
タ解析がされる。データ解析部１４６では、例えばビデ
オデータＰＥＳａのどの部分が何次のＤＣＴ係数に係る
データであるかが解析される。この解析結果はレート可
変制御部１４７に供給される。
【００３３】バッファ１４３の蓄積データは、多重化制
御部１３５の制御により読み出される。この場合、バッ
ファ１４３からの蓄積データの読み出しは、他のレート
可変型多重バッファ１３２Ｂ，１３２Ｃにおける蓄積デ
ータの読み出しや伝送レート情報ＴＲＩで示される伝送
レートとの兼ね合いで制限されるが、バッファ１４３の
データ蓄積量が増加していく場合には、レート可変制御
部１４７の制御により、データ解析部１４６の解析結果
が参照されて、蓄積データが選択的に読み出され、デー
タ量の削減が行われる。例えば、高次のＤＣＴ係数を廃
棄することで、データ量の削減が行われる。この場合、
データ蓄積量の増加が大きくなる程廃棄するＤＣＴ係数
の最低次数が下げられる。これにより、バッファ１４３
のデータ蓄積量の増加が抑制され、多重化の際の遅延時
間の増大が回避される。
【００３４】バッファ１４３の読み出しデータは、Ｓ／
Ｐ変換器１４４でシリアルデータからバイト単位のパラ
レルデータに変換されてデータＰＤａが得られ、このデ
ータＰＤａが出力端子１４５に導出される。この場合、
バッファ１４３の蓄積データよりＭＰＥＧ２の符号化コ
ードの開始同期コードが検出され、その検出出力ＳＣＤ
に基づいて、バイトアライメント部１４９によりＳ／Ｐ
変換器１４４の動作が制御される。これにより、Ｓ／Ｐ
変換器１４４より出力されるデータＰＤａは、各開始同
期コードの前でバイトデータが完結したものとされる。
【００３５】図２に戻って、詳細説明は省略するが、レ
ート可変型多重バッファ１３２Ｂ，１３２Ｃも、上述し
たレート可変型多重バッファ１３２Ａと同様に構成さ
れ、同様の動作をし、データＰＤｂ，ＰＤｃを順次出力
する。
【００３６】図２に示す多重化装置１１４の動作を説明
する。入力端子１３０Ａよりレート可変型多重バッファ
１３２ＡにビデオデータＰＥＳａが供給され、このレー
ト可変型多重バッファ１３２ａよりＴＳパケットを構成
するデータＰＤａが順次出力される。また、入力端子１
３０Ｂよりレート可変型多重バッファ１３２Ｂにビデオ
データＰＥＳｂが供給され、このレート可変型多重バッ
ファ１３２ｂよりＴＳパケットを構成するデータＰＤｂ
が順次出力される。さらに、入力端子１３０Ｃよりレー
ト可変型多重バッファ１３２ＣにビデオデータＰＥＳｃ
が供給され、このレート可変型多重バッファ１３２Ｃよ
りＴＳパケットを構成するデータＰＤｃが順次出力され
る。
【００３７】レート可変型多重バッファ１３２Ａ〜１３
２Ｃより出力されるデータＰＤａ〜ＰＤｃは多重化回路
１３３に供給される。この多重化回路１３３では、デー
タＰＤａ〜ＰＤｃにそれぞれパケットヘッダが付加され
ると共に、誤り訂正用のパリティが付加されてＴＳパケ
ットが形成される。また、多重化回路１３３では、デー
タＰＤａ〜ＰＤｃよりそれぞれ形成されたＴＳパケット
が多重化されてトランスポートストリームＴＳが形成さ
れ、このトランスポートストリームＴＳが出力端子１３
４に導出される。
【００３８】以上説明したように、実施の形態１におい
ては、多重化装置１１４のレート可変型多重バッファ１
３２Ａ〜１３２Ｃ（図３参照）において、シリアルデー
タバッファ１４３より、そのデータ蓄積量に応じて、蓄
積データが選択的に読み出されるものである。例えば、
データ蓄積量が増加していく場合には、高次のＤＣＴ係
数が廃棄されて、データ量の削減が行われる。したがっ
て、ビデオデータＰＥＳａ〜ＰＥＳｃが可変レートのも
のであっても、バッファ１４３のデータ蓄積量の増加が
抑制され、多重化の際の遅延時間の増大が回避され、そ
れにより受信側での同期破綻等の不都合を良好に防止で
きる。
【００３９】なお、レート可変型多重バッファ１３２Ａ
〜１３２Ｃは、図３に示す構成とする代わりに、図４に
示す構成とすることも考えられる。図４に示すレート可
変型多重バッファ１３２Ａ′を説明する。
【００４０】このレート可変型多重バッファ１３２Ａ′
は、ビデオデータＰＥＳａが入力される入力端子１５１
と、この入力端子１５１に入力されるビデオデータＰＥ
Ｓａを所定時間だけ遅延させる時間調整用のディレイ部
１５２と、このディレイ部１５２で遅延されたビデオデ
ータＰＥＳａを書き込み、蓄積するパラレルデータバッ
ファ１５３とを有している。ここで、バッファ１５３は
データ蓄積量の検出機能を備えており、蓄積量情報ＤＳ
Ｉは多重化制御部１３５に供給される。
【００４１】また、レート可変型多重バッファ１３２
Ａ′は、入力端子１５１に供給されるビデオデータＰＥ
Ｓａのデータ解析を行って、複数（ｎ）のデータ削減率
に対応して、上述のバッファ１５３に蓄積されるビデオ
データＰＥＳａの各バイトのビットデータの有効無効を
示すビットイネーブルデータＤ１〜Ｄｎを生成すると共
に、ビデオデータＰＥＳａよりパターンマッチング等の
方法で開始同期コードを検出するデータ解析部１５４
と、データＤ１〜Ｄｎをバイト単位で書き込み、蓄積す
る複数個のビットイネーブルバッファ１５５-1〜１５５
-nとを有している。
【００４２】ここで、データＤ１〜Ｄｎは、例えば
「１」が有効を示し、「０」が無効を示すものとされ
る。また、データ解析部１５４では、例えばビデオデー
タＰＥＳａのどの部分が何次のＤＣＴ係数に係るデータ
であるかが解析され、複数のデータ削減率に対応して、
それぞれビデオデータＰＥＳａの所定次数以上のＤＣＴ
係数の部分を無効とするようにデータＤ１〜Ｄｎが生成
される。この場合、データ削減率が高いほど、無効にす
るＤＣＴ係数の最低次数を下げていくこととなる。
【００４３】また、レート可変型多重バッファ１３２
Ａ′は、多重化制御部１３５の制御のもと、データ蓄積
量に対応して、バッファ１５５-1〜１５５-nからそれぞ
れ読み出されるデータＤ１〜Ｄｎのいずれかを選択的に
取り出すイネーブル制御部１５６と、バッファ１５３よ
り読み出されるビデオデータＰＥＳａの各バイトのビッ
トデータより、イネーブル制御部１５６で取り出される
ビットイネーブルデータＤを使用して、無効のビットデ
ータを廃棄するレート変換部１５７とを有している。
【００４４】なお、バッファ１５３からの蓄積データの
読み出しは、多重化制御部１３５の制御により行われ
る。バッファ１５５-1〜１５５-nの書き込み、読み出し
は、バッファ１５３の書き込み、読み出しに対応して行
われる。また、レート変換部１５７において、バッファ
１５３より供給されるビデオデータＰＥＳａの各バイト
のビットデータに対応したビットイネーブルデータＤが
供給されるように、上述したディレイ部１５２の遅延時
間が設定されている。
【００４５】また、レート可変型多重バッファ１３２
Ａ′は、レート変換部１５７の出力データ、つまりビデ
オデータＰＥＳａの各バイトの有効ビットデータを、バ
イト単位のパラレルデータに変換して出力データとして
のデータＰＤａを得るバレルシフタ１５８と、このデー
タＰＤａを出力する出力端子１５９と、データ解析部１
５４からの開始同期コードの検出出力ＳＣＤに基づい
て、バレルシフタ１５８の動作を制御し、このバレルシ
フタ１５８より出力されるデータＰＤａを、開始同期コ
ードの前でバイトデータが完結したものとするバイトア
ライメント部１６０とを有している。
【００４６】上述したように、レート変換部１５７で
は、ビデオデータＰＥＳａの各バイトのビットデータよ
り無効のビットデータが廃棄される。具体的には、レー
ト変換部１５７において、ビデオデータＰＥＳａの各バ
イトデータに対応して、それぞれその有効ビットデータ
がＭＳＢ（most significant bit）側に詰められ、その
他のビットデータは「０」とされたバイトデータＢＹＤ
および有効ビットのデータ長情報Ｎが生成される。バレ
ルシフタ１５８では、レート変換部１５７より供給され
るバイトデータＢＹＤおよびデータ長情報Ｎを使用し
て、バイト単位のパラレルデータが形成される。
【００４７】図５は、レート変換部１５７の構成例を示
している。このレート変換部１５７は、１ビット切換部
１７１〜８ビット切換部１７８と、ＲＯＭテーブル１７
９とから構成されている。ビデオデータＰＥＳａの各バ
イトのビットデータをａ7〜ａ0とし、バイト単位の各ビ
ットイネーブルデータＤのビットデータをｂ7〜ｂ0とす
る。
【００４８】１ビット切換部１７１には、ａ0が入力信
号として供給され、ｂ0が制御信号として供給され、２
ビット切換部１７２〜８ビット切換部１７８には、それ
ぞれ１ビット切換部１７１〜７ビット切換部１７７の出
力信号およびａ1〜ａ7が入力信号として供給され、ｂ1
〜ｂ7が制御信号として供給され、そして８ビット切換
部１７８よりバイトデータＢＹＤ（ｃ7〜ｃ0）が出力さ
れる。また、ＲＯＭテーブル１７９の入力信号としてｂ
7〜ｂ0が供給され、このＲＯＭテーブル１７９よりｂ7
〜ｂ0のうち「１」の個数を示すデータ長情報Ｎが出力
される。
【００４９】図６は、１ビット切換部１７１の構成を示
している。この１ビット切換部１７１は２個の固定端子
ｆ0，ｆ1と１個の可動端子ｇ1とを有する切換スイッチ
である。固定端子ｆ0には「０」が供給され、固定端子
ｆ1には入力信号ａ0が供給され、可動端子ｇ1より出力
信号が導出される。制御信号ｂ0が「１」であるとき、
可動端子ｇ1が固定端子ｆ1に接続され、入力信号ａ0が
そのまま出力信号として導出される。一方、制御信号ｂ
0が「０」であるとき、可動端子ｇ1が固定端子ｆ0に接
続され、「０」が出力信号として導出される。図７は、
１ビット切換部１７１の各信号の関係を示している。
【００５０】図８は、ｎ（ｎ＝２〜８）ビット切換部１
７０の構成を示している。このｎビット切換部１７０は
（ｎ＋１）個の固定端子ｆ0，ｆ1，ｆ2，・・・，ｆn-
1，ｆnと、ｎ個の可動端子ｇ1，ｇ2，・・・，ｇn-1，
ｇnとを有する切換スイッチである。固定端子ｆ0には
「０」が供給され、固定端子ｆ1，ｆ2，・・・，ｆn-
1，ｆnにはそれぞれ入力信号Ｉ1，Ｉ2，・・・，Ｉn-
1，Ｉnが供給され、可動端子ｇ1，ｇ2，・・・，ｇn-
1，ｇnよりそれぞれ出力信号Ｏ1，Ｏ2，・・・，Ｏn-
1，Ｏnが導出される。
【００５１】例えば、２ビット切換部１７２であるとき
は、３個の固定端子ｆ0，ｆ1，ｆ2と、２個の可動端子
ｇ1，ｇ2とを有する切換スイッチである。そして、固定
端子ｆ0には「０」が供給され、さらに固定端子ｆ1には
１ビット切換部１７１の出力信号が入力信号Ｉ1として
供給され、ａ1が入力信号Ｉ2として供給され、可動端子
ｇ1，ｇ2より出力信号Ｏ1，Ｏ2が導出される。
【００５２】また例えば、８ビット切換部１７８である
ときは、９個の固定端子ｆ0，ｆ1，ｆ2，・・・，ｆ8
と、８個の可動端子ｇ1，ｇ2，・・・，ｇ8とを有する
切換スイッチである。そして、固定端子ｆ0には「０」
が供給され、さらに固定端子ｆ1，ｆ2，・・・，ｆ7に
は、７ビット切換部１７１の出力信号Ｏ1，Ｏ2，・・
・，Ｏ7がそれぞれ入力信号Ｉ1，Ｉ2，・・・，Ｉ7とし
て供給され、ａ7が入力信号Ｉ8として供給され、可動端
子ｇ1，ｇ2，・・・，ｇ8よりそれぞれバイトデータＢ
ＹＤ［ｃ0〜ｃ7］を構成する出力信号Ｏ1，Ｏ2，・・
・，Ｏ8が導出される。
【００５３】制御信号が「１」であるとき、可動端子ｇ
1，ｇ2，・・・，ｇn-1，ｇnがそれぞれ固定端子ｆ1，
ｆ2，・・・，ｆn-1，ｆnに接続され、入力信号Ｉ1，Ｉ
2，・・・，Ｉn-1，Ｉnがそのまま出力信号Ｏ1，Ｏ2，
・・・，Ｏn-1，Ｏnとして導出される。一方、制御信号
が「０」であるとき、可動端子ｇ1，ｇ2，・・・，ｇn-
1，ｇnがそれぞれ固定端子ｆ0，ｆ1，・・・，ｆn-2，
ｆn-1に接続され、「０」が出力信号Ｏ1として導出され
ると共に、入力信号Ｉ1，・・・，Ｉn-2，Ｉn-1がそれ
ぞれ出力信号Ｏ2，・・・，Ｏn-1，Ｏnとして導出され
る。図９はｎビット切換部１７０の各信号の関係を示し
ている。ただし、Ｉ0＝「０」とする。
【００５４】図１０は、レート変換部１５７のバイトデ
ータＢＹＤを得る動作例を示している。この例は、ビデ
オデータＰＥＳａのビットデータ［ａ7〜ａ0］が［１０
１１０１１１］で、ビットイネーブルデータＤのビット
データ［ｂ7〜ｂ0］が［００１０１１１０］である場合
の例である。この場合、バイトデータＢＹＤ［ｃ7〜ｃ
0］として［１０１１０００］が生成される。これは、
ビットデータ［ａ7〜ａ0］の有効ビットデータがＭＳＢ
側に詰められ、その他のビットデータが「０」とされた
ものである。なお、この例の場合、ＲＯＭテーブル１７
９より出力されるデータ長情報Ｎは、４を示すものとな
る。
【００５５】図１１は、イネーブル制御部１５６で選択
されているビットイネーブルバッファとパラレルデータ
バッファ１５３の内部にそれぞれ蓄積されているデータ
と、レート変換部１５７の出力データと、バレルシフタ
１５８の出力データの一例を示している。
【００５６】次に、図４に示すレート可変型多重バッフ
ァ１３２Ａ′の動作を説明する。入力端子１５１に入力
されるビデオデータＰＥＳａは、ディレイ部１５２を介
してパラレルデータバッファ１５３に供給されてバイト
単位で書き込まれ、蓄積される。また、入力端子１５１
に入力されるビデオデータＰＥＳａはデータ解析部１５
４に供給されてデータ解析がされる。そして、このデー
タ解析部１５４では、複数（ｎ）のデータ削減率に対応
して、上述のバッファ１５３に蓄積されるビデオデータ
ＰＥＳａの各バイトのビットデータの有効無効を示すビ
ットイネーブルデータＤ１〜Ｄｎが生成される。
【００５７】データ解析部１５４では、例えばビデオデ
ータＰＥＳａのどの部分が何次のＤＣＴ係数に係るデー
タであるかが解析され、複数のデータ削減率に対応し
て、それぞれビデオデータＰＥＳａの所定次数以上のＤ
ＣＴ係数の部分を無効とするようにデータＤ１〜Ｄｎが
生成される。このビットイネーブルデータＤ１〜Ｄｎ
は、それぞれビットイネーブルバッファ１５５-1〜１５
５-nに供給されてバイト単位で書き込まれ、蓄積され
る。
【００５８】バッファ１５３の蓄積データおよびバッフ
ァ１５５-1〜１５５-nのビットイネーブルデータは、多
重化制御部１３５の制御により、同期して読み出され
る。そして、バッファ１５５-1〜１５５-nからそれぞれ
読み出されるデータＤ１〜Ｄｎのいずれかがイネーブル
制御部１５６で選択的に取り出されてレート変換部１５
７に供給される。
【００５９】レート変換部１５７では、イネーブル制御
部１５６で取り出されるビットイネーブルデータＤを使
用して、バッファ１５３より読み出されるビデオデータ
ＰＥＳａの各バイトのビットデータより無効のビットデ
ータが廃棄される。すなわち、レート変換部１５７で
は、ビデオデータＰＥＳａの各バイトデータに対応し
て、それぞれの有効ビットデータがＭＢＳ側に詰めら
れ、その他のビットデータは「０」とされたバイトデー
タＢＹＤおよび有効ビットのデータ長情報Ｎが生成され
る。
【００６０】レート変換部１５７で生成されるバイトデ
ータＢＹＤおよび有効ビットのデータ長情報Ｎはバレル
シフタ１５８に供給される。このバレルシフタ１５８で
は、バイトデータＢＹＤおよびデータ長情報Ｎに基づい
て、ビデオデータＰＥＳａの各バイトの有効ビットデー
タがバイト単位のパラレルデータに変換され、出力デー
タとしてのデータＰＤａが得られる。そして、このデー
タＰＤａが出力端子１５９に導出される。
【００６１】ここで、ビデオデータＰＥＳａよりデータ
解析部１５４でＭＰＥＧ２の符号化コードの開始同期コ
ードが検出され、その検出出力ＳＣＤに基づいて、バイ
トアライメント部１６０によりバレルシフタ１５８の動
作が制御される。これにより、バレルシフタ１５８より
出力されるデータＰＤａは、各開始同期コードの前でバ
イトデータが完結したものとされる。
【００６２】上述せずも、バッファ１５３からの蓄積デ
ータの読み出しは、他のレート可変型多重バッファにお
ける蓄積データの読み出しや、伝送レート情報ＴＲＩで
示される伝送レートとの兼ね合いで制限されるが、バッ
ファ１５３のデータ蓄積量が増加していく場合には、多
重化制御部１３５の制御により、イネーブル制御部１５
６でデータ削減率がより高くなるビットイネーブルデー
タが選択され、データ量の削減が行われる。この場合、
データ蓄積量の増加が大きい程、データ削減率の高いビ
ットイネーブルデータが選択される。これにより、バッ
ファ１５３のデータ蓄積量の増加が抑制され、多重化の
際の遅延時間の増大が回避される。
【００６３】このように、図４に示すレート可変型多重
バッファ１３２Ａ′においては、パラレルデータバッフ
ァ１５３の蓄積量に応じて、イネーブル制御部１５６で
所定のデータ削減率のビットイネーブルデータが選択さ
れ、レート変換部１５７で選択的にビットデータが廃棄
されるものである。例えば、データ蓄積量が増加してい
く場合には、高次のＤＣＴ係数が廃棄されて、データ量
の削減が行われる。したがって、ビデオデータＰＥＳａ
が可変レートのものであっても、バッファ１５３のデー
タ蓄積量の増加が抑制され、多重化の際の遅延時間の増
大が回避され、それによる受信側での同期破綻等の不都
合を良好に防止できる。また、図３に示すレート可変型
多重バッファ１３２Ａに比べて、Ｐ／Ｓ変換器、Ｓ／Ｐ
変換器が不要となり、ハードウェア規模を小さくでき
る。
【００６４】次に、この発明の実施の形態２について説
明する。図１２は、実施の形態２としての多重化装置１
１４Ａの構成を示している。この図１２において、図２
と対応する部分には同一符号を付し、その詳細説明は省
略する。
【００６５】この多重化装置１１４Ａは、ビデオ符号化
器１１１Ａ〜１１１Ｃより出力される優先度情報ＰＲａ
〜ＰＲｃをそれぞれ入力する入力端子１３６Ａ〜１３６
Ｃを有している。そして、入力端子１３６Ａ〜１３６Ｃ
に入力される優先度情報ＰＲａ〜ＰＲｃが多重化制御部
１３５に供給される。
【００６６】多重化制御部１３５は、各レート可変型多
重バッファ１３２Ａ〜１３２Ｃ内のデータバッファのデ
ータ蓄積量の増加だけでなく、優先度情報ＰＲａ〜ＰＲ
ｃに基づいて、各レート可変型多重バッファ１３２Ａ〜
１３２Ｃにおけるデータ削減量を制御し、多重化回路１
３３より出力されるトランスポートストリームＴＳの出
力レート（以下、単に、「出力レート」という）が、伝
送レート情報ＴＲＩで示される伝送レートに適合するよ
うに制御する。
【００６７】図１２に示す多重化装置１１４Ａのその他
は図２に示す多重化装置１１４と同様に構成され、同様
の動作をする。なお、多重化装置１１４Ａは優先度情報
ＰＲａ〜ＰＲｃがビデオデータＰＥＳａ〜ＰＥＳｃとは
別個に入力されるものであるが、優先度情報ＰＲａ〜Ｐ
Ｒｃが含まれるビデオデータＰＥＳａ〜ＰＥＳｃが入力
されるものであってもよい。その場合、ビデオデータＰ
ＥＳａ〜ＰＥＳｃより優先度情報ＰＲａ〜ＰＲｃを分離
する分離部が必要となる。
【００６８】図１３は、図１２に示す多重化装置１１４
Ａの動作例を示している。この例では、ビデオデータＰ
ＥＳａ〜ＰＥＳｃのレートを同一固定レートとし、レー
トの総和と初期伝送レートをＲ１とし、他のデータや冗
長データは一切多重しないものとする。そして、ビデオ
データＰＥＳａ〜ＰＥＳｃの優先度は、ＰＥＳａ＞ＰＥ
Ｓｂ＞ＰＥＳｃの順とし、ビデオデータＰＥＳａの優先
順位が最も高いものとする。
【００６９】ここで、時刻ｔ１において、Ｒ１からＲ２
への伝送レートの変更が多重化装置１１４Ａに対してな
された場合、多重化装置１１４Ａは優先度情報ＰＲａ〜
ＰＲｃに応じて各ビデオデータＰＥＳａ〜ＰＥＳｃのデ
ータ量を削減し、出力レートを変更する。そして、その
出力レートが伝送レートＲ２に適合するように制御を行
い、時刻ｔ２において出力レートをＲ２に整合させる。
この例では、優先度の最も低いビデオデータＰＥＳｃの
データ量を最も多く削減している。これにより優先度の
高いビデオデータＰＥＳａの品質の劣化が防止される。
【００７０】ここで、レート変更に要する時間をΔｔ
（＝ｔ２−ｔ１）とすると、例えばレート変更を各符号
化器にフィードバックする手法を用いたとき、一般に符
号化器側のバッファに蓄積されているデータを送出し終
わるまでは、ビデオ符号化器はレート変更に対応できな
い。ＭＰＥＧ２の可変レート符号化器であってもレート
変更にはスライス層単位（ＮＴＳＣ方式で約１．１ｍ
ｓ）以上の時間を要する。このような制御の遅延は、多
重化装置における入出力レートの差異により余剰データ
を発生させる。
【００７１】一般に、余剰データはバッファに蓄積され
ることで一見吸収されているように見えるが、データそ
のものの遅延量の増加という形で現れる。この遅延量の
増加が、受信側での同期破綻を引き起こす要因となる。
図１２に示す多重化装置１１４Ａにおいて、時間Δｔで
はリアルタイムに各レート可変型多重バッファ１３２Ａ
〜１３２Ｃ内でデータ量を削減してレート変更を行うた
め、データそのものの遅延時間は処理クロック単位（１
μｓ以下）程度の微小時間となる。したがって、各レー
ト可変型多重バッファ１３２Ａ〜１３２Ｃ内におけるデ
ータ遅延による問題は一切発生しない。
【００７２】次に、この発明の実施の形態３について説
明する。図１４は、実施の形態３としての多重化装置１
１４Ｂの構成を示している。この図１４において、図１
２と対応する部分には同一符号を付し、その詳細説明は
省略する。この多重化装置１１４Ｂは、単体の機能とし
てレート変換を行うことができるが、さらに各符号化器
にフィードバックする手段を備えたものである。
【００７３】この多重化装置１１４Ｂは、多重化制御部
１３５より出力されるレート制御信号ＲＣＳａ〜ＲＣＳ
ｃを出力する出力端子１３７Ａ〜１３７Ｃを有してい
る。そして、出力端子１３７Ａ〜１３７Ｃに出力される
レート制御信号ＲＣＳａ〜ＲＣＳｃは、それぞれビデオ
符号化器１１１Ａ〜１１１Ｃに供給される。
【００７４】この場合、ビデオ符号化器１１１Ａ〜１１
１Ｃがレート変更を完了するまで、データ遅延増加防止
のために、多重化装置１１４Ｂの各レート可変型多重バ
ッファ１３２Ａ〜１３２Ｃ内でデータ量を削減してレー
ト変更を行う。勿論、ビデオ符号化器１１１Ａ〜１１１
Ｃ側でのレート変更が完了すれば、完了した時点で多重
化装置１１４Ｂに供給されるビデオデータＰＥＳａ〜Ｐ
ＥＳｃの入力レートの総和と伝送レートの整合性がとれ
るので、多重化装置１１４Ｂにおけるレート変更は行わ
れなくなる。
【００７５】この発明によれば、複数個のバッファの蓄
積データに対し、それぞれデータ蓄積量に応じてデータ
量の削減処理を施して複数の出力データを得ると共に、
この複数の出力データを多重して多重化データを得るも
のである。したがって、多重化の際の遅延時間の増大を
回避でき、それによる受信側での同期破綻等の不都合を
防止できる。
【００７６】産業上の利用可能性 以上のように、この発明に係るデータ多重化装置等は、
複数個のバッファの蓄積データに対しそれぞれデータ蓄
積量に応じてデータ量の削減処理を施して複数の出力デ
ータを得ると共に、この複数の出力データを多重して多
重化データを得るものであり、ビデオ信号やオーディオ
信号についてＭＰＥＧ規格等によるディジタル圧縮符号
化を行うと共にＭＰＥＧ規格等による多重化を行って得
られたビットストリームを衛星を介して送信するディジ
タル衛星放送システム等に適用して好適である。
フロントページの続き (56)参考文献 特開 平４−94237（ＪＰ，Ａ) 特開 平６−350983（ＪＰ，Ａ) 特開 平８−98160（ＪＰ，Ａ) 特開 平３−22780（ＪＰ，Ａ) 特開 平５−235985（ＪＰ，Ａ) 特開 平11−127082（ＪＰ，Ａ) 特開 平11−340938（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 H04L 12/56 H04N 7/30

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の入力データをそれぞれ蓄積する複
    数個のバッファと、 上記複数個のバッファのデータ蓄積量をそれぞれ検出す
    る蓄積量検出手段と、 上記複数個のバッファのデータ蓄積量に応じて、上記複
    数個のバッファの蓄積データに対しそれぞれデータ量の
    削減処理を施して複数の出力データを得る出力データ生
    成手段と、 上記複数の出力データを多重して多重化データを得るデ
    ータ多重化手段とを備え、 上記入力データはバイト単位のパラレルデータであると
    共に、上記バッファはシリアルデータバッファであり、 上記入力データをバイト単位のパラレルデータよりシリ
    アルデータに変換して上記バッファに入力するパラレル
    ／シリアル変換手段と、 上記バッファからの読み出しデータをシリアルデータよ
    りバイト単位のパラレルデータに変換して上記出力デー
    タとするシリアル／パラレル変換手段をさらに備え、 上記出力データ生成手段は、上記バッファのデータ蓄積
    量に応じて、上記シリアルデータバッファより蓄積デー
    タを選択的に読み出すことで上記データ量の削減を行う ことを特徴とするデータ多重化装置。
  2. 【請求項２】 上記入力データは符号化データであり、 上記符号化データより開始同期コードを検出する開始同
    期コード検出手段と、 上記開始同期コード検出手段の検出出力に基づいて、上
    記シリアル／パラレル変換手段を制御し、上記出力デー
    タを、上記開始同期コードの前でバイトデータが完結し
    たものとするバイトアライメント手段とをさらに備える ことを特徴とする請求項１に記載のデータ多重化装置。
  3. 【請求項３】 複数の入力データをそれぞれ蓄積する複
    数個のバッファと、 上記複数個のバッファのデータ蓄積量をそれぞれ検出す
    る蓄積量検出手段と、 上記複数個のバッファのデータ蓄積量に応じて、上記複
    数個のバッファの蓄積データに対しそれぞれデータ量の
    削減処理を施して複数の出力データを得る出力データ生
    成手段と、 上記複数の出力データを多重して多重化データを得るデ
    ータ多重化手段とを備え、 上記入力データは１バイト幅のパラレルデータであると
    共に、上記バッファはパラレルデータバッファであり、 上記入力データを解析し、複数のデータ削減率に対応し
    て、上記パラレルデータバッファに蓄積される各バイト
    のビットデータの有効無効を示すデータを生成するデー
    タ解析部と、 上記複数のデータの削減率に対応して生成された上記有
    効無効を示すデータをそれぞれ蓄積する複数のビットイ
    ネーブルバッファとをさらに備え、 上記出力データ生成手段は、上記バッファのデータ蓄積
    量に応じて、上記複数のビットイネーブルバッファのい
    ずれかを選択し、上記バッファからの読み出しデータの
    各バイトのビットデータより、上記選択されたビットイ
    ネーブルバッファからのデータに基づいて、有効ビット
    データのみを取り出して上記出力データを得る ことを特徴とするデータ多重化装置。
  4. 【請求項４】 上記入力データは符号化データであり、 上記符号化データより開始コードを検出する開始コード
    検出手段と、 上記開始コード検出手段の検出出力に基づいて、上記出
    力データを、上記開始コードの前でバイトデータが完結
    したものとするバイトアライメント手段とをさらに備え
    る ことを特徴とする請求項３に記載のデータ多重化装置。
  5. 【請求項５】 複数の入力データをそれぞれ複数個のバ
    ッファに蓄積する工程と、 上記複数個のバッファの蓄積量をそれぞれ検出する工程
    と、 上記複数個のバッファのデータ蓄積量に応じて、上記複
    数個のバッファの蓄積データに対しそれぞれデータ量の
    削減処理を施して複数の出力データを得る工程と、 上記複数の出力データを多重して多重化データを得る工
    程とを備え、 上記入力データはバイト単位のパラレルデータであると
    共に、上記バッファはシリアルデータバッファであり、 上記入力データをバイト単位のパラレルデータよりシリ
    アルデータに変換して上記バッファに入力する工程と、 上記バッファからの読み出しデータをシリアルデータよ
    りバイト単位のパラレルデータに変換して上記出力デー
    タとする工程とをさらに備え、 上記複数の出力データを得る工程では、上記バッファの
    データ蓄積量に応じて、上記シリアルデータバッファよ
    り蓄積データを選択的に読み出すことで上記データ量の
    削減を行う ことを特徴とするデータ多重化方法。
  6. 【請求項６】 上記入力データは符号化データであり、 上記符号化データより開始同期コードを検出する工程
    と、 上記検出された開始同期コードに基づいて、上記出力デ
    ータを、当該開始同期コードの前でバイトデータが完結
    したものとする工程とをさらに備える ことを特徴とする請求項５に記載のデータ多重化方法。
  7. 【請求項７】 複数の入力データをそれぞれ複数個のバ
    ッファに蓄積する工程と、 上記複数個のバッファの蓄積量をそれぞれ検出する工程
    と、 上記複数個のバッファのデータ蓄積量に応じて、上記複
    数個のバッファの蓄積データに対しそれぞれデータ量の
    削減処理を施して複数の出力データを得る工程と、 上記複数の出力データを多重して多重化データを得る工
    程とを備え、 上記入力データは１バイト幅のパラレルデータであると
    共に、上記バッファはパラレルデータバッファであり、 上記入力データを解析し、複数のデータ削減率に対応し
    て、上記パラレルデータバッファに蓄積される各バイト
    のビットデータの有効無効を示すデータを生成する工程
    と、 上記複数のデータの削減率に対応して生成された上記有
    効無効を示すデータをそれぞれ複数のビットイネーブル
    バッファに蓄積する工程とをさらに備え、 上記複数の出力データを得る工程では、上記バッファの
    データ蓄積量に応じて、上記複数のビットイネーブルバ
    ッファのいずれかを選択し、上記バッファからの読み出
    しデータの各バイトのビットデータより、上記選択され
    たビットイネーブルバッファからのデータに基づいて、
    有効ビットデータのみを取り出して上記出力データを得
    る ことを特徴とするデータ多重化方法。
  8. 【請求項８】 上記入力データは符号化データであり、 上記符号化データより開始コードを検出する工程と、 上記検出された開始コードに基づいて、上記出力データ
    を、上記開始コードの前でバイトデータが完結したもの
    とする工程とをさらに備える ことを特徴とする請求項７に記載のデータ多重化方法。
  9. 【請求項９】 複数の入力データを多重して多重化デー
    タを得るデータ多重化部と、上記多重化データを伝送す
    るデータ伝送部とを有するデータ伝送装置において、 上記データ多重化部は、 複数の入力データをそれぞれ蓄積する複数個のバッファ
    と、 上記複数個のバッファのデータ蓄積量をそれぞれ検出す
    る蓄積量検出手段と、 上記複数個のバッファのデータ蓄積量に応じて、上記複
    数個のバッファの蓄積データに対しそれぞれデータ量の
    削減処理を施して複数の出力データを得る出力データ生
    成手段と、 上記複数の出力データを多重して多重化データを得るデ
    ータ多重化手段とを備え、 上記入力データはバイト単位のパラレルデータであると
    共に、上記バッファはシリアルデータバッファであり、 上記入力データをバイト単位のパラレルデータよりシリ
    アルデータに変換して上記バッファに入力するパラレル
    ／シリアル変換手段と、 上記バッファからの読み出しデータをシリアルデータよ
    りバイト単位のパラレルデータに変換して上記出力デー
    タとするシリアル／パラレル変換手段をさらに備え、 上記出力データ生成手段は、上記バッファのデータ蓄積
    量に応じて、上記シリアルデータバッファより蓄積デー
    タを選択的に読み出すことで上記データ量の削減を行う ことを特徴とするデータ伝送装置。
  10. 【請求項１０】 複数の入力データを多重して多重化デ
    ータを得るデータ多重化部と、上記多重化データを伝送
    するデータ伝送部とを有するデータ伝送装置において、 上記データ多重化部は、 複数の入力データをそれぞれ蓄積する複数個のバッファ
    と、 上記複数個のバッファのデータ蓄積量をそれぞれ検出す
    る蓄積量検出手段と、 上記複数個のバッファのデータ蓄積量に応じて、上記複
    数個のバッファの蓄積データに対しそれぞれデータ量の
    削減処理を施して複数の出力データを得る出力データ生
    成手段と、 上記複数の出力データを多重して多重化データを得るデ
    ータ多重化手段とを備え、 上記入力データは１バイト幅のパラレルデータであると
    共に、上記バッファはパラレルデータバッファであり、 上記入力データを解析し、複数のデータ削減率に対応し
    て、上記パラレルデータバッファに蓄積される各バイト
    のビットデータの有効無効を示すデータを生成するデー
    タ解析部と、 上記複数のデータの削減率に対応して生成された上記有
    効無効を示すデータをそれぞれ蓄積する複数のビットイ
    ネーブルバッファとをさらに備え、 上記出力データ生成手段は、上記バッファのデータ蓄積
    量に応じて、上記複数のビットイネーブルバッファのい
    ずれかを選択し、上記バッファからの読み出しデータの
    各バイトのビットデータより、上記選択されたビットイ
    ネーブルバッファからのデータに基づいて、有効ビット
    データのみを取り出して上記出力データを得る ことを特徴とするデータ伝送装置。
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