JP4886757B2 - クロック回路及び映像処理装置 - Google Patents

Description

本発明は、クロック回路及び、それを備えた映像処理装置に関する。

ＭＰＥＧ（Moving Picture Experts Group）２−ＴＳ（Transport Stream）を用いた通信プロトコルにおいて、送信側のエンコーダは、所定間隔のトランスポートパケット毎に、ＰＣＲ（Program Clock Reference）を付加する。受信側のデコーダは、トランスポートパケット内に含まれるＰＣＲを検出し、検出したＰＣＲに基づいて、エンコーダのクロックを再生する。また、ＭＰＥＧ２−ＴＳにおいては、通信速度の調整のために、無意味なトランスポートパケット（ヌルパケット）が、トランスポートストリーム内に含まれている。エンコーダでは、ヌルパケットを含むトランスポートストリームに対して、ＰＣＲを付加する。

ＩＰ（Internet Protocol）ネットワークを経由した通信、例えばＩＰ放送又はＶＯＤ（Video On Demand）サービス等においては、通信データ量の削減のために、ヌルパケットを削除した後にトランスポートストリームを送信することが望ましい。この場合には、ＰＣＲを含むトランスポートパケットの位置が、ヌルパケットの削除の前後で異なる。そのため、デコーダが受信するトランスポートストリームにおいても、ＰＣＲを含むトランスポートパケットの位置が、本来の位置（ヌルパケットが削除される前のトランスポートストリーム内における位置）とは異なっている。従って、デコーダは、検出したＰＣＲのみによっては、エンコーダのクロックを正確に再生することができない。

下記特許文献１，２には、ＭＰＥＧ２−ＴＳの各トランスポートパケットにタイムスタンプを付加することにより、ＭＰＥＧ２−ＴＳをＭＰＥＧ２−ＴＴＳ（Time-stamped Transport Stream）に変換する技術が開示されている。エンコーダにおいてヌルパケットが削除された場合であっても、デコーダは、タイムスタンプに基づいて、ＰＣＲを含むトランスポートパケットの本来の位置を復元することができる。従って、デコーダは、本来の位置に復元されたトランスポートパケット内に含まれるＰＣＲに基づいて、エンコーダのクロックを再生することが可能となる。

図１７は、ＭＰＥＧ２−ＴＴＳを扱うデコーダの構成の一部を抜き出して示すブロック図である。ＴＴＳデコーダ３３０は、クロック発生部３３４が発生する基準クロックに基づいて動作し、各ＴＴＳパケットに付加されているタイムスタンプに従って、ＴＴＳパケットバッファ３３２からＴＴＳパケットを読み出して、ＴＳパケットとしてＭＰＥＧデコーダ３４０に入力する。

また、ＴＴＳデコーダ３３０は、以下のようにして基準クロックの周波数を調整する機能を有している。ＴＴＳパケットバッファ３３２には、その容量の半分程度のＴＴＳパケットが貯められる（つまり占有量が１／２程度）。ＴＴＳデコーダ３３０は、ＴＴＳパケットバッファ３３２の占有量を監視し、その占有量が規定範囲を上回る場合には、基準クロックの周波数を上げる。これにより、ＴＴＳパケットバッファ３３２からＴＴＳパケットが読み出されるペースが早くなる。一方、その占有量が規定範囲を下回る場合には、基準クロックの周波数を下げる。これにより、ＴＴＳパケットバッファ３３２からＴＴＳパケットが読み出されるペースが遅くなる。

特開２００８−３５１９７号公報 特開２００８−３５１９８号公報

図１７に示したデコーダによると、ＭＰＥＧデコーダ３４０内に含まれているクロック発生回路とは別に、クロック発生部３３４を設ける必要がある。つまり、ＰＣＲに基づくクロックリカバリ用のクロック発生回路とは別に、ＴＴＳ処理用のクロック発生回路を設ける必要がある。そのため、回路構成が複雑となり、装置の大型化及び製造コストの上昇を招く。

本発明はかかる事情に鑑みて成されたものであり、トランスポートパケットに付加されている時刻情報（タイムスタンプ）に基づくタイミング調整処理と、トランスポートパケット内に含まれているクロック調整値（ＰＣＲ）に基づくクロック生成処理とを、一つのクロック発生回路を用いて実現することが可能な、クロック回路及びそれを備えた映像処理装置を得ることを目的とするものである。

本発明の第１の態様に係るクロック回路は、トランスポートパケットに含まれるクロック調整値に基づいて周波数が調整されたクロックを生成する、クロック生成手段と、トランスポートパケットを前記クロック生成手段に入力するタイミングを調整する、タイミング調整手段とを備え、前記クロック生成手段は、前記クロックの周波数を調整するためのカウンタ値を出力するカウンタを有し、前記タイミング調整手段は、トランスポートパケットに含まれているクロック調整値と、そのトランスポートパケットに付加されている時刻情報の値との差分値を求め、前記カウンタ値と、前記差分値と、トランスポートパケットに付加されている時刻情報の値とに基づいて、そのトランスポートパケットを前記クロック生成手段に入力するタイミングの調整処理を実行することを特徴とするものである。

第１の態様に係るクロック回路によれば、タイミング調整手段は、トランスポートパケットに含まれているクロック調整値と、そのトランスポートパケットに付加されている時刻情報の値との差分値を求める。そして、タイミング調整手段は、その差分値と、クロック生成手段が有するカウンタのカウンタ値と、トランスポートパケットに付加されている時刻情報の値とに基づいて、そのトランスポートパケットをクロック生成手段に入力するタイミングの調整処理を実行する。従って、タイミング調整手段は、自らがクロック発生回路を有する必要がない。その結果、時刻情報に基づくタイミング調整処理と、クロック調整値に基づくクロック生成処理とを、クロック生成手段内の一つのクロック発生回路を用いて実現することが可能となる。

本発明の第２の態様に係るクロック回路は、第１の態様に係るクロック回路において特に、前記タイミング調整手段は、クロック調整値を含むトランスポートパケットを検出すると、前記差分値を求め、今回求めた前記差分値と、現在設定されている前記差分値との差が所定値を超える場合には、現在設定されている前記差分値を、今回求めた前記差分値に更新することを特徴とするものである。

第２の態様に係るクロック回路によれば、タイミング調整手段は、今回求めた差分値と、現在設定されている差分値との差が所定値を超える場合には、現在設定されている差分値を、今回求めた差分値に更新する。従って、一旦設定した差分値が何らかの原因によって変動した場合であっても、変動した差分値を、今回求めた正しい差分値に更新することができる。その結果、誤った差分値に起因してトランスポートパケットをクロック生成手段に入力するタイミングにずれが生じる事態を、回避することが可能となる。

本発明の第３の態様に係るクロック回路は、第１又は第２の態様に係るクロック回路において特に、前記タイミング調整手段は、前記カウンタ値と前記差分値との加算値と、トランスポートパケットに付加されている時刻情報の値との差が、所定範囲に含まれない場合には、そのトランスポートパケットを、前回のトランスポートパケットを前記クロック生成手段に入力したタイミングから、所定時間が経過したタイミングで、前記クロック生成手段に入力することを特徴とするものである。

第３の態様に係るクロック回路によれば、タイミング調整手段は、カウンタ値と差分値との加算値と、トランスポートパケットに付加されている時刻情報の値との差が、所定範囲に含まれない場合には、そのトランスポートパケットを、前回のトランスポートパケットをクロック生成手段に入力したタイミングから、所定時間が経過したタイミングで、クロック生成手段に入力する。従って、トランスポートパケットに付加されている時刻情報が何らかの原因によって異常値を示す場合には、所定時間が経過した後にそのトランスポートパケットをクロック生成手段に入力することができる。その結果、異常な時刻情報に起因してクロック回路の動作が停止する事態を回避することが可能となる。

本発明の第４の態様に係るクロック回路は、第１又は第２の態様に係るクロック回路において特に、前記タイミング調整手段は、前記差分値とトランスポートパケットに付加されている時刻情報の値との加算値と、前記カウンタ値との差が、所定範囲に含まれない場合には、そのトランスポートパケットを、前回のトランスポートパケットを前記クロック生成手段に入力したタイミングから、所定時間が経過したタイミングで、前記クロック生成手段に入力することを特徴とするものである。

第４の態様に係るクロック回路によれば、タイミング調整手段は、差分値とトランスポートパケットに付加されている時刻情報の値との加算値と、カウンタ値との差が、所定範囲に含まれない場合には、そのトランスポートパケットを、前回のトランスポートパケットをクロック生成手段に入力したタイミングから、所定時間が経過したタイミングで、クロック生成手段に入力する。従って、トランスポートパケットに付加されている時刻情報が何らかの原因によって異常値を示す場合には、所定時間が経過した後にそのトランスポートパケットをクロック生成手段に入力することができる。その結果、異常な時刻情報に起因してクロック回路の動作が停止する事態を回避することが可能となる。

本発明の第５の態様に係るクロック回路は、第１〜第４のいずれか一つの態様に係るクロック回路において特に、前記タイミング調整手段は、複数のトランスポートパケットを一時的に記憶する記憶手段と、前記記憶手段内における前記複数のトランスポートパケットの記憶量を検出する検出手段とを有し、前記クロック生成手段は、前記クロック調整値と、前記検出手段による前記記憶量の検出結果とに基づいて、前記クロックの周波数を調整することを特徴とするものである。

第５の態様に係るクロック回路によれば、検出手段は、記憶手段内における複数のトランスポートパケットの記憶量を検出する。そして、クロック生成手段は、クロック調整値のみならず、検出手段による記憶量の検出結果に基づいて、クロックの周波数を調整する。記憶手段の記憶量が増加傾向にある場合はクロックの周波数を上げ、記憶手段の記憶量が減少傾向にある場合はクロックの周波数を下げることにより、受信側のデコーダのクロックの周波数を、送信側のエンコーダのクロックの周波数に近付けることができる。その結果、クロック生成手段は、クロック調整値を用いて、クロックの周波数を確実に調整することが可能となる。

本発明の第６の態様に係るクロック回路は、第５の態様に係るクロック回路において特に、前記クロック生成手段は、前記クロック調整値及び前記記憶量の検出結果の少なくとも一方に対して重み付けを行うことを特徴とするものである。

第６の態様に係るクロック回路によれば、クロック調整値及び記憶量の検出結果の少なくとも一方に重み付けを行うことにより、クロック調整値及び記憶量の検出結果がクロックの周波数の調整に与える影響の度合いを、所望に調整することが可能となる。

本発明の第７の態様に係るクロック回路は、第１〜第６のいずれか一つの態様に係るクロック回路において特に、前記タイミング調整手段は、複数のトランスポートパケットのうちの一部のトランスポートパケットに関して、そのトランスポートパケットを前記クロック生成手段に入力するタイミングの調整処理を実行し、当該調整処理が実行されないトランスポートパケットは、前回のトランスポートパケットに連続して、前記クロック生成手段に入力されることを特徴とするものである。

第７の態様に係るクロック回路によれば、タイミング調整手段は、複数のトランスポートパケットのうちの一部のトランスポートパケットに関して、入力タイミングの調整処理を実行する。従って、全てのトランスポートパケットに関して調整処理が行われる場合と比較して、処理の負荷を軽減することが可能となる。

本発明の第８の態様に係るクロック回路は、第７の態様に係るクロック回路において特に、前記タイミング調整手段は、クロック調整値を含むトランスポートパケットに関しては、そのトランスポートパケットを前記クロック生成手段に入力するタイミングの調整処理を実行することを特徴とするものである。

第８の態様に係るクロック回路によれば、タイミング調整手段は、クロック調整値を含むトランスポートパケットに関しては、入力タイミングの調整処理を実行する。従って、クロック調整値を含むトランスポートパケットに関しては、調整処理が実行された適切な入力タイミングで、クロック生成手段に入力することができる。その結果、クロック生成手段によるクロックの周波数の調整精度が低下する事態を回避することが可能となる。

本発明の第９の態様に係る映像処理装置は、第１〜第８のいずれか一つの態様に係るクロック回路と、前記クロック回路が生成するクロックに基づいて、トランスポートパケットのデコード処理を実行するデコード回路とを備えることを特徴とするものである。

第９の態様に係る映像処理装置によれば、クロック回路においては、時刻情報に基づくタイミング調整処理と、クロック調整値に基づくクロック生成処理とが、クロック生成手段内の一つのクロック発生回路を用いて実現されている。これにより、クロック回路の小型化が図られている。従って、小型化されたクロック回路を映像処理装置が備えることにより、映像処理装置の全体として、装置の小型化を図ることが可能となる。

本発明によれば、トランスポートパケットに付加されている時刻情報に基づくタイミング調整処理と、トランスポートパケット内に含まれているクロック調整値に基づくクロック生成処理とを、一つのクロック発生回路を用いて実現することが可能となる。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。

図１は、本発明の実施の形態に係る映像処理装置１の構成を簡略化して示すブロック図である。映像処理装置１は、例えば、ＩＰネットワークを経由した通信（ＩＰ放送や、ストリーミング型又はダウンロード型のＶＯＤサービス等）において、送信側のエンコーダから送信された映像信号を受信するための受信装置（セットトップボックス）である。図１を参照して、映像処理装置１は、クロック回路２とデコード回路３とを備えている。クロック回路２は、タイミング調整回路４とクロック生成回路５とを有している。

図２は、タイミング調整回路４の構成を示すブロック図である。また、図３は、クロック生成回路５の構成を示すブロック図である。図２の接続関係で示すように、タイミング調整回路４は、バッファ２１（記憶手段）、検出部２２，２４、ゲート２３、演算部２５，２７、レジスタ２６、抽出部２８、及び制御部２９を有している。また、図３の接続関係で示すように、クロック生成回路５は、ＰＣＲ検出部３１、ＳＴＣ（System Time Clock）カウンタ３２、減算器３３、ＤＡＣ（Digital to Analog Converter）３４，３８、ＬＰＦ（Low Pass Filter）３５，３９、加算器３６、及び、クロック発生回路としてのＶＣＯ（Voltage Control Oscillator）３７を有している。

図４は、映像処理装置１が受信するトランスポートストリームＳ１の一部を抜き出して示す図である。トランスポートストリームＳ１は、複数のトランスポートパケットＴＰを含む。図４では、説明の簡単化のため、この順に連続する８個のトランスポートパケットＴＰ１〜ＴＰ８のみを示している。

図５，６は、トランスポートパケットＴＰの構造を示す図である。トランスポートパケットＴＰは、ヘッダ部ＰＨとペイロード部ＰＰとを有しており、これらの合計のデータ長は１８８バイトである。トランスポートパケットＴＰには、データ長が４バイトのタイムスタンプ（時刻情報）５０が付加されている。また、所定間隔のトランスポートパケットＴＰ毎に、ヘッダ部ＰＨにＰＣＲ（クロック調整値）５１が含まれている。図５にはＰＣＲ５１を含むトランスポートパケットＴＰを示しており、図６にはＰＣＲ５１を含まないトランスポートパケットＴＰを示している。タイムスタンプ５０及びＰＣＲ５１はいずれもカウンタ値であり、エンコーダ６において、２７ＭＨｚの共通のクロックを用いたカウント動作によって生成されるが、通常は両者の値は互いに異なる。

以下、映像処理装置１の動作について説明する。まず、タイミング調整回路４の動作について説明する。映像処理装置１は、エンコーダ６から送信されたＭＰＥＧ２−ＴＴＳのトランスポートストリームＳ１を、ＩＰネットワークを経由して受信する。そして、受信したトランスポートストリームＳ１を、バッファ２１内に一時的に記憶する。図２を参照して、トランスポートストリームＳ１は、バッファ２１から読み出されて、ゲート２３に入力される。

図７は、ゲート２３に入力されるトランスポートストリームＳ１と、ゲート２３から出力されるトランスポートストリームＳ２との関係を示すタイミングチャートである。トランスポートストリームＳ１に関しては、トランスポートパケットＴＰ１〜ＴＰ８がこの順にバッファ２１から連続して読み出されて、ゲート２３に入力される。

図２を参照して、検出部２４は、バッファ２１から読み出された複数のトランスポートパケットＴＰ１〜ＴＰ８の中から、ＰＣＲ５１を含むトランスポートパケットＴＰを検出する。以下の例では、検出部２４が最初に検出したトランスポートパケットＴＰを、トランスポートパケットＴＰ１とする。

検出部２４は、トランスポートパケットＴＰ１に付加されているタイムスタンプ５０の値（以下「タイムスタンプ値ＳＴ（１）」と称す）と、トランスポートパケットＴＰ１に含まれているＰＣＲ５１の値（以下「ＰＣＲ値ＰＣＲ（１）」と称す）とを抽出する。そして、タイムスタンプ値ＳＴ（１）及びＰＣＲ値ＰＣＲ（１）を、信号Ｓ２４として演算部２５に入力する。

演算部２５は、タイムスタンプ値ＳＴ（１）からＰＣＲ値ＰＣＲ（１）を減算することにより両者の差分値（ＳＴ（１）−ＰＣＲ（１））を求め、その差分値を信号Ｓ２５としてレジスタ２６に格納する。

演算部２７には、ＳＴＣカウンタ３２（図３参照）から出力されたカウンタ値が、信号Ｓ４として入力されている。演算部２７は、レジスタ２６から信号Ｓ２５を読み出し、信号Ｓ２５で与えられる差分値（ＳＴ（１）−ＰＣＲ（１））と、信号Ｓ４で与えられるカウンタ値とを加算する。そして、その加算値を信号Ｓ２７として制御部２９に入力する。

抽出部２８は、トランスポートパケットＴＰ１に付加されているタイムスタンプ５０の値（タイムスタンプ値ＳＴ（１））を抽出し、そのタイムスタンプ値ＳＴ（１）を信号Ｓ２８として制御部２９に入力する。制御部２９は、信号Ｓ２７で与えられる加算値が、信号Ｓ２８で与えられるタイムスタンプ値ＳＴ（１）に等しくなったタイミングで、ゲート２３をオープンさせるための制御信号Ｓ２９をゲート２３に入力する。その結果、図７に示すように、時刻Ｔ１において、クロック生成回路５へのトランスポートパケットＴＰ１の入力が開始される。トランスポートパケットＴＰ１がゲート２３の通過を完了すると、ゲート２３は再びクローズされる。なお、ゲート２３を通過する際、トランスポートパケットＴＰ１に付加されているタイムスタンプ５０が削除されることにより、ＭＰＥＧ２−ＴＴＳからＭＰＥＧ２−ＴＳへの変換が行われる。

トランスポートパケットＴＰ１に続くトランスポートパケットＴＰ２には、ＰＣＲ５１が含まれていないものとする。この場合、検出部２４はトランスポートパケットＴＰ２を検出しないため、レジスタ２６の設定値は、上記差分値（ＳＴ（１）−ＰＣＲ（１））を維持する。抽出部２８は、トランスポートパケットＴＰ２に付加されているタイムスタンプ５０の値（タイムスタンプ値ＳＴ（２））を抽出し、そのタイムスタンプ値ＳＴ（２）を信号Ｓ２８として制御部２９に入力する。制御部２９は、信号Ｓ２７で与えられる加算値が、信号Ｓ２８で与えられるタイムスタンプ値ＳＴ（２）に等しくなったタイミングで、ゲート２３をオープンさせるための制御信号Ｓ２９をゲート２３に入力する。その結果、図７に示すように、時刻Ｔ２において、クロック生成回路５へのトランスポートパケットＴＰ２の入力が開始される。トランスポートパケットＴＰ２がゲート２３の通過を完了すると、ゲート２３は再びクローズされる。なお、上記と同様に、ゲート２３を通過する際、トランスポートパケットＴＰ２に付加されているタイムスタンプ５０が削除される。

トランスポートパケットＴＰ３以降についても上記と同様の動作が繰り返され、タイミング調整回路４からクロック生成回路５にトランスポートストリームＳ２が入力される。

図７を参照して、トランスポートストリームＳ２に関して、例えば、トランスポートパケットＴＰ２は、トランスポートパケットＴＰ１に連続してクロック生成回路５に入力されている。これは、エンコーダ６において、トランスポートパケットＴＰ１とトランスポートパケットＴＰ２との間に、ヌルパケットが存在していなかったことに起因する。なお、厳密には、トランスポートパケットＴＰ１の末端とトランスポートパケットＴＰ２の先頭との間には、ゲート２３において削除されたタイムスタンプ５０に相当する４バイト分の間隔が存在しているが、図７ではその間隔を無視して図示している。

また例えば、トランスポートパケットＴＰ３は、トランスポートパケットＴＰ２から遅延してクロック生成回路５に入力されている。遅延量は、先頭同士の比較で、トランスポートパケットＴＰの２個分に相当する時間ＷＴ１である。これは、エンコーダ６において、トランスポートパケットＴＰ２とトランスポートパケットＴＰ３との間に存在していた１個のヌルパケットが削除されたことに起因する。

また例えば、トランスポートパケットＴＰ６は、トランスポートパケットＴＰ５から遅延してクロック生成回路５に入力されている。遅延量は、先頭同士の比較で、トランスポートパケットＴＰの３個分に相当する時間ＷＴ２である。これは、エンコーダ６において、トランスポートパケットＴＰ５とトランスポートパケットＴＰ６との間に存在していた２個のヌルパケットが削除されたことに起因する。

以上のようにタイミング調整回路４は、トランスポートパケットＴＰに含まれているＰＣＲ値と、そのトランスポートパケットＴＰに付加されているタイムスタンプ値との差分値（信号Ｓ２５）を求め、その差分値と、ＳＴＣカウンタ３２のカウンタ値（信号Ｓ４）と、そのトランスポートパケットＴＰに付加されているタイムスタンプ値（信号Ｓ２８）とに基づいて、そのトランスポートパケットＴＰをクロック生成回路５に入力するタイミングを調整する。

次に、クロック生成回路５の動作について説明する。タイミング調整回路４からクロック生成回路５に入力された複数のトランスポートパケットＴＰ１〜ＴＰ８のうちの、一部のトランスポートパケットＴＰには、そのヘッダ部ＰＨにＰＣＲ５１が含まれている（図５参照）。ここでは、一例として、トランスポートパケットＴＰ１，ＴＰ７に、ＰＣＲ５１が含まれているものとする。

図３を参照して、ＰＣＲ検出部３１は、まず、ＰＣＲ５１を含む最初のトランスポートパケットＴＰであるトランスポートパケットＴＰ１に含まれているＰＣＲ５１の値（ＰＣＲ値ＰＣＲ（１））を検出し、そのＰＣＲ値ＰＣＲ（１）をＳＴＣカウンタ３２に設定する。ＳＴＣカウンタ３２には、ＶＣＯ３７から出力されたクロックＳ５が入力されている。ＳＴＣカウンタ３２は、クロックＳ５が入力される毎に、ＳＴＣカウンタ３２のカウンタ値を「１」ずつインクリメントする。なお、エラー等によってＳＴＣカウンタ３２の再設定を行う必要が生じた場合には、ＰＣＲ検出部３１は、ＰＣＲ５１を含む再開後の最初のトランスポートパケットＴＰのＰＣＲ値を抽出して、その値をＳＴＣカウンタ３２に設定する。

ＰＣＲ検出部３１は、次に、トランスポートパケットＴＰ７に含まれているＰＣＲ５１の値（ＰＣＲ値ＰＣＲ（７））を検出し、そのＰＣＲ値ＰＣＲ（７）を信号Ｓ３１として減算器３３に入力する。この時、減算器３３には、ＳＴＣカウンタ３２の現在のカウンタ値が信号Ｓ４として入力されている。減算器３３は、信号Ｓ３１の値から信号Ｓ４の値を減算し、その減算値を信号Ｓ３３として出力する。ＤＡＣ３４は、ディジタル信号である信号Ｓ３３をアナログ信号である信号Ｓ３４に変換して出力する。信号Ｓ３３の値がゼロである場合は、ＤＡＣ３４からは、例えば１Ｖの信号Ｓ３４が出力される。信号Ｓ３３の値がプラスの値である場合は、ＤＡＣ３４からは、その値に応じて１Ｖ超の電圧の信号Ｓ３４が出力される。信号Ｓ３３の値がマイナスの値である場合は、ＤＡＣ３４からは、その値に応じて１Ｖ未満の電圧の信号Ｓ３４が出力される。ＬＰＦ３５は、信号Ｓ３４に対してローパスフィルタ処理を施すことにより、信号Ｓ３５を出力する。これにより、微小時間内における電圧値の変動が平均化される。信号Ｓ３５は、加算器３６に入力される。

図２を参照して、検出部２２は、バッファ２１内に現在記憶されている複数のトランスポートパケットＴＰの合計データ量を検出する。合計データ量として、予め所定の基準値（例えばバッファ２１の記憶容量の１／２）が設定されている。検出部２２は、その基準値と現在の合計データ量との差（合計データ量から基準値を減算することにより得られる差。以下同様）に応じた信号Ｓ３を出力する。図３を参照して、ＤＡＣ３８は、ディジタル信号である信号Ｓ３をアナログ信号である信号Ｓ３８に変換して出力する。基準値と合計データ量との差がゼロである場合は、ＤＡＣ３８からは、例えば１Ｖの信号Ｓ３８が出力される。その差がプラスの値である場合は、ＤＡＣ３８からは、その値に応じて１Ｖ超の信号Ｓ３８が出力される。その差がマイナスの値である場合は、ＤＡＣ３８からは、その値に応じて１Ｖ未満の信号Ｓ３８が出力される。ＬＰＦ３９は、信号Ｓ３８に対してローパスフィルタ処理を施すことにより、信号Ｓ３９を出力する。これにより、微小時間内における電圧値の変動が平均化される。信号Ｓ３９は、加算器３６に入力される。

加算器３６は、信号Ｓ３５と信号Ｓ３９とを加算し、その加算値を信号Ｓ３６として出力する。ＶＣＯ３７は、信号Ｓ３６で示されるアナログ電圧値に基づいて周波数が調整されたクロックＳ５を生成して出力する。ＶＣＯ３７は、例えば、信号Ｓ３６の値が２Ｖである場合は２７ＭＨｚのクロックＳ５を出力し、信号Ｓ３６の値が２Ｖ超である場合は、その値に応じて２７ＭＨｚ超のクロックＳ５を出力し、信号Ｓ３６の値が２Ｖ未満である場合は、その値に応じて２７ＭＨｚ未満のクロックＳ５を出力する。クロックＳ５は、ＳＴＣカウンタ３２に入力される。また、図１を参照して、クロックＳ５は、デコード回路３に入力される。

図１を参照して、デコード回路３には、クロック生成回路５から、トランスポートストリームＳ２及びクロックＳ５が入力される。デコード回路３は、クロックＳ５に基づいて動作し、トランスポートストリームＳ２に対してデコード処理を実行することにより、映像信号Ｓ６を出力する。映像信号Ｓ６は、映像処理装置１に接続されている表示装置７に入力される。

このように本実施の形態に係るクロック回路２によれば、タイミング調整回路４は、トランスポートパケットＴＰに含まれているＰＣＲ値と、そのトランスポートパケットＴＰに付加されているタイムスタンプ値との差分値（信号Ｓ２５）を求める。そして、タイミング調整回路４は、その差分値と、クロック生成回路５が有するＳＴＣカウンタ３２のカウンタ値（信号Ｓ４）と、そのトランスポートパケットＴＰに付加されているタイムスタンプ値（信号Ｓ２８）とに基づいて、そのトランスポートパケットＴＰをクロック生成回路５に入力するタイミングの調整処理を実行する。従って、タイミング調整回路４は、自らがＶＣＯ（クロック発生回路）を有する必要がない。そのため、タイムスタンプに基づくタイミング調整処理と、ＰＣＲに基づくクロック生成処理とを、クロック生成回路５内の一つのＶＣＯ３７を用いて実現することが可能となる。その結果、クロック回路２の小型化を図ることができ、また、小型化されたクロック回路２を映像処理装置１が備えることにより、映像処理装置１の全体として、装置の小型化を図ることが可能となる。

また、本実施の形態に係るクロック回路２によれば、検出部２２は、バッファ２１内における複数のトランスポートパケットＴＰの記憶量（合計データ量）を検出する。そして、クロック生成回路５は、ＰＣＲのみならず、検出部２２による記憶量の検出結果（信号Ｓ３）に基づいて、クロックＳ５の周波数を調整する。つまり、バッファ２１の記憶量が増加傾向にある場合はクロックＳ５の周波数を上げ、バッファ２１の記憶量が減少傾向にある場合はクロックＳ５の周波数を下げることにより、受信側のデコーダのクロックＳ５の周波数を、送信側のエンコーダ６のクロックの周波数に近付ける。その結果、クロック生成回路５は、ＰＣＲを用いて、クロックＳ５の周波数を確実に調整することが可能となる。

＜第１の変形例＞
図８は、第１の変形例に係るタイミング調整回路４の構成を示すブロック図である。抽出部２８から出力された信号Ｓ２８は、演算部２７に入力される。ＳＴＣカウンタ３２（図３参照）から出力された信号Ｓ４は、制御部２９に入力される。その他の構成は図２と同様である。

抽出部２８は、トランスポートパケットＴＰに付加されているタイムスタンプ値を抽出し、そのタイムスタンプ値を信号Ｓ２８として演算部２７に入力する。演算部２７は、レジスタ２６から信号Ｓ２５を読み出し、信号Ｓ２５で与えられる差分値（ＳＴ（１）−ＰＣＲ（１））と、信号Ｓ２８で与えられるタイムスタンプ値とを加算する。そして、その加算値を信号Ｓ２７として制御部２９に入力する。制御部２９には、ＳＴＣカウンタ３２から出力されたカウンタ値が、信号Ｓ４として入力されている。制御部２９は、信号Ｓ４で与えられるカウンタ値が、信号Ｓ２７で与えられる加算値に等しくなったタイミングで、ゲート２３をオープンさせるための制御信号Ｓ２９をゲート２３に入力する。

第１の変形例に係るタイミング調整回路４によっても、上記実記の形態と同様の効果を得ることができる。

＜第２の変形例＞
図９は、第２の変形例に係るタイミング調整回路４の構成を示すブロック図である。図２に示した構成に対して更新処理部４０が追加されている。その他の構成は図２と同様である。

検出部２４は、バッファ２１から読み出された複数のトランスポートパケットＴＰ１〜ＴＰ８の中から、ＰＣＲ５１を含むトランスポートパケットＴＰを検出する。以下の例では、トランスポートパケットＴＰ１，ＴＰ７に、ＰＣＲ５１が含まれているものとする。

まず、検出部２４は、ＰＣＲ５１を含むトランスポートパケットＴＰ１を検出すると、トランスポートパケットＴＰ１に付加されているタイムスタンプ５０の値（タイムスタンプ値ＳＴ（１））と、トランスポートパケットＴＰ１に含まれているＰＣＲ５１の値（ＰＣＲ値ＰＣＲ（１））とを抽出する。そして、タイムスタンプ値ＳＴ（１）及びＰＣＲ値ＰＣＲ（１）を、信号Ｓ２４として演算部２５に入力する。

演算部２５は、タイムスタンプ値ＳＴ（１）からＰＣＲ値ＰＣＲ（１）を減算することにより両者の差分値（ＳＴ（１）−ＰＣＲ（１））を求め、その差分値を信号Ｓ２５としてレジスタ２６に格納する。この差分値は、演算部２７がカウンタ値（信号Ｓ４）との加算に用いるための差分値として設定される。

次に、検出部２４は、ＰＣＲ５１を含むトランスポートパケットＴＰ７を検出すると、トランスポートパケットＴＰ７に付加されているタイムスタンプ５０の値（タイムスタンプ値ＳＴ（７））と、トランスポートパケットＴＰ７に含まれているＰＣＲ５１の値（ＰＣＲ値ＰＣＲ（７））とを抽出する。そして、タイムスタンプ値ＳＴ（７）及びＰＣＲ値ＰＣＲ（７）を、信号Ｓ２４として演算部２５に入力する。

演算部２５は、タイムスタンプ値ＳＴ（７）からＰＣＲ値ＰＣＲ（７）を減算することにより両者の差分値（ＳＴ（７）−ＰＣＲ（７））を求め、その差分値を信号Ｓ２５（Ｎ）として更新処理部４０に入力する。

更新処理部４０は、現在設定されている差分値、つまり前回のトランスポートパケットＴＰ１に関して求めた差分値（ＳＴ（１）−ＰＣＲ（１））を、信号Ｓ２５（Ｎ−１）としてレジスタ２６から読み出す。また、更新処理部４０には所定のしきい値が予め教示されており、更新処理部４０は、信号Ｓ２５（Ｎ）の値と信号Ｓ２５（Ｎ−１）との差（Ｓ２５（Ｎ）−Ｓ２５（Ｎ−１））を、そのしきい値と比較する。

そして、更新処理部４０は、その差がしきい値以下である場合には、レジスタ２６に現在設定されている差分値（ＳＴ（１）−ＰＣＲ（１））をそのまま維持する。一方、その差がしきい値より大きい場合には、レジスタ２６に現在設定されている差分値（ＳＴ（１）−ＰＣＲ（１））を、今回求めた差分値（ＳＴ（７）−ＰＣＲ（７））によって書き換える。つまり、レジスタ２６の設定値を更新する。

第２の変形例に係るクロック回路２によれば、タイミング調整回路４は、今回求めた差分値（ＳＴ（７）−ＰＣＲ（７））と、現在設定されている差分値（ＳＴ（１）−ＰＣＲ（１））との差が所定のしきい値を超える場合には、現在設定されている差分値を、今回求めた差分値に更新する。従って、一旦設定した差分値が何らかの原因によって変動した場合であっても、変動した差分値を、今回求めた正しい差分値に更新することができる。その結果、誤った差分値に起因してトランスポートパケットＴＰをクロック生成回路５に入力するタイミングにずれが生じる事態を、回避することが可能となる。

なお、レジスタ２６の設定値を更新するか否かの上述の判定処理は、ＰＣＲ５１を含むトランスポートパケットＴＰを検出部２４が検出する度に毎回実行しても良いが、処理の負荷を軽減すべく、ＰＣＲ５１を含むトランスポートパケットＴＰを検出部２４が複数回検出する毎に一回実行しても良い。

また、突発的なノイズによって誤った更新処理が行われることを回避すべく、レジスタ２６には複数の差分値の平均値を設定し、また、更新の判定処理においても複数の差分値の平均値を用いて、平均値同士の差をしきい値と比較することが望ましい。

なお、以上の説明では、上記実施の形態に係るタイミング調整回路４（図２）に対して第２の変形例を適用する例について述べたが、第２の変形例は、第１の変形例に係るタイミング調整回路４（図８）に対して適用することもできる。

＜第３の変形例＞
図１０は、第３の変形例に係るタイミング調整回路４の第１の構成を示すブロック図である。図２に示した構成に対して、判定部４１が追加されている。その他の構成は図２と同様である。

判定部４１には、抽出部２８から信号Ｓ２８が入力され、演算部２７から信号Ｓ２７が入力される。判定部４１には、所定の許容範囲（最大値及び最小値）が予め教示されており、判定部４１は、信号Ｓ２８で与えられるタイムスタンプ値と、信号Ｓ２７で与えられる加算値との差が、その許容範囲内に含まれるか否かを判定する。

そして、判定部４１は、その差が許容範囲内に含まれている場合には、信号Ｓ４１によって制御部２９を制御することにより、信号Ｓ２７で与えられる加算値が、信号Ｓ２８で与えられるタイムスタンプ値に等しくなったタイミングで、ゲート２３をオープンさせるための制御信号Ｓ２９を制御部２９に出力させる。

一方、判定部４１は、その差が許容範囲内に含まれていない場合には、クロック生成回路５への前回のトランスポートパケットＴＰの入力が開始されてから、予め設定された所定時間ＷＴ０が経過した後に、ゲート２３をオープンさせるための制御信号Ｓ２９を制御部２９に出力させる。これにより、クロック生成回路５への前回のトランスポートパケットＴＰの入力が開始されてから、所定時間ＷＴ０が経過した後に、クロック生成回路５への今回のトランスポートパケットＴＰの入力が開始される。

図１１は、ゲート２３に入力されるトランスポートストリームＳ１と、ゲート２３から出力されるトランスポートストリームＳ２との関係を示すタイミングチャートである。ここでは、図７に示した例において、トランスポートパケットＴＰ３に関するタイムスタンプ値ＳＴ（３）と、信号Ｓ２７で与えられる加算値との差が、許容範囲内に含まれていない場合の例を示している。また、図１１の例では、所定時間ＷＴ０は、トランスポートパケットＴＰのデータ長（１８８バイト）に相当する時間に設定されている。

判定部４１は、時刻Ｔ２から所定時間ＷＴ０が経過した時刻Ｔ４において、ゲート２３をオープンさせるための制御信号Ｓ２９を制御部２９に出力させる。その結果、トランスポートパケットＴＰ３は、トランスポートパケットＴＰ２に連続して、クロック生成回路５に入力される。

なお、所定時間ＷＴ０は、トランスポートパケットＴＰのデータ長（１８８バイト）に相当する時間に限定されず、それ以外の時間であっても良い。

図１２は、第３の変形例に係るタイミング調整回路４の第２の構成を示すブロック図である。図８に示した構成に対して、判定部４２が追加されている。その他の構成は図８と同様である。

判定部４２には、演算部２７から信号Ｓ２７が入力され、ＳＴＣカウンタ３２から信号Ｓ４が入力される。判定部４２には、所定の許容範囲（最大値及び最小値）が予め教示されており、判定部４２は、信号Ｓ２７で与えられる加算値と、信号Ｓ４で与えられるカウンタ値との差が、その許容範囲内に含まれるか否かを判定する。

そして、判定部４２は、その差が許容範囲内に含まれている場合には、信号Ｓ４２によって制御部２９を制御することにより、信号Ｓ４で与えられるカウンタ値が、信号Ｓ２７で与えられる加算値に等しくなったタイミングで、ゲート２３をオープンさせるための制御信号Ｓ２９を制御部２９に出力させる。

一方、判定部４２は、その差が許容範囲内に含まれていない場合には、クロック生成回路５への前回のトランスポートパケットＴＰの入力が開始されてから、予め設定された所定時間ＷＴ０が経過した後に、ゲート２３をオープンさせるための制御信号Ｓ２９を制御部２９に出力させる。これにより、クロック生成回路５への前回のトランスポートパケットＴＰの入力が開始されてから、所定時間ＷＴ０が経過した後に、クロック生成回路５への今回のトランスポートパケットＴＰの入力が開始される。

第３の変形例に係るクロック回路２によれば、トランスポートパケットＴＰに付加されているタイムスタンプ値が何らかの原因によって異常値を示す場合には、所定時間ＷＴ０が経過した後にそのトランスポートパケットＴＰをクロック生成回路５に入力することができる。その結果、異常な時刻情報に起因してクロック回路２の動作が停止する事態を回避することが可能となる。

＜第４の変形例＞
図１３は、第４の変形例に係るタイミング調整回路４の構成を示すブロック図である。図２に示した構成に対して、検出部４３が追加されている。その他の構成は図２と同様である。検出部４３は、バッファ２１からゲート２３に入力されるトランスポートパケットＴＰを検出し、その個数をカウントする。

上記実施の形態では、制御部２９は、各トランスポートパケットＴＰ毎にゲート２３の通過を制御した。これに対して、第４の変形例では、複数個（以下の例では４個）のトランスポートパケットＴＰ毎にゲート２３の通過を制御する。

図１４は、ゲート２３から出力されるトランスポートストリームＳ２を示すタイミングチャートである。上記実施の形態と同様に、トランスポートパケットＴＰ１〜ＴＰ８は、バッファ２１からこの順に連続して読み出されて、ゲート２３に入力される。

検出部４３がトランスポートパケットＴＰ１を検出すると、演算部２７、抽出部２８、及び制御部２９は、検出部４３から入力された制御信号Ｓ４３に基づき、上記実施の形態で述べた動作と同様の動作を実行する。一方、その後に検出部４３がトランスポートパケットＴＰ２〜ＴＰ４を検出しても、検出部４３から演算部２７、抽出部２８、及び制御部２９に制御信号Ｓ４３が入力されず、演算部２７、抽出部２８、及び制御部２９は、上記実施の形態で述べた動作を実行しない。この場合、信号Ｓ２７で与えられる加算値が、信号Ｓ２８で与えられるタイムスタンプ値ＳＴ（１）に等しくなったタイミングで、ゲート２３がオープンすることにより、クロック生成回路５へのトランスポートパケットＴＰ１〜ＴＰ４の連続入力が開始される。トランスポートパケットＴＰ４がゲート２３の通過を完了すると、検出部４３から制御部２９に入力された制御信号Ｓ４３に基づき、ゲート２３は再びクローズされる。なお、上記と同様に、ゲート２３を通過する際、各トランスポートパケットＴＰ１〜ＴＰ４に付加されているタイムスタンプ５０が削除される。

次に、検出部４３がトランスポートパケットＴＰ５を検出すると、演算部２７、抽出部２８、及び制御部２９は、検出部４３から入力された制御信号Ｓ４３に基づき、上記実施の形態で述べた動作と同様の動作を実行する。一方、その後に検出部４３がトランスポートパケットＴＰ６〜ＴＰ８を検出しても、検出部４３から演算部２７、抽出部２８、及び制御部２９に制御信号Ｓ４３が入力されず、演算部２７、抽出部２８、及び制御部２９は、上記実施の形態で述べた動作を実行しない。この場合、信号Ｓ２７で与えられる加算値が、信号Ｓ２８で与えられるタイムスタンプ値ＳＴ（５）に等しくなったタイミングで、ゲート２３がオープンすることにより、クロック生成回路５へのトランスポートパケットＴＰ５〜ＴＰ８の連続入力が開始される。トランスポートパケットＴＰ８がゲート２３の通過を完了すると、検出部４３から制御部２９に入力された制御信号Ｓ４３に基づき、ゲート２３は再びクローズされる。なお、上記と同様に、ゲート２３を通過する際、各トランスポートパケットＴＰ５〜ＴＰ８に付加されているタイムスタンプ５０が削除される。

図１４を参照して、トランスポートパケットＴＰ５は、トランスポートパケットＴＰ４から遅延してクロック生成回路５に入力されている。遅延量は、トランスポートパケットＴＰ１，ＴＰ５の先頭同士の比較で、トランスポートパケットＴＰの６個分に相当する時間ＷＴ３である。これは、エンコーダ６において、トランスポートパケットＴＰ１とトランスポートパケットＴＰ５との間に存在していた２個のヌルパケットが削除されたことに起因する。

第４の変形例に係るクロック回路２によれば、タイミング調整回路４は、複数のトランスポートパケットＴＰ１〜ＴＰ４のうちの一部のトランスポートパケットＴＰ１に関して、入力タイミングの調整処理を実行する。従って、全てのトランスポートパケットＴＰ１〜ＴＰ４に関して調整処理が行われる場合と比較して、処理の負荷を軽減することが可能となる。同様に、タイミング調整回路４は、複数のトランスポートパケットＴＰ５〜ＴＰ８のうちの一部のトランスポートパケットＴＰ５に関して、入力タイミングの調整処理を実行する。従って、全てのトランスポートパケットＴＰ５〜ＴＰ８に関して調整処理が行われる場合と比較して、処理の負荷を軽減することが可能となる。

＜第５の変形例＞
第５の変形例に係るタイミング調整回路４の構成は、図１３に示した構成と同様である。上記第４の変形例では、図１４に示したように、トランスポートパケットＴＰ２〜ＴＰ４は、トランスポートパケットＴＰ１に連続してクロック生成回路５に入力された。第５の変形例では、トランスポートパケットＴＰ２〜ＴＰ４の中に、ＰＣＲ５１を含むトランスポートパケットＴＰが存在している場合の対応について説明する。以下の説明では、トランスポートパケットＴＰ３にＰＣＲ５１が含まれているものとする。

図１５は、ゲート２３から出力されるトランスポートストリームＳ２を示すタイミングチャートである。上記第４の変形例と同様に、トランスポートパケットＴＰ１〜ＴＰ１０は、バッファ２１からこの順に連続して読み出されて、ゲート２３に入力される。

検出部４３がトランスポートパケットＴＰ１を検出すると、演算部２７、抽出部２８、及び制御部２９は、検出部４３から入力された制御信号Ｓ４３に基づき、上記実施の形態で述べた動作と同様の動作を実行する。一方、その後に検出部４３がトランスポートパケットＴＰ２を検出しても、検出部４３から演算部２７、抽出部２８、及び制御部２９に制御信号Ｓ４３が入力されず、演算部２７、抽出部２８、及び制御部２９は、上記実施の形態で述べた動作を実行しない。この場合、信号Ｓ２７で与えられる加算値が、信号Ｓ２８で与えられるタイムスタンプ値ＳＴ（１）に等しくなったタイミングで、ゲート２３がオープンすることにより、クロック生成回路５へのトランスポートパケットＴＰ１，ＴＰ２の連続入力が開始される。トランスポートパケットＴＰ２がゲート２３の通過を完了すると、検出部４３から制御部２９に入力された制御信号Ｓ４３に基づき、ゲート２３は再びクローズされる。なお、上記と同様に、ゲート２３を通過する際、各トランスポートパケットＴＰ１，ＴＰ２に付加されているタイムスタンプ５０が削除される。

次に、検出部４３が、ＰＣＲ５１を含むトランスポートパケットＴＰ３を検出すると、演算部２７、抽出部２８、及び制御部２９は、検出部４３から入力された制御信号Ｓ４３に基づき、上記実施の形態で述べた動作と同様の動作を実行する。一方、その後に検出部４３がトランスポートパケットＴＰ４〜ＴＰ６を検出しても、検出部４３から演算部２７、抽出部２８、及び制御部２９に制御信号Ｓ４３が入力されず、演算部２７、抽出部２８、及び制御部２９は、上記実施の形態で述べた動作を実行しない。この場合、信号Ｓ２７で与えられる加算値が、信号Ｓ２８で与えられるタイムスタンプ値ＳＴ（３）に等しくなったタイミングで、ゲート２３がオープンすることにより、クロック生成回路５へのトランスポートパケットＴＰ３〜ＴＰ６の連続入力が開始される。トランスポートパケットＴＰ６がゲート２３の通過を完了すると、検出部４３から制御部２９に入力された制御信号Ｓ４３に基づき、ゲート２３は再びクローズされる。なお、上記と同様に、ゲート２３を通過する際、各トランスポートパケットＴＰ３〜ＴＰ６に付加されているタイムスタンプ５０が削除される。

次に、検出部４３がトランスポートパケットＴＰ７を検出すると、演算部２７、抽出部２８、及び制御部２９は、検出部４３から入力された制御信号Ｓ４３に基づき、上記実施の形態で述べた動作と同様の動作を実行する。一方、その後に検出部４３がトランスポートパケットＴＰ８〜ＴＰ１０を検出しても、検出部４３から演算部２７、抽出部２８、及び制御部２９に制御信号Ｓ４３が入力されず、演算部２７、抽出部２８、及び制御部２９は、上記実施の形態で述べた動作を実行しない。この場合、信号Ｓ２７で与えられる加算値が、信号Ｓ２８で与えられるタイムスタンプ値ＳＴ（７）に等しくなったタイミングで、ゲート２３がオープンすることにより、クロック生成回路５へのトランスポートパケットＴＰ７〜ＴＰ１０の連続入力が開始される。トランスポートパケットＴＰ１０がゲート２３の通過を完了すると、検出部４３から制御部２９に入力された制御信号Ｓ４３に基づき、ゲート２３は再びクローズされる。なお、上記と同様に、ゲート２３を通過する際、各トランスポートパケットＴＰ７〜ＴＰ１０に付加されているタイムスタンプ５０が削除される。

図１５を参照して、トランスポートパケットＴＰ３は、トランスポートパケットＴＰ２から遅延してクロック生成回路５に入力されている。遅延量は、トランスポートパケットＴＰ１，ＴＰ３の先頭同士の比較で、トランスポートパケットＴＰの２個分に相当する時間ＷＴ４である。これは、エンコーダ６において、トランスポートパケットＴＰ１とトランスポートパケットＴＰ３との間に存在していた１個のヌルパケットが削除されたことに起因する。

また、トランスポートパケットＴＰ７は、トランスポートパケットＴＰ６から遅延してクロック生成回路５に入力されている。遅延量は、トランスポートパケットＴＰ３，ＴＰ７の先頭同士の比較で、トランスポートパケットＴＰの５個分に相当する時間ＷＴ５である。これは、エンコーダ６において、トランスポートパケットＴＰ３とトランスポートパケットＴＰ７との間に存在していた１個のヌルパケットが削除されたことに起因する。

第５の変形例に係るクロック回路２によれば、タイミング調整回路４は、ＰＣＲ５１を含むトランスポートパケットＴＰ３に関しては、入力タイミングの調整処理を実行する。従って、ＰＣＲ５１を含むトランスポートパケットＴＰ３に関しては、調整処理が実行された適切な入力タイミングで、クロック生成回路５に入力することができる。その結果、クロック生成回路５によるクロックＳ５の周波数の調整精度が低下する事態を回避することが可能となる。

＜第６の変形例＞
図１６は、第６の変形例に係るクロック生成回路５の構成を示すブロック図である。図３に示した構成に対して、乗算器８０，８１が追加されている。乗算器８０は、ＤＡＣ３４から入力された信号Ｓ３４に対して所望の重み付け係数Ｙを乗算することにより、信号Ｓ８０を出力する。信号Ｓ８０はＬＰＦ３５に入力される。乗算器８１は、ＤＡＣ３８から入力された信号Ｓ３８に対して所望の重み付け係数Ｚを乗算することにより、信号Ｓ８１を出力する。信号Ｓ８１はＬＰＦ３９に入力される。なお、乗算器８０，８１の一方は省略することもできる。

第６の変形例に係るクロック回路２によれば、ＰＣＲ値に関連する信号Ｓ３４と、バッファ２１の記憶量の検出結果に関連する信号Ｓ３８との少なくとも一方に重み付けを行うことにより、ＰＣＲ値及びバッファ２１の記憶量の検出結果がクロックＳ５の周波数の調整に与える影響の度合いを、所望に調整することが可能となる。

なお、上述した実施の形態及び第１〜第６の変形例は、任意に組み合わせて適用することができる。

また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。

本発明の実施の形態に係る映像処理装置の構成を簡略化して示すブロック図である。 タイミング調整回路の構成を示すブロック図である。 クロック生成回路の構成を示すブロック図である。 映像処理装置が受信するトランスポートストリームの一部を抜き出して示す図である。 トランスポートパケットの構造を示す図である。 トランスポートパケットの構造を示す図である。 ゲートに入力されるトランスポートストリームと、ゲートから出力されるトランスポートストリームとの関係を示すタイミングチャートである。 第１の変形例に係るタイミング調整回路の構成を示すブロック図である。 第２の変形例に係るタイミング調整回路の構成を示すブロック図である。 第３の変形例に係るタイミング調整回路の第１の構成を示すブロック図である。 ゲートに入力されるトランスポートストリームと、ゲートから出力されるトランスポートストリームとの関係を示すタイミングチャートである。 第３の変形例に係るタイミング調整回路の第２の構成を示すブロック図である。 第４の変形例に係るタイミング調整回路の構成を示すブロック図である。 ゲートから出力されるトランスポートストリームを示すタイミングチャートである。 ゲートから出力されるトランスポートストリームを示すタイミングチャートである。 第６の変形例に係るクロック生成回路の構成を示すブロック図である。 デコーダの構成の一部を抜き出して示すブロック図である。

符号の説明

１ 映像処理装置
２ クロック回路
３ デコード回路
４ タイミング調整回路
５ クロック生成回路
２１ バッファ
２２，２４，４３ 検出部
２３ ゲート
２５，２７ 演算部
２６ レジスタ
２８ 抽出部
２９ 制御部
３１ ＰＣＲ検出部
３２ ＳＴＣカウンタ
３７ ＶＣＯ
４０ 更新処理部
４１，４２ 判定部
８０，８１ 乗算器

Claims (9)

1. クロックを生成するクロック発生回路を含み、トランスポートパケットに含まれるクロック調整値に基づいて前記クロックの周波数を調整する、クロック生成手段と、
   トランスポートパケットを前記クロック生成手段に入力するタイミングを調整する、タイミング調整手段と
   を備え、
   前記クロック生成手段は、前記クロックに基づいてカウンタ値を出力するカウンタを有し、
   前記タイミング調整手段は、
   トランスポートパケットに含まれているクロック調整値と、そのトランスポートパケットに付加されている時刻情報の値との差分値を求め、
   前記カウンタ値と、前記差分値と、トランスポートパケットに付加されている時刻情報の値とに基づいて、そのトランスポートパケットを前記クロック生成手段に入力するタイミングの調整処理を実行する、クロック回路。
2. 前記タイミング調整手段は、
   クロック調整値を含むトランスポートパケットを検出すると、前記差分値を求め、
   今回求めた前記差分値と、現在設定されている前記差分値との差が所定値を超える場合には、現在設定されている前記差分値を、今回求めた前記差分値に更新する、請求項１に記載のクロック回路。
3. 前記タイミング調整手段は、前記カウンタ値と前記差分値との加算値と、トランスポートパケットに付加されている時刻情報の値との差が、所定範囲に含まれない場合には、そのトランスポートパケットを、前回のトランスポートパケットを前記クロック生成手段に入力したタイミングから、所定時間が経過したタイミングで、前記クロック生成手段に入力する、請求項１又は２に記載のクロック回路。
4. 前記タイミング調整手段は、前記差分値とトランスポートパケットに付加されている時刻情報の値との加算値と、前記カウンタ値との差が、所定範囲に含まれない場合には、そのトランスポートパケットを、前回のトランスポートパケットを前記クロック生成手段に入力したタイミングから、所定時間が経過したタイミングで、前記クロック生成手段に入力する、請求項１又は２に記載のクロック回路。
5. 前記タイミング調整手段は、
   複数のトランスポートパケットを一時的に記憶する記憶手段と、
   前記記憶手段内における前記複数のトランスポートパケットの記憶量を検出する検出手段と
   を有し、
   前記クロック生成手段は、前記クロック調整値と、前記検出手段による前記記憶量の検出結果とに基づいて、前記クロックの周波数を調整する、請求項１〜４のいずれか一つに記載のクロック回路。
6. 前記クロック生成手段は、前記クロック調整値及び前記記憶量の検出結果の少なくとも一方に対して重み付けを行う、請求項５に記載のクロック回路。
7. 前記タイミング調整手段は、複数のトランスポートパケットのうちの一部のトランスポートパケットに関して、そのトランスポートパケットを前記クロック生成手段に入力するタイミングの調整処理を実行し、
   当該調整処理が実行されないトランスポートパケットは、前回のトランスポートパケットに連続して、前記クロック生成手段に入力される、請求項１〜６のいずれか一つに記載のクロック回路。
8. 前記タイミング調整手段は、クロック調整値を含むトランスポートパケットに関しては、そのトランスポートパケットを前記クロック生成手段に入力するタイミングの調整処理を実行する、請求項７に記載のクロック回路。
9. 請求項１〜８のいずれか一つに記載のクロック回路と、
   前記クロック回路が生成するクロックに基づいて、トランスポートパケットのデコード処理を実行するデコード回路と
   を備える、映像処理装置。

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