JP4902552B2 - 静電容量検出装置 - Google Patents

Description

本発明は、被測定対象の静電容量の変化を検出する技術に関し、特に、被測定対象の静電容量の変化を検出し、当該検出された静電容量の変化に基づいて被測定対象に印加された圧力、あるいは被測定対象の角速度，加速度もしくは変位といった物理量を測定する技術に関する。

被測定対象である検出素子の静電容量またはその静電容量の変化を検出し当該静電容量またはその静電容量の変化に応じた物理量を測定するセンサが知られている。この種のセンサに関する従来技術は、たとえば、特許文献１（特開平１１−１４４８２号公報；特許第３３８６３３６号公報）に開示されている。

特許文献１に開示されるセンサでは、被測定対象の静電容量の変化を検出するために演算増幅器（オペアンプ）が使用される。この演算増幅器では、非反転入力端子は接地され、反転入力端子はスイッチを介して検出用素子に接続され、さらに演算増幅器の出力端子と反転入力端子との間には帰還容量素子が接続されている。その帰還容量素子の静電容量が小さい程に、演算増幅器の出力振幅は増大し検出感度は向上するが、帰還容量素子の静電容量が小さすぎると、演算増幅器の出力が当該演算増幅器の出力ダイナミックレンジを超えることができずに飽和することとなる。それゆえ検出感度の向上には限界がある。特に、微少な静電容量の変化の検出のために小さな静電容量の帰還容量素子を使用した場合、演算増幅器の出力は飽和しやすいという問題がある。

他方、高密度記録を可能にする強誘電体メモリが次世代の大容量ストレージメディアの一つとして研究されている。ＬｉＴａＯ₃などの強誘電体材料は微少領域毎に自発分極を持つことができ、この自発分極の向きを外部電界の印加により変えることができる。このため、自発分極の向きに対応したビット情報を強誘電体メモリに記録することが可能である。また、強誘電体材料の静電容量変化を検出することで自発分極の向きを検出することができる。

たとえば、特許文献２（特開２００４−１２７４８９号公報）および特許文献３（欧州特許出願公開第１３９８７７９号公報）には、強誘電体メモリに記録されたビット情報を再生し得る再生装置が開示されている。この再生装置は、強誘電体メモリのうちの微少な静電容量（Ｃ）を持つ分極部位とインダクタンス（Ｌ）を持つインダクタとで構成されるＬＣ共振回路を使用するものである。再生装置は、強誘電体メモリに交番電界を印加するために使用されるプローブ（探針）と、分極部位の静電容量（Ｃ）およびインダクタンス（Ｌ）で決定される周波数で発振する発振器と、発振器の出力を復調するＦＭ復調器とを有している。ＬＣ共振回路の共振周波数は１ＧＨｚ程度である。

特許文献２に開示される再生装置は、高分解能の実現のために発振器やＦＭ復調器を必要とするが、これら発振器やＦＭ復調器は集積回路化に適した構成とはいえない。また、発振器やＦＭ復調器はＧＨｚの高周波数帯域で動作する必要があるので、外部からのノイズや静電気の影響を受けやすいという問題がある。

また、特許文献２に開示されるような強誘電体メモリに記録された分極状態を検出するには、強誘電体材料の微少な静電容量の変化を検出する必要がある。しかしながら、特許文献１に記載されるようなセンサは、そのような微少な静電容量の変化を検出し得る能力を持たない。
特開平１１−１４４８２号公報（特許第３３８６３３６号公報） 特開２００４−１２７４８９号公報 欧州特許出願公開第１３９８７７９号公報（特許文献２に係る日本国特許出願の対応欧州特許出願に係る公開公報）

上記に鑑みて本発明の目的の一つは、被測定対象の微少な静電容量の変化を高感度で検出し得る静電容量検出装置を提供することである。また、本発明の他の目的は、比較的低周波で動作しても強誘電体材料の分極状態を高分解能で検出し得る静電容量検出装置を提供することである。本発明のさらに他の目的は、集積回路化に適した静電容量検出装置の提供である。

本発明の一態様による静電容量検出装置は、被測定対象の静電容量の変化を表す検出信号を与える静電容量検出装置であって、所定の周波数を持つ探索信号を生成してこれを前記被測定対象の一端に供給する信号発生器と、前記被測定対象の他端から得られる応答信号と前記探索信号とを差動増幅する差動増幅回路と、前記差動増幅回路からの増幅信号に基づいて前記検出信号を得る検出部と、を備え、前記差動増幅回路は、前記応答信号が入力される反転入力端子と、前記探索信号が入力される非反転入力端子と、前記増幅信号を出力する出力端子と、前記出力端子と前記反転入力端子との間に接続された帰還容量素子とを有する演算増幅器と、前記信号発生器と前記演算増幅器の前記非反転入力端子との間に介在して前記探索信号の電圧振幅を調整する振幅調整回路と、を含むことを特徴としている。

本発明の他の態様による静電容量検出装置は、被測定対象の静電容量の変化を表す検出信号を与える静電容量検出装置であって、所定の周波数を持つ探索信号を生成してこれを前記被測定対象の一端に供給する第１の信号発生器と、前記被測定対象の他端から得られる応答信号と一定の電圧を有する基準信号とを差動増幅する差動増幅回路と、前記探索信号とは逆の位相特性を持つ反転信号を生成する第２の信号発生器と、前記反転信号の電圧振幅を調整する振幅調整回路と、前記被測定対象の他端と前記第２の信号発生器との間に接続され且つ前記反転信号の電荷を蓄積する調整容量素子と、前記差動増幅回路からの増幅信号に基づいて前記検出信号を得る検出部と、を備えることを特徴としている。

図１は、本発明に係る実施例の静電容量検出装置の概略構成を示すブロック図である。 図２は、信号発生器の構成の一例を概略的に示す図である。 図３は、ゲイン／オフセット調整器および差動増幅回路の構成の一例を示す図である。 図４は、集積回路化に適した構成の他の例を示す図である。 図５は、集積回路化に適した構成のさらに他の例を示す図である。 図６は、第１実施例の静電容量検出装置の動作を説明するためのタイミングチャートである。 図７は、第１実施例の静電容量検出装置の構成の一部を概略的に示すブロック線図である。 図８は、本発明に係る第２実施例の差動増幅回路の構成の一例を概略的に示す図である。 図９は、可変容量素子である調整容量素子の構成の一例を概略的に示す図である。 図１０は、第２実施例の電圧調整回路およびオフセット調整回路の具体的な構成の一例を示す図である。 図１１は、第２実施例の差動増幅回路の変形例を概略的に示す図である。 図１２は、第２実施例の静電容量検出装置の構成の一部を概略的に示すブロック線図である。 図１３は、本発明に係る第３実施例の静電容量検出装置の概略構成を示すブロック図である。 図１４は、強誘電体媒体の断面図を概略的に示す図である。 図１５は、第３実施例の静電容量検出装置の動作を説明するためのタイミングチャートである。

符号の説明

１，１Ａ 静電容量検出装置
２ 被測定対象
１０，１０Ｂ 信号発生器
１１ ゲイン／オフセット調整器
１２，１２Ａ センサ部
１３ 差動増幅回路
１４ コントローラ

発明を実施するための形態

本出願は、日本国特許出願第２００６−０２９９１７号を優先権主張の基礎とするものであり、当該基礎出願の内容は本願に援用されるものとする。

以下、本発明に係る種々の実施例について説明する。

図１は、本発明に係る実施例の静電容量検出装置１の概略構成を示すブロック図である。この静電容量検出装置１は、信号発生器１０，センサ部１２，差動増幅型積分回路１３，コントローラ１４，同期検出部２２および演算部２３を有する。同期検出部２２は、第１サンプルホールド回路（Ｓ／Ｈ）２０Ａ，第２サンプルホールド回路（Ｓ／Ｈ）２０Ｂおよび信号算出部２１とで構成されている。この静電容量検出装置１は、センサ部１２に配置された被測定対象２の静電容量の変化を検出するものである。被測定対象２は、特に限定されるものではなく、たとえば、外部からの空気圧または接触圧に応じて変位しこの変位に応じて静電容量が変化する素子でもよいし、加速度もしくは角速度に応じて静電容量が変化する素子でもよい。

信号発生器１０は、コントローラ１４によって制御され、被測定対象２の一端に印加されるべき探索信号ｗ（ｔ）を生成する。後述する通り、探索信号ｗ（ｔ）は、所定の周波数と所定の電圧振幅とを有するパルス信号である。また信号発生器１０は、同期検出部２２のサンプルホールド回路２０Ａ，２０Ｂにそれぞれ供給されるべきサンプリングパルスＳＰ１，ＳＰ２と、差動増幅型積分回路１３に供給されるべきリセットパルスＲＰとを生成する。

図２にこの信号発生器１０の構成の一例を概略的に示す。図２を参照すると、信号発生器１０は、発振器３０，ｎビット・カウンタ３１（ｎは２以上の整数），アナログスイッチ３２およびデコーダ３３を有している。発振器３０は、たとえば水晶発振子などの発振素子を用いて高精度の基準クロックＣＬＫを生成し、この基準クロックＣＬＫをカウンタ３１に供給する。カウンタ３１は、基準クロックＣＬＫのパルスを計数してその計数値を表すｎビットの２進符号からなる出力ＣＳを与える。デコーダ３３は、カウンタ３１の出力ＣＳに基づいてサンプリングパルスＳＰ１，ＳＰ２とリセットパルスＲＰとを生成する。

アナログスイッチ３２は、基準電位Ｖｒｅｆに対して正の電圧極性を持つ電源電圧＋Ｖｄと、基準電位Ｖｒｅｆに対して負の電圧極性を持つ電源電位−Ｖｄとの供給を受けている。またアナログスイッチ３２は、カウンタ３１の出力ＣＳに基づいて、これら＋Ｖｄ，−Ｖｄの電源電圧を用いて＋Ｖｄの電圧を持つパルスと−Ｖｄの電圧を持つパルスとの組み合わせからなるパルス信号を探索信号ｗ（ｔ）として生成し得る。アナログスイッチ３２は、コントローラ１４からの制御信号に応じて、パルス信号の振幅，電圧極性，パルス幅および周波数の組み合わせを可変に設定することが可能である。なお、アナログスイッチ３２は、パルス信号に含まれ得るノイズ成分を除去するローパスフィルタを有してもよい。

本実施例では、基準電位ＶｒｅｆはＧＮＤレベル（接地電位）であり、アナログスイッチ３２は、探索信号ｗ（ｔ）を生成するために基準電位Ｖｒｅｆに対して正極性の電圧＋Ｖｄと負極性の電圧−Ｖｄとを用いるが、これに限定されるものではない。たとえば、アナログスイッチ３２は、ＧＮＤレベルより大きな基準電位Ｖｒｅｆに対して正の電圧極性を持つ電源電圧Ｖｐ（＝２×Ｖｒｅｆ）と、基準電位Ｖｒｅｆに対して負の電圧極性を持つ電源電圧Ｖｎ（＝ＧＮＤレベル）とを用いて探索信号ｗ（ｔ）を生成してもよい。

図１を参照すると、センサ部１２は、信号発生器１０からの探索信号ｗ（ｔ）を被測定対象２の一端に印加する一方、この探索信号ｗ（ｔ）の印加に応じて被測定対象２の他端で発生した応答信号ｖ１（ｔ）を差動増幅型積分回路１３に供給するものである。

差動増幅型積分回路１３（以下、単に「差動増幅回路１３」と呼ぶ。）は、信号発生器１０からの探索信号ｗ（ｔ）と、センサ部１２からの応答信号ｖ１（ｔ）とを差動増幅し、その増幅信号ｖ（ｔ）をサンプルホールド回路２０Ａ，２０Ｂの各々へ与える。

第１サンプルホールド回路２０Ａは、サンプリングパルスＳＰ１に応じて、差動増幅回路１３からの増幅信号ｖ（ｔ）の正ピークレベル（電圧レベルの極大値）をサンプリングしてこれを保持し、当該サンプリングされた正ピークレベルを持つピーク信号ｐｓ（ｔ）を信号算出部２１に与える。他方、第２サンプルホールド回路２０Ｂは、サンプリングパルスＳＰ２に応じて、差動増幅回路１３からの増幅信号ｖ（ｔ）の負ピークレベル（電圧レベルの極小値）をサンプリングしてこれを保持し、当該サンプリングされた負ピークレベルを持つボトム信号ｂｓ（ｔ）を信号算出部２１に与える。信号算出部２１は、ピーク信号ｐｓ（ｔ）の正ピークレベルとボトム信号ｂｓ（ｔ）の負ピークレベルとを加算し、あるいは正ピークレベルと負ピークレベルとのうちの一方から他方を減算する加減算器である。信号算出部２１は、コントローラ１４の制御により、加算または減算のいずれか一方を選択的に実行して検出信号ｄｓ（ｔ）を生成し得る。演算部２３は、検出信号ｄｓ（ｔ）に基づいて、被測定対象２に印加された圧力，または被測定対象２の角速度，加速度もしくは変位といった物理量を算出することができる。

第１実施例

以下、本発明の第１実施例について説明する。図３は、第１実施例に係る差動増幅回路１３の構成の一例を示す図である。差動増幅回路１３は、帰還容量素子６１およびリセットスイッチ６２を備えた演算増幅器６０とゲイン／オフセット調整器１１とを有する。ゲイン／オフセット調整器１１は、探索信号ｗ（ｔ）の電圧振幅を調整すると同時に探索信号ｗ（ｔ）の中心電圧をシフトさせるオフセット調整を実行する。ゲイン／オフセット調整器１１で調整された信号ｖ２（ｔ）は、演算増幅器６０の非反転入力端子（＋）に入力され、センサ部１２からの応答信号ｖ１（ｔ）は、演算増幅器６０の反転入力端子（−）に入力される。演算増幅器６０の反転入力端子（−）と出力端子との間には所定の静電容量Ｃ_Fを持つ帰還容量素子６１が接続され、この帰還容量素子６１と並列にリセットスイッチ６２が接続されている。リセットパルスＲＰに応じてリセットスイッチ６２がオンになり導通状態にされると、帰還容量素子６１の両端は短絡し、帰還容量素子６１に蓄積された電荷は放電されることとなる。

センサ部１２では、接続端子５１Ａ，５１Ｂは、被測定対象２と直接接続されるか、あるいは、被測定対象２と所定間隔を置いて近接して配置される。被測定対象２は、これら接続端子５１Ａ，５１Ｂ間に静電容量Ｃ_Pを有している。この被測定対象２の一端に接続端子５１Ａを介して探索信号ｗ（ｔ）が印加されると、この印加に応じて接続端子５１Ｂに応答信号ｖ１（ｔ）が発生し、この応答信号ｖ１（ｔ）が演算増幅器６０の反転入力端子（−）に供給される。

図３に示されるゲイン／オフセット調整器１１は、抵抗Ｒ１を持つ第１抵抗素子４０と、抵抗Ｒ２を持つ第２抵抗素子４１とからなる振幅調整回路を有し、さらに、探索信号ｗ（ｔ）のＤＣ成分を除去するために使用される第１容量素子４２と、探索信号ｗ（ｔ）の高域成分に存在するノイズを除去するために使用される第２容量素子４３とを有する。抵抗Ｒ１，Ｒ２の値を適宜選択することで、探索信号ｗ（ｔ）の電圧を最適なレベルに調整することができる。なお、第１抵抗素子４０の一端は信号発生器１０に接続され、当該第１抵抗素子４０の他端は第２抵抗素子４１の一端と接続され、当該第２抵抗素子４１の他端は接地されている。また、第１容量素子４２および第２容量素子４３は直列接続されており、第２容量素子４３の一端は接地されている。これら第１容量素子４２と第２容量素子４３との間の接続点Ｎ１から調整信号ｖ２（ｔ）が差動増幅回路１３に供給される。

また、ゲイン／オフセット調整器１１は、直列接続された抵抗素子４４と可変抵抗素子４５とからなるオフセット調整回路を有する。抵抗素子４４の一端には正極性の電源電圧＋Ｖｄが供給され、可変抵抗素子４５の一端には負極性の電源電圧−Ｖｄが供給されている。接続点Ｎ１は、可変抵抗素子４５に接続されている。この可変抵抗素子４５の抵抗値を調整することで、探索信号ｗ（ｔ）の中心電圧を所望レベルに調整することができる。

このようにゲイン／オフセット調整器１１は探索信号ｗ（ｔ）の電圧振幅とオフセット（中心電圧と所望レベル間の差）とを調整し、その調整信号ｖ２（ｔ）を演算増幅器６０に供給しており、演算増幅器６０は、その調整信号ｖ２（ｔ）の電圧を基準電圧として使用しつつ、反転入力端子（−）と非反転入力端子（＋）との間の電圧差を増幅（差動増幅）するものである。それゆえ、検出感度向上のために帰還容量素子６１の静電容量Ｃ_Fを小さくしても、演算増幅器６０の出力の飽和を防止することが可能であり、ＳＮ比（signal-to-noise ratio）の向上も可能である。

従来技術では、演算増幅器６０の非反転入力端子（＋）に一定の基準電圧（たとえば、接地電圧）が印加されていたが、これでは、検出感度を向上させるために帰還容量素子６１の静電容量Ｃ_Fを小さくし過ぎると、演算増幅器６０の出力である増幅信号ｖ（ｔ）は、演算増幅器６０の出力ダイナミックレンジを超えることができずに飽和してしまう。一方、本実施例は、応答信号ｖ１（ｔ）と略同じ位相特性を持つ調整信号ｖ２（ｔ）を基準信号として使用しこの調整信号ｖ２（ｔ）を非反転入力端子（＋）に入力する構成を採用する。また、増幅信号ｖ（ｔ）が演算増幅器６０の出力ダイナミックレンジに収まるように、ゲイン／オフセット調整器１１で調整信号ｖ２（ｔ）の電圧振幅と中心電圧とを調整することができる。それゆえ、たとえ静電容量Ｃ_Fを小さくしても、増幅信号ｖ（ｔ）の電圧レベルは飽和レベルに達することなく適切な範囲に制限され得る。したがって、被測定対象２の静電容量Ｃ_Pの変化を高感度で検出することが可能である。

なお、図３の例では、帰還容量素子６１とリセットスイッチ６２の組み合わせの数は一組だけであるが、これに限らず、複数組の帰還容量素子とリセットスイッチの組み合わせを、反転入力端子（−）と出力端子との間に接続してもよい。これにより、被測定対象２に応じて最適な静電容量を持つ帰還容量素子を選択して検出感度を調整することが可能になる。

また、図３に示した構成は集積回路化に適した構成である。すなわち、信号発生器１０，ゲイン／オフセット調整器１１および差動増幅回路１３を集積回路に組み込むように容易に設計することができる。さらに集積回路化に適した構成を図４に示す。図４に示される構成は、ゲイン／オフセット調整器１１Ａを除いて図３に示した構成と同じである。

図４を参照すると、ゲイン／オフセット調整器１１Ａは、ゲインレジスタ４６Ａ、オフセットレジスタ４６Ｂ、Ｄ／Ａ変換器（ＤＡＣ）４７Ａ，４７Ｂ、アナログ加算器４８および可変利得増幅器（ＶＧＡ；Variable Gain amplifier）４９を含む。ゲインレジスタ４６Ａとオフセットレジスタ４６Ｂは、それぞれ、コントローラ１４（図１）から与えられた制御信号ＲＤ１，ＲＤ２の値を保持する。Ｄ／Ａ変換器４７Ａは、ゲインレジスタ４６Ａの出力をＤ／Ａ変換し、その変換信号を可変利得増幅器４９に供給する。可変利得増幅器４９は、Ｄ／Ａ変換器４７Ａからの変換信号の電圧に応じた利得で探索信号ｗ（ｔ）の電圧振幅を増幅することができる。他方、Ｄ／Ａ変換器４７Ｂは、オフセットレジスタ４６Ｂの出力をＤ／Ａ変換し、その変換信号をアナログ加算器４８に供給する。アナログ加算器４８は、可変利得増幅器４９からの増幅信号にＤ／Ａ変換器４７Ｂからの変換信号を加算することによって探索信号ｗ（ｔ）の中心電圧をシフトさせる。

このようにコントローラ１４からの制御信号ＲＤ１に応じて可変利得増幅器４９の利得を可変に設定でき、コントローラ１４からの制御信号ＲＤ２に応じて探索信号ｗ（ｔ）のオフセット調整量を可変に設定できる。よって、増幅信号ｖ（ｔ）の電圧レベルが飽和レベルに達することなく演算増幅器６０の出力ダイナミックレンジに収まるように、適切なオフセット調整量および適切な利得を設定することが可能である。

集積回路化に適した差動増幅回路１３のさらに他の例を図５に示す。図５に示される構成は、ゲイン／オフセット調整器１１Ｂと信号発生器１０Ｂとを除いて図３に示した構成と同じである。図５のゲイン／オフセット調整器１１Ｂは、ゲインレジスタ４６Ａ，オフセットレジスタ４６Ｂ，デジタル乗算器４９Ｄ，デジタル加算器４８ＤおよびＤ／Ａ変換器（ＤＡＣ）４７Ｃ，４７Ｄを含む。信号発生器１０Ｂは、デジタル探索信号ｗｄ（ｔ）を出力し、Ｄ／Ａ変換器４７Ｄは、デジタル探索信号ｗｄ（ｔ）をＤ／Ａ変換してその変換信号を探索信号ｗ（ｔ）として与える。ゲインレジスタ４６Ａとデジタル乗算器４９ＤとＤ／Ａ変換器４７Ｃとでデジタル増幅回路（振幅調整回路）が構成され、オフセットレジスタ４６Ｂとデジタル加算器４８ＤとＤ／Ａ変換器４７Ｃとでオフセット調整回路が構成される。なお、ＤＳＰ（Digital Signal Processor）などのデジタル信号処理用プロセッサによって、レジスタ４６Ａ，４６Ｂ、デジタル乗算器４９Ｄおよびデジタル加算器４８Ｄが構成されてもよい。

図５に示されるゲインレジスタ４６Ａとオフセットレジスタ４６Ｂは、それぞれ、コントローラ１４（図１）からの制御信号ＲＤ１，ＲＤ２の値を保持する。デジタル乗算器４９Ｄは、ゲインレジスタ４６Ａの出力を信号発生器１０Ｂのデジタル出力ｗｄ（ｔ）に乗算し、デジタル加算器４８Ｄは、デジタル乗算器４９Ｄの出力にオフセットレジスタ４６Ｂの出力を加算する。Ｄ／Ａ変換器４７Ｃは、デジタル加算器４８Ｄからのデジタル信号をＤ／Ａ変換することで調整信号ｖ２（ｔ）を生成することとなる。

ゲインレジスタ４６Ａの保持する値を調整することでデジタル増幅回路の利得を可変に設定でき、オフセットレジスタ４６Ｂの保持する値を調整することで調整信号ｖ２（ｔ）のオフセット調整量を可変に設定できる。このため、探索信号ｗ（ｔ）に対して所望の利得で増幅され且つオフセット調整を施した調整信号ｖ２（ｔ）を得ることができる。したがって、増幅信号ｖ（ｔ）の電圧レベルが飽和レベルに達することなく演算増幅器６０の出力ダイナミックレンジに収まるように、適切なオフセット調整量および適切な利得を設定することが可能である。

次に、図６（Ａ）〜（Ｌ）のタイミングチャートを参照しつつ、上記静電容量検出装置１の動作の一例を以下に詳説する。この例では、図２の発振器３０は図６（Ａ）に示される基準クロックＣＬＫを生成し、図２のカウンタ３１は、基準クロックＣＬＫのパルスを計数して３ビットの２進符号Ｑ₀，Ｑ₁，Ｑ₂を生成するものとする。カウンタ３１は、基準クロックＣＬＫを２分周して図６（Ｂ）に示すような最下位ビット（ＬＳＢ）Ｑ₀を生成し、同時に、基準クロックＣＬＫを８分周して図６（Ｃ）に示すような最上位ビット（ＭＳＢ）Ｑ₂を生成する。図６（Ｄ）にカウンタ３１の保持するカウント値を示す。

図２のアナログスイッチ３２は、図６（Ｅ）に示されるように、最上位ビットＱ₂に同期して、正極性の電圧＋Ｖｄを持つ正極性パルスと負極性の電圧−Ｖｄを持つ負極性パルスとを交互に探索信号ｗ（ｔ）として発生する。すなわち、最上位ビットＱ₂の信号レベルが低レベルであれば正極性パルスが生成され、最上位ビットＱ₂の信号レベルが高レベルであれば負極性パルスが生成される。これら正極性パルスおよび負極性パルスは、探索信号ｗ（ｔ）としてゲイン／オフセット調整器１１に供給される。

アナログスイッチ３２が正極性パルスの探索信号ｗ（ｔ）を被測定対象２の一端に印加する期間には、図６（Ｇ）に示されるように、演算増幅器６０の出力ｖ（ｔ）の電圧レベルは下降した後に負ピークレベルに達する。他方、負極性パルスの探索信号ｗ（ｔ）が被測定対象２の一端に印加される期間には、図６（Ｇ）に示されるように、演算増幅器６０の出力ｖ（ｔ）の電圧レベルは上昇した後に正ピークレベルに達する。

一方、図２のデコーダ３３は、図６（Ｆ）に示されるように、探索信号ｗ（ｔ）の正極性パルスと負極性パルスの各々が生成される直前に、高レベルのリセットパルスＲＰを生成する。このリセットパルスＲＰは、図３の差動増幅回路１３のリセットスイッチ６２をオンにして帰還容量素子６１に蓄積された電荷を放電させる。これにより演算増幅器６０の出力ｖ（ｔ）の電圧レベルは、図６（Ｇ）に示されるように、上昇または下降する前に基準電位Ｖｒｅｆに固定されることとなる。

図１の第１サンプルホールド回路２０Ａは、図６（Ｈ）に示されるサンプリングパルスＳＰ１の立ち下がりエッジで増幅信号ｖ（ｔ）の正ピークレベルをサンプリングしてこれを保持する。この結果、ピーク信号ｐｓ（ｔ）は、図６（Ｊ）に示されるような正ピークレベルを持つ波形を形成する。また、図１の第２サンプルホールド回路２０Ｂは、図６（Ｉ）に示されるサンプリングパルスＳＰ２の立ち下がりエッジで増幅信号ｖ（ｔ）の負ピークレベルをサンプリングしてこれを保持する。この結果、ボトム信号ｂｓ（ｔ）は、図６（Ｋ）に示されるような負ピークレベルを持つ波形を形成する。

図１の信号算出部２１は、基準電位Ｖｒｅｆからみて正の電圧極性を持つ正ピークレベルから、負の電圧極性を持つ負ピークレベルを減算することで図６（Ｌ）に示されるようなピークトゥピーク電圧を示す検出信号ｄｓ（ｔ）を生成することができる。以下に説明するように、この検出信号ｄｓ（ｔ）の電圧変化量は被測定対象２の静電容量Ｃ_Pの変化量ΔＣ_Pに略比例するので、検出信号ｄｓ（ｔ）の電圧を監視することで被測定対象２の静電容量変化を検出することが可能となる。

以下、理論的な背景を説明する。図７は、ゲイン／オフセット調整器１１、被測定対象２、演算増幅器６０および帰還容量素子６１からなる系を示すブロック線図である。図７では、図３に示される時間ｔに関する関数ｗ（ｔ），ｖ１（ｔ），ｖ２（ｔ），ｖ（ｔ）のラプラス変換を、それぞれ、Ｗ（ｓ），Ｖ₁（ｓ），Ｖ₂（ｓ），Ｖ（ｓ）で表すものとする。ここで、ｓは、ラプラス変換の変数（ラプラス演算子）である。また、被測定対象２の伝達特性（インピーダンス）をＺ₁（ｓ）、演算増幅器６０のオープンループゲインをμ、帰還容量素子６１の伝達特性（インピーダンス）をＺ₂（ｓ）、でそれぞれ表すものとする。さらに説明の便宜上、ゲイン／オフセット調整器１１の伝達特性Ｇは利得（ゲイン）のみを示すものとする。

演算増幅器６０の入力インピーダンスが略無限大のとき、次式（１）および（２）が与えられる。

上式（２）のＶ₁（ｓ），Ｖ₂（ｓ）を上式（１）に代入し、式（１）を整理すると、次式（３）が与えられる。

被測定対象２の静電容量はＣ_Pであるから、被測定対象２の伝達特性は、Ｚ₁（ｓ）＝１／（Ｃ_P×ｓ）、となる。また、帰還容量素子６１の静電容量はＣ_Fであるから、帰還容量素子６１の伝達特性は、Ｚ₂（ｓ）＝１／（Ｃ_F×ｓ）、である。よって、上式（３）は次式（４）に変形される。

オープンループゲインμが略無限大とすれば、上式（４）の伝達関数Ｖ（ｓ）／Ｗ（ｓ）は次式（４ａ）のようになる。

なお、上式（４ａ）において、ラプラス演算子ｓをｊω（ｊは虚数単位、ωは角周波数）で置き換えれば、周波数伝達関数Ｖ（ｊω）／Ｗ（ｊω）が求まる。

ゲイン／オフセット調整器１１の利得Ｇは一定であり、帰還容量素子６１の静電容量Ｃ_Fも一定であるから、上式（４ａ）で示される伝達関数Ｖ（ｓ）／Ｗ（ｓ）の変化量は、次式（４ｂ）で与えられる。

上式（４ｂ）から明らかなように、伝達関数Ｖ（ｓ）／Ｗ（ｓ）の変化量は被測定対象２の静電容量Ｃ_Pの変化量ΔＣ_Pに比例する。また、探索信号ｗ（ｔ）の印加振幅値＋Ｖｄ，−Ｖｄはそれぞれ一定であるから、増幅信号ｖ（ｔ）のピークトゥピーク電圧を示す検出信号ｄｓ（ｔ）の変化を検出することで被測定対象２の静電容量変化を検出することができる。

また、ゲイン／オフセット調整器１１の利得Ｇは、静電容量変化の検出前の初期状態において増幅信号ｖ（ｔ）の振幅が略ゼロになるように調整されることが望ましい。これは、被測定対象２の静電容量Ｃ_Pが初期状態の静電容量Ｃ_P（０）から変化したときに、増幅信号ｖ（ｔ）の電圧レベルが飽和レベルに達することを極力避けるためである。

増幅信号ｖ（ｔ）の振幅が常にゼロであれば、上式（４ａ）の左辺はゼロになる。このとき、上式（４ａ）は次式（５）に変形される。

したがって、初期状態での静電容量Ｃ_P（０）が既知であれば、上式（５）を用いて好適な利得Ｇを決定することができる。

あるいは、図４に示したゲイン／オフセット調整器１１を用いて、増幅信号ｖ（ｔ）の振幅が略ゼロになるように可変利得増幅器４９の利得Ｇを調整することが可能である。すなわち、図１のコントローラ１４は、図４のゲインレジスタ４６Ａに与える制御信号ＲＤ１の値を段階的に変えることにより、たとえば０．５ｄＢ単位で可変利得増幅器４９の利得Ｇを段階的に変化させることができる。コントローラ１４は、各段階において、図１の演算部２３で測定される増幅信号ｖ（ｔ）の振幅が略ゼロであるか否かを判定する。あるいは、コントローラ１４は、増幅信号ｖ（ｔ）の振幅が最もゼロに近くなる段階を探索してもよい。そして、コントローラ１４は、増幅信号ｖ（ｔ）の振幅が略ゼロになった段階での利得Ｇ、あるいは、増幅信号ｖ（ｔ）の振幅が最もゼロに近い段階での利得Ｇを決定することができる。

なお、上式（５）を変形すれば、初期状態での静電容量Ｃ_P（０）は、以下の式（６）で与えられる。

前述の方法によって利得Ｇが決定されれば、式（６）を用いて静電容量Ｃ_P（０）を算出することが可能である。

さらに上式（５）の利得Ｇを上式（４ａ）に代入して式（４ａ）を整理すると、伝達関数Ｖ（ｓ）／Ｗ（ｓ）は次式（７）で与えられる。

被測定対象２の静電容量の変化量ΔＣ_Pを、ΔＣ_P＝Ｃ_P−Ｃ_P（０）、で表すとき、上式（７）は次式（８）に変形され得る。

帰還容量素子６１の静電容量Ｃ_Fが被測定対象２の静電容量Ｃ_P（０）のｋ倍（ｋは実数）となるように選択された場合（すなわち、Ｃ_F＝ｋ×Ｃ_P（０）、の等式が成立する場合）、上式（８）は、次式（９）に変形され得る。

したがって、たとえば、係数ｋが「１．０」、「０．１」の値のときの伝達関数Ｖ（ｓ）／Ｗ（ｓ）は、それぞれ、次式（９ａ），（９ｂ）で与えられる。

上式（９ａ），（９ｂ）に例示されるように帰還容量素子６１の静電容量Ｃ_Fが小さいほどに、被測定対象２の静電容量変化の検出感度が向上することが分かる。

第２実施例

次に、本発明の第２実施例について説明する。図８は、第２実施例に係る差動増幅回路１３の構成の一例を概略的に示す図である。この差動増幅回路１３は、上記第１実施例と同様に、帰還容量素子６１およびリセットスイッチ６２を備えた演算増幅器６０を有する。また差動増幅回路１３は、制御レジスタ５２，Ｄ／Ａ変換器（ＤＡＣ）５３，電圧調整回路１５Ａ，オフセット調整回路１５Ｂおよび調整容量素子１６を有している。図８では、信号発生器１０が本発明の「探索信号を生成する第１の信号発生器」に相当し、電圧調整回路１５Ａが本発明の「反転信号を生成する第２の信号発生器」に相当する。

電圧調整回路１５Ａは、信号発生器１０と接続され、調整容量素子１６を介して演算増幅器６０の反転入力端子（−）と接続され、調整容量素子１６を介してセンサ部１２の被測定対象２と並列に接続されている。電圧調整回路１５Ａは、信号発生器１０からの探索信号ｗ（ｔ）の位相特性を反転して反転信号ｗ２（ｔ）を生成し、同時に、コントローラ１４（図１）からの制御信号ＲＤ１に応じて探索信号ｗ（ｔ）の電圧振幅を調整する機能を有する。

調整容量素子１６は、信号発生器１０と演算増幅器６０の反転入力端子（−）との間に介在し且つ電圧調整回路１５Ａと直列に接続されている。電圧調整回路１５Ａの出力である反転信号ｗ２（ｔ）の電荷はこの調整容量素子１６に蓄積される。制御レジスタ５２は、コントローラ１４（図１）からの制御信号ＲＤ３の値を保持する。Ｄ／Ａ変換器５３は、この制御レジスタ５２の出力をＤ／Ａ変換し、その変換信号を調整容量素子１６に与える。調整容量素子１６は、Ｄ／Ａ変換器５３からの変換信号の電圧Ｖｓｃに応じて変化し得る静電容量を持つ可変容量素子である。

調整容量素子１６の構成の一例を図９に概略的に示す。図９の調整容量素子１６は、直列接続された一対の可変容量ダイオード５６Ａ，５６Ｂと、２個の容量素子５７Ａ，５７Ｂと、３個の抵抗素子５８Ａ，５８Ｂ，５８Ｃとからなる。可変容量ダイオード５６Ａ，５６Ｂとしては、たとえば、バラクタ・ダイオードが使用されればよい。一方の可変容量ダイオード５６Ａのカソードは他方の可変容量ダイオード５６Ｂのカソードに接続され、これら一対の可変容量ダイオード５６Ａ，５６Ｂ間の接続中点Ｎ２が、抵抗素子５８Ｃを介してＤ／Ａ変換器５３の出力端と接続されている。一方の可変容量ダイオード５６Ａのアノードは、静電容量Ｃ_Bを持つ容量素子５７Ａを介して電圧調整回路１５Ａと接続されており、他方の可変容量ダイオード５６Ｂのアノードは、静電容量Ｃ_Bを持つ容量素子５７Ｂを介して演算増幅器６０の反転入力端子（−）に接続されている。容量素子５７Ａ，５７Ｂは、ＤＣ成分を遮断するための結合用コンデンサである。これら結合用コンデンサ５７Ａ，５７Ｂの静電容量Ｃ_Bが、可変容量ダイオード５６Ａ，５６Ｂの直列容量Ｃ_DVよりも極めて大きくなるように容量Ｃ_B，Ｃ_DVを設定した場合（すなわち、Ｃ_B＞＞Ｃ_DVの場合）、調整容量素子１６の静電容量Ｃ_Vは直列容量Ｃ_DVに略等しいとみなすことができる。

Ｄ／Ａ変換器５３からの制御電圧Ｖｓｃが逆バイアス電圧として可変容量ダイオード５６Ａ，５６Ｂのカソードに印加されると、可変容量ダイオード５６Ａ，５６Ｂの静電容量はその制御電圧に応じて変化し得る。それゆえ、制御レジスタ５２の保持する値を調整することで調整容量素子１６の静電容量Ｃ_Vを所望の値に設定することが可能である。

なお、図８の調整容量素子１６の代わりに、並列に接続され互いに異なる固定静電容量を持つ複数の容量素子とスイッチング素子と（図示せず）を用いてもよい。かかる場合、スイッチング素子は、コントローラ１４（図１）からの制御信号ＲＤ３に応じてこれら複数の容量素子のうちのいずれかを選択し、選択された容量素子をセンサ部１２の被測定対象２と並列に接続することとなる。

図８を参照すると、オフセット調整回路１５Ｂは、コントローラ１４（図１）からの制御信号ＲＤ２に応じて、略一定の基準電圧Ｖｒｅｆ１を持つ基準信号の中心電圧を所望レベルにシフトさせて基準信号のオフセット（中心電圧と所望レベル間の差）を調整する機能を有している。これによりオフセット調整回路１５Ｂは、略一定の電圧Ｖｏｓを持つ調整信号ｖ２（ｔ）を演算増幅器６０の非反転入力端子（＋）に供給する。基準電圧Ｖｒｅｆ１は、たとえばＧＮＤレベルに設定すればよいが、これに限定されるものではない。

電圧調整回路１５Ａおよびオフセット調整回路１５Ｂの具体的な構成の一例を図１０に示す。図１０に示される通り、電圧調整回路（振幅調整回路）１５Ａは、ゲインレジスタ５２Ａ，Ｄ／Ａ変換器（ＤＡＣ）５３Ａおよび可変利得増幅器（ＶＧＡ）５５を含む。ゲインレジスタ５２Ａは、コントローラ１４（図１）から与えられた制御信号ＲＤ１の値を保持する。Ｄ／Ａ変換器５３Ａは、ゲインレジスタ５２Ａの出力をＤ／Ａ変換し、その変換信号を可変利得増幅器５５に供給する。可変利得増幅器５５は、Ｄ／Ａ変換器５３Ａからの変換信号の電圧に応じた利得で、探索信号ｗ（ｔ）の位相特性を反転し且つその電圧振幅を増幅することができる。可変利得増幅器５５の利得がたとえば「−１」に設定されれば、電圧調整回路１５Ａは、探索信号ｗ（ｔ）を反転信号−ｗ（ｔ）（＝ｗ２（ｔ））に変換することとなる。

他方、図１０に示される通り、オフセット調整回路１５Ｂは、オフセットレジスタ５２Ｂ，Ｄ／Ａ変換器（ＤＡＣ）５３Ｂおよびアナログ加算器５４を含む。オフセットレジスタ５２Ｂは、コントローラ１４（図１）から与えられた制御信号ＲＤ２の値を保持する。Ｄ／Ａ変換器５３Ｂは、オフセットレジスタ５２Ｂの出力をＤ／Ａ変換し、その変換信号をアナログ加算器５４に供給する。アナログ加算器５４は、基準電圧Ｖｒｅｆ１に当該変換信号の電圧を加算することでオフセット調整をすることができる。

上記の通り、第２実施例の差動増幅回路１３では、電圧調整回路１５Ａは、探索信号ｗ（ｔ）とは逆の位相特性を持つ反転信号ｗ２（ｔ）を生成し、調整容量素子１６は、前記被測定対象２の他端に結合する端子５１Ｂと電圧調整回路１５Ａとの間に接続されており、反転信号ｗ２（ｔ）の電荷を蓄積する。このため、調整容量素子１６の静電容量Ｃ_Vを調整することで、帰還容量素子６１に流れ込む電流量を制御することができる。それゆえ調整容量素子１６の静電容量Ｃ_Vを調整すれば、検出感度向上のために帰還容量素子６１の静電容量Ｃ_Fを小さくしても、演算増幅器６０の出力の飽和を防止することが可能であり、ＳＮ比の向上も可能になる。したがって、被測定対象２の静電容量Ｃ_Pの変化を高感度で検出することが可能である。

また、電圧調整回路１５Ａで探索信号ｗ（ｔ）の電圧振幅を調整し、オフセット調整回路１５Ｂで演算増幅器６０の非反転入力端子（＋）に印加すべき電圧Ｖｏｓを所望レベルに調整することができる。このため、増幅信号ｖ（ｔ）の電圧レベルが演算増幅器６０の出力ダイナミックレンジに収まるように、探索信号ｗ（ｔ）の電圧振幅および電圧Ｖｏｓを個別に調整することが可能である。

図１１は、上記第２実施例の差動増幅回路１３の変形例を概略的に示す図である。図１１に示される通り、本変形例の差動増幅回路１３は、図１０に示した差動増幅回路１３と同様に、制御レジスタ５２，Ｄ／Ａ変換器（ＤＡＣ）５３，オフセット調整回路１５Ｂ，調整容量素子１６および演算増幅器６０を有する。本変形例の差動増幅回路１３は、Ｄ／Ａ変換器（ＤＡＣ）５３Ｃと電圧調整回路１５Ａｄとを有する点で、図１０に示した差動増幅回路１３とは異なる構成を有している。また、図１１に示される信号発生器１０Ｂは、デジタル探索信号ｗｄ（ｔ）と、当該デジタル探索信号ｗｄ（ｔ）とは逆の位相特性を持つ反転信号−ｗｄ（ｔ）とを差動増幅回路１３に供給するものである。この変形例では、信号発生器１０Ｂが、本発明の「探索信号を生成する第１の信号発生器」と「反転信号を生成する第２の信号発生器」とに相当する。

本変形例の差動増幅回路１３において、Ｄ／Ａ変換器５３Ｃは、信号発生器１０Ｂからのデジタル探索信号ｗｄ（ｔ）をＤ／Ａ変換してその変換信号を探索信号ｗ（ｔ）としてセンサ部１２に供給する。

電圧調整回路１５Ａｄは、ゲインレジスタ５２Ａ，デジタル乗算器５５ＤおよびＤ／Ａ変換器５３Ａを含む。ゲインレジスタ５２Ａは、コントローラ１４（図１）からの制御信号ＲＤ１の値を保持する。デジタル乗算器５５Ｄは、信号発生器１０Ｂからの反転信号−ｗｄ（ｔ）にゲインレジスタ５２Ａの出力を乗算する。Ｄ／Ａ変換器５３Ａは、デジタル乗算器５５Ｄの出力をＤ／Ａ変換してその変換信号を調整信号ｗ２（ｔ）として調整容量素子１６に与える。したがって、ゲインレジスタ５２Ａとデジタル乗算器５５ＤとＤ／Ａ変換器５３Ａとでデジタル増幅回路（振幅調整回路）が構成される。電圧調整回路１５Ａｄのゲインレジスタ５２Ａの保持する値を調整することで当該デジタル増幅回路の利得を可変に設定することが可能である。

以下、理論的な背景を説明する。図１２は、上記電圧調整回路１５Ａ，調整容量素子１６，被測定対象２，演算増幅器６０および帰還容量素子６１からなる系を示すブロック線図である。図１２では、図８に示される時間ｔに関する関数ｗ（ｔ），ｖ１（ｔ），ｖ２（ｔ），ｖ（ｔ）のラプラス変換を、それぞれ、Ｗ（ｓ），Ｖ₁（ｓ），Ｖ₂（ｓ），Ｖ（ｓ）で表すものとする。ここで、ｓは、ラプラス変換の変数（ラプラス演算子）である。また、被測定対象２の伝達特性（インピーダンス）をＺ₁（ｓ）、演算増幅器６０のオープンループゲインをμ、帰還容量素子６１の伝達特性（インピーダンス）をＺ₂（ｓ）、調整容量素子１６の伝達特性（インピーダンス）をＺ₃（ｓ）、でそれぞれ表すものとする。さらに説明の便宜上、電圧調整回路１５Ａの伝達特性−Ｇは反転利得のみを示し、また非反転入力端子（＋）に入力される調整信号ｖ２（ｔ）の電圧はゼロである（すなわち、Ｖ₂（ｓ）＝０）とする。

演算増幅器６０の入力インピーダンスが略無限大であり、演算増幅器６０のオープンループゲインμも略無限大であるとき、伝達関数Ｖ（ｓ）／Ｗ（ｓ）は、次式（１０）で与えられる。

被測定対象２の静電容量はＣ_Pであるから、被測定対象２の伝達特性は、Ｚ₁（ｓ）＝１／（Ｃ_P×ｓ）、また帰還容量素子６１の静電容量はＣ_Fであるから、帰還容量素子６１の伝達特性は、Ｚ₂（ｓ）＝１／（Ｃ_F×ｓ）、さらに調整容量素子１６の静電容量はＣ_Vであるから、調整容量素子１６の伝達特性は、Ｚ₃（ｓ）＝１／（Ｃ_V×ｓ）、である。よって、上式（１０）は次式（１０ａ）に変形される。

電圧調整回路１５Ａの反転利得−Ｇは、静電容量変化の検出前の初期状態において増幅信号ｖ（ｔ）の振幅が略ゼロになるように調整されることが望ましい。これは、被測定対象２の静電容量Ｃ_Pが初期状態の静電容量Ｃ_P（０）から変化したときに、増幅信号ｖ（ｔ）の電圧レベルが飽和レベルに達することを極力避けるためである。

増幅信号ｖ（ｔ）の振幅が常にゼロであれば、上式（１０）の左辺はゼロになる。このとき、上式（１０ａ）は次式（１１）に変形される。

したがって、初期状態での静電容量Ｃ_P（０）が既知であれば、増幅信号ｖ（ｔ）の振幅が略ゼロになるように電圧調整回路１５Ａの利得を調整することが可能である。すなわち、図１のコントローラ１４は、たとえば、図１０のゲインレジスタ５２Ａに与える制御信号ＲＤ１の値を段階的に変えることにより電圧調整回路（デジタル増幅回路）１５Ａの利得を段階的に変化させることができる。コントローラ１４は、各段階において、図１の演算部２３で測定される増幅信号ｖ（ｔ）の振幅が略ゼロであるか否かを判定する。あるいは、コントローラ１４は、増幅信号ｖ（ｔ）の振幅が最もゼロに近くなる段階を探索してもよい。そして、コントローラ１４は、増幅信号ｖ（ｔ）の振幅が略ゼロになった段階での反転利得−Ｇ、あるいは、増幅信号ｖ（ｔ）の振幅が最もゼロに近い段階での反転利得−Ｇを決定することができる。

さらに上式（１１）の利得Ｇを上式（１０ａ）に代入して式（１０ａ）を整理すると、伝達関数Ｖ（ｓ）／Ｗ（ｓ）は次式（１２）で与えられる。

ここで、ΔＣ_P＝Ｃ_P−Ｃ_P（０）、であり、ΔＣ_Pは、被測定対象２の静電容量の変化量を表している。

帰還容量素子６１の静電容量Ｃ_Fが被測定対象２の静電容量Ｃ_P（０）のｋ倍（ｋは実数）となるように選択された場合（すなわち、Ｃ_F＝ｋ×Ｃ_P（０）、の等式が成立する場合）、上式（１２）は、次式（１３）に変形され得る。

したがって、たとえば、係数ｋが「１．０」、「０．１」の値のときの伝達関数Ｖ（ｓ）／Ｗ（ｓ）は、それぞれ、次式（１３ａ），（１３ｂ）で与えられる。

上式（１３ａ），（１３ｂ）に例示されるように帰還容量素子６１の静電容量Ｃ_Fが小さいほどに、被測定対象２の静電容量変化の検出感度が向上することが分かる。また、係数ｋが「０．１」の値を持つとき、上記第１実施例は、上式（９ｂ）に示されるように０．９倍の感度で被測定対象２の静電容量変化を検出できるのに対し、第２実施例は、上式（１３ｂ）に示されるように１０倍の感度で被測定対象２の静電容量変化を検出できる。

したがって、第２実施例の差動増幅回路１３は、第１実施例と比べるとより高感度で静電容量変化を検出することが可能である。ただし、第１実施例の差動増幅回路１３は、第２実施例の調整容量素子１６を必要とせず、反転信号ｗ２（ｔ）を生成するための構成を必要としないので、第２実施例と比べると簡易構成を実現できるという利点がある。

第３実施例

次に、本発明の第３実施例について説明する。図１３は、第３実施例に係る静電容量検出装置１Ａの概略構成を示すブロック図である。この静電容量検出装置１Ａは、信号発生器１０，差動増幅回路１３およびコントローラ１４を有しており、これら構成要素１０，１３，１４は、それぞれ、上記実施例の静電容量検出装置１の構成要素１０，１３，１４と略同じ機能を有する。静電容量検出装置１Ａは、さらに、センサ部１２Ａ，同期検出部２４および演算部２５を有している。この静電容量検出装置１Ａは、センサ部１２Ａに配置された被測定対象である強誘電体媒体２の静電容量の変化を検出し、その検出結果に基づいて強誘電体媒体２に記録されたビット情報を再生するものである。

この静電容量検出装置１Ａの信号発生器１０は図２に示した構成を有すればよく、差動増幅回路１３は、図３，図４，図８または図１０に示した構成を有すればよい。あるいは、静電容量測定装置１Ａは、図５または図１１に示した信号発生器１０Ｂおよび差動増幅回路１３で構成されてもよい。

図１３に示されるように、センサ部１２Ａは、円盤状の強誘電体媒体２が載置される移動ステージ７２を有する。この移動ステージ７２は、アクチュエータ（図示せず）を用いて２軸方向または３軸方向に強誘電体媒体２を駆動することができる。また、センサ部１２Ａは、先端が強誘電体媒体２の表面に対向するように配置された針状のプローブ（探針）７１と、このプローブ７１の周囲に配置された円環状のプローブ７０とを有する。

環状プローブ７０は、強誘電体媒体２の表面と離間し、且つその中心軸がプローブ７１の軸と略一致するように配置される。プローブ７１の先端は、数ｎｍ〜数十ｎｍの半径を有し、強誘電体媒体２の表面と接触するか、あるいは強誘電体媒体２の表面に近接配置される。プローブ７１は、たとえば、シリコンなどの半導体材料を白金インジウムなどの保護膜で被覆することで作製することができる。

図１４（Ａ）の断面図に概略的に示されるように、強誘電体媒体２は、背面基板２Ａと、この背面基板２Ａ上に形成された電極層２Ｂと、この電極層２Ｂ上に形成された記録層２Ｃとを有する。電極層２Ｂは、クロムなどの導電性材料からなる。また記録層２Ｃは、数十ｎｍ〜数百ｎｍの厚みを有し、ペロブスカイト型結晶構造を有し自発分極を起こすヒステリシス特性を持つ強誘電体層、たとえばＬｉＴａＯ₃などの単結晶層を含むものである。図１４（Ｂ）に示されるように、記録層２Ｃの各微少領域には、垂直方向に対してプラス方向の分極ベクトルＰ₊と、マイナス方向（反転方向）の分極ベクトルＰ_-とのいずれか一方のベクトルの自発分極をビット情報として記録することができる。

図１３に示されるように、信号発生器１０からの探索信号ｗ（ｔ）は、接続端子５１Ａを介して強誘電体媒体２の電極層２Ｂに与えられる。この探索信号ｗ（ｔ）に応じてプローブ７１で応答信号ｖ１（ｔ）が発生し、この応答信号ｖ１（ｔ）が出力端子５１Ｂを介して差動増幅回路１３に与えられる。また、環状プローブ７０には、接続端子５１Ｃを介して一定の基準電位Ｖｃが印加される。基準電位Ｖｃは、たとえば接地電位にすればよい。

上記静電容量検出装置１Ａの動作例を、図１５（Ａ）〜（Ｊ）のタイミングチャートを参照しつつ以下に説明する。この例では、図２の発振器３０は図１５（Ａ）に示される基準クロックＣＬＫを生成し、図２のカウンタ３１は基準クロックＣＬＫのパルスを計数して４ビットの２進符号を生成するものとする。図１５（Ｂ）にカウンタ３１の保持するカウント値を示す。

また、図２のアナログスイッチ３２は、図１５（Ｃ）に示されるように、正極性の電圧＋Ｖｄを持つ正極性パルスと負極性の電圧−Ｖｄを持つ負極性パルスとの組み合わせを探索信号ｗ（ｔ）として発生する。これら正極性パルスと負極性パルスとの組み合わせは少なくとも１回発生すればよい。図１５（Ｃ）では、カウント値が「５」と「６」の値をとる期間に正極性パルスが生成され、カウント値が「Ｄ」と「Ｅ」の値をとる期間に負極性パルスが生成される。このような探索信号ｗ（ｔ）が差動増幅回路１３とセンサ部１２Ａとに供給される。

図２のデコーダ３３は、図１５（Ｄ）に示されるように、探索信号ｗ（ｔ）の正極性パルスと負極性パルスの各々が生成される直前に、高レベルのリセットパルスＲＰを生成する。このリセットパルスＲＰは、図３，図４または図５に示される第１実施例の差動増幅回路１３（あるいは、図８，図１０または図１１に示される第２実施例の差動増幅回路１３）のリセットスイッチ６２をオンにして帰還容量素子６１に蓄積された電荷を放電させる。これにより演算増幅器６０の出力ｖ（ｔ）の電圧レベルは、図１５（Ｅ）に示されるように、基準電位Ｖｒｅｆに固定されることとなる。

リセットパルスＲＰの生成後、正極性パルスの探索信号ｗ（ｔ）が強誘電体媒体２の電極層２Ｂに印加される期間は、図１５（Ｅ）に示されるように、演算増幅器６０の出力ｖ（ｔ）の電圧レベルは基準電位Ｖｒｅｆから下降した後に負ピークレベルに達する。他方、負極性パルスの探索信号ｗ（ｔ）が強誘電体媒体２の電極層２Ｂに印加される期間は、図１５（Ｅ）に示されるように、出力ｖ（ｔ）の電圧レベルは基準電位Ｖｒｅｆから上昇した後に正ピークレベルに達する。

他方、図１３の同期検出部２４は、図１５（Ｇ）に示されるサンプリングパルスＳＰ２の立ち下がりエッジで増幅信号ｖ（ｔ）の負ピークレベルをサンプリングしてこれを保持する。この結果、図１５（Ｉ）に示されるように増幅信号ｖ（ｔ）の負ピークレベルを持つボトム信号ｂｓ（ｔ）が生成される。また、同期検出部２４は、図１５（Ｆ）に示されるサンプリングパルスＳＰ１の立ち下がりエッジで増幅信号ｖ（ｔ）の正ピークレベルをサンプリングしてこれを保持する。この結果、図１５（Ｈ）に示されるように増幅信号ｖ（ｔ）の正ピークレベルを持つピーク信号ｐｓ（ｔ）が生成される。そして、同期検出部２４は、これらボトム信号ｂｓ（ｔ）とピーク信号ｐｓ（ｔ）とを加算して、図１５（Ｊ）に示される波形を持つ検出信号ｄｓ（ｔ）を生成する。

図１３の演算部２５は、検出信号ｄｓ（ｔ）の電圧レベルを所定の閾値レベルと比較し、当該電圧レベルが閾値レベルを超えていれば、分極ベクトルＰ₊に対応した論理値「１」の高レベル信号を再生し、当該電圧レベルが閾値レベル以下であれば、分極ベクトルＰ_-に対応した論理値「０」の低レベル信号を再生することができる。

強誘電体媒体２は、プローブ７１と電極層２Ｂ間に印加される電界の極性に応じて異なる静電容量値を持つ。図１５（Ｃ）に示されるように探索信号ｗ（ｔ）が＋Ｖｄの振幅値を持つ区間Ｔｐ（カウント値が「５」と「６」の区間）での強誘電体媒体２の静電容量をＣｐｐとし、探索信号ｗ（ｔ）が−Ｖｄの振幅値を持つ区間Ｔｎ（カウント値が「Ｄ」と「Ｅ」の区間）での強誘電体媒体２の静電容量をＣｐｎとする。このとき、区間Ｔｐでの強誘電体媒体２の静電容量Ｃｐｐに対応する増幅信号ｖ（ｔ）の振幅値はボトム信号ｂｓ（ｔ）によって表され、区間Ｔｎでの強誘電体媒体２の静電容量Ｃｐｎに対応する増幅信号ｖ（ｔ）の振幅値はピーク信号ｐｓ（ｔ）によって表される。これら信号ｐｓ（ｔ），ｂｓ（ｔ）の絶対値の差分を表す検出信号ｄｓ（ｔ）は、静電容量Ｃｐｎ，Ｃｐｐ間の差分に対応した信号である。それゆえ検出信号ｄｓ（ｔ）の電圧極性を判定することにより静電容量Ｃｐｎ，Ｃｐｐ間の大小関係を決定することができ、この大小関係に応じて自発分極の向きを判別することが可能である。

上記の通り、第３実施例に係る静電容量検出装置１Ａは、強誘電体媒体２の微少な静電容量Ｃ_Pの変化を検出するために、帰還容量素子６１の静電容量Ｃ_Fを小さくしても、増幅信号ｖ（ｔ）の電圧レベルを飽和させずに適切な範囲に制限することができる。したがって、強誘電体媒体２の分極状態を高感度で検出することが可能である。

また、静電容量検出装置１Ａは、ＧＨｚの高周波数帯域よりも低い帯域で動作し得るので、外部からのノイズや静電気の影響を受けにくいという利点を持つ。特に、互いに近接して配置された複数個の静電容量検出装置１Ａが同時並行に動作する場合でも、これら静電容量検出装置１Ａの間での混信の発生を抑制できる。

さらに、上記の特許文献２（特開２００４−１２７４８９号公報）や特許文献３（欧州特許出願公開第１３９８７７９号公報）に開示される再生装置は、発振器やＦＭ復調器を必要とするが、第３実施例の静電容量検出装置１Ａは、これら発振器やＦＭ復調器を必要とせずに強誘電体媒体２の分極状態を検出できるので、集積回路化に好適である。

Claims (22)

1. 被測定対象の静電容量の変化を表す検出信号を与える静電容量検出装置であって、
   所定の周波数を持つ探索信号を生成してこれを前記被測定対象の一端に供給する信号発生器と、
   前記被測定対象の他端から得られる応答信号と前記探索信号とを差動増幅する差動増幅回路と、
   前記差動増幅回路からの増幅信号に基づいて前記検出信号を得る検出部と、を備え、
   前記差動増幅回路は、
   前記応答信号が入力される反転入力端子と、前記探索信号が入力される非反転入力端子と、前記増幅信号を出力する出力端子と、前記出力端子と前記反転入力端子との間に接続された帰還容量素子とを有する演算増幅器と、
   前記信号発生器と前記演算増幅器の前記非反転入力端子との間に介在して前記探索信号の電圧振幅を調整する振幅調整回路と、を含むことを特徴とする静電容量検出装置。
2. 請求項１記載の静電容量検出装置であって、前記振幅調整回路は、前記電圧振幅を増幅する可変利得増幅器を含み、前記可変利得増幅器の利得は、外部からの制御信号に応じて可変に設定されることを特徴とする静電容量検出装置。
3. 請求項１又は２に記載の静電容量検出装置であって、前記信号発生器と前記演算増幅器の非反転入力端子との間に介在して前記探索信号のオフセットを調整するオフセット調整回路をさらに備えることを特徴とする静電容量検出装置。
4. 請求項３記載の静電容量検出装置であって、前記探索信号のオフセット調整量は、外部からの制御信号に応じて可変に設定されることを特徴とする静電容量検出装置。
5. 被測定対象の静電容量の変化を表す検出信号を与える静電容量検出装置であって、
   所定の周波数を持つ探索信号を生成してこれを前記被測定対象の一端に供給する第１の信号発生器と、
   前記被測定対象の他端から得られる応答信号と一定の電圧を有する基準信号とを差動増幅する差動増幅回路と、
   前記探索信号とは逆の位相特性を持つ反転信号を生成する第２の信号発生器と、
   前記反転信号の電圧振幅を調整する振幅調整回路と、
   前記被測定対象の他端と前記第２の信号発生器との間に接続され且つ前記反転信号の電荷を蓄積する調整容量素子と、
   前記差動増幅回路からの増幅信号に基づいて前記検出信号を得る検出部と、
   を備えることを特徴とする静電容量検出装置。
6. 請求項５記載の静電容量検出装置であって、前記差動増幅回路は、前記応答信号が入力される反転入力端子と、前記基準信号が入力される非反転入力端子と、前記増幅信号を出力する出力端子と、前記出力端子と前記反転入力端子との間に接続された帰還容量素子とを有する演算増幅器を含むことを特徴とする静電容量検出装置。
7. 請求項５又は６記載の静電容量検出装置であって、前記振幅調整回路は、前記電圧振幅を増幅する可変利得増幅器を含み、前記可変利得増幅器の利得は、外部からの制御信号に応じて可変に設定されることを特徴とする静電容量検出装置。
8. 請求項５ないし７のうちのいずれか１項に記載の静電容量検出装置であって、前記基準信号のオフセットを調整するオフセット調整回路をさらに備えることを特徴とする静電容量検出装置。
9. 請求項８記載の静電容量検出装置であって、前記基準信号のオフセット調整量は、外部からの制御信号に応じて可変に設定されることを特徴とする静電容量検出装置。
10. 請求項５ないし９のうちのいずれか１項に記載の静電容量検出装置であって、前記調整容量素子は、外部からの制御信号に応じて変化する静電容量を有する可変容量素子であることを特徴とする静電容量検出装置。
11. 請求項１０記載の静電容量検出装置であって、前記可変容量素子は、直列接続された第１および第２の可変容量ダイオードを含み、前記第１の可変容量ダイオー ドのカソードと前記第２の可変容量ダイオードのカソードとが相互に接続されており、前記可変容量素子の静電容量は、前記カソードに印加された前記制御信号の電圧に応じて変化することを特徴とする静電容量検出装置。
12. 請求項５から１１のいずれか１項に記載の静電容量検出装置であって、前記第１の信号発生器は、正または負のいずれか一方の電圧極性を持つ第１のパルスと、前記第１のパルスとは逆の電圧極性を持つ第２のパルスとの組み合わせからなる信号を前記探索信号として１回以上生成することを特徴とする静電容量検出装置。
13. 請求項１２記載の静電容量検出装置であって、前記演算増幅器は、前記出力端子及び前記反転入力端子の間に接続された帰還容量素子と前記帰還容量素子に並列に接続されたリセットスイッチとを有し、前記第１の信号発生器は、前記第１および第２のパルスの各々を生成する直前に、前記リセットスイッチをオンにして導通状態にするリセットパルスを前記リセットスイッチに与えることを特徴とする静電容量検出装置。
14. 請求項１から１３のうちのいずれか１項に記載の静電容量検出装置であって、前記検出部は、前記増幅信号の正のピークレベルをサンプリングして保持する第１サンプルホールド回路と、前記増幅信号の負のピークレベルをサンプリングして保持する第２サンプルホールド回路と、当該サンプリングされた正のピークレベルと当該サンプリングされた負のピークレベルとに基づいて前記静量容量の変化を算出する信号算出部と、を含むことを特徴とする静電容量検出装置。
15. 請求項１４記載の静電容量検出装置であって、前記信号算出部は、当該サンプリングされた正のピークレベルと当該サンプリングされた負のピークレベルとを加算しまたは当該サンプリングされた正のピークレベルと当該サンプリングされた負のピークレベルとのうちの一方から他方を減算する加減算器を含むことを特徴とする静電容量検出装置。
16. 請求項１から１５のうちのいずれか１項に記載の静電容量検出装置であって、前記検出部で検出された静電容量の変化に基づいて、前記被測定対象に印加された圧力を測定する演算部をさらに備えることを特徴とする静電容量検出装置。
17. 請求項１から１５のうちのいずれか１項に記載の静電容量検出装置であって、前記検出部で検出された静電容量の変化に基づいて、前記被測定対象の加速度を測定する演算部をさらに備えることを特徴とする静電容量検出装置。
18. 請求項１から１５のうちのいずれか１項に記載の静電容量検出装置であって、前記検出部で検出された静電容量の変化に基づいて前記被測定対象の変位を測定する演算部をさらに備えることを特徴とする静電容量検出装置。
19. 請求項１から１５のうちのいずれか１項に記載の静電容量検出装置であって、前記検出部で検出された静電容量の変化に基づいて、前記被測定対象である強誘電体媒体に記録された情報を再生する演算部をさらに備えることを特徴とする静電容量検出装置。
20. 請求項１９記載の静電容量検出装置であって、前記強誘電体媒体から前記応答信号を取り出すセンサ部をさらに備え、
    前記強誘電体媒体は、
    導電性材料からなる電極層と、
    前記電極層上に配置された強誘電体からなる記録層と、を含み、
    前記センサ部は、
    先端が前記記録層の表面に対向するように配置されたプローブと、
    前記記録層の表面と離間するように前記プローブの周囲に配置された環状プローブと、
    前記電極層に前記探索信号を与える接続端子と、
    前記探索信号に応じて前記プローブで生じた信号を前記応答信号として出力する出力端子と、を含むことを特徴とする静電容量検出装置。
21. 請求項２０記載の静電容量検出装置であって、前記センサ部は、前記環状プローブに一定の基準電位を印加する接続端子をさらに含むことを特徴とする静電容量検出装置。
22. 請求項１から２１のうちのいずれか１項に記載の静電容量検出装置であって、前記信号発生器、前記差動増幅回路および前記検出部は、集積回路に組み込まれていることを特徴とする静電容量検出装置。

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