WO2007091419A1 - 静電容量検出装置 - Google Patents

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WO2007091419A1
WO2007091419A1 PCT/JP2007/050972 JP2007050972W WO2007091419A1 WO 2007091419 A1 WO2007091419 A1 WO 2007091419A1 JP 2007050972 W JP2007050972 W JP 2007050972W WO 2007091419 A1 WO2007091419 A1 WO 2007091419A1
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capacitance
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capacitance detection
voltage
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PCT/JP2007/050972
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Kiyoshi Tateishi
Takanori Maeda
Original Assignee
Pioneer Corporation
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    • G—PHYSICS
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    • G01D5/24—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage by varying capacitance
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    • G01P15/125—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by capacitive pick-up
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    • G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
    • G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
    • G01R27/26—Measuring inductance or capacitance; Measuring quality factor, e.g. by using the resonance method; Measuring loss factor; Measuring dielectric constants ; Measuring impedance or related variables
    • G01R27/2605—Measuring capacitance

Definitions

  • the present invention relates to a technique for detecting a change in capacitance of a measurement target, and in particular, detects a change in capacitance of a measurement target and based on the detected change in capacitance.
  • the present invention relates to a technique for measuring a physical quantity such as pressure applied to an object to be measured, or angular velocity, acceleration or displacement of the object to be measured.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-14482; Japanese Patent No. 3386336.
  • an operational amplifier (op-amp) is used to detect a change in capacitance of a measurement target.
  • the non-inverting input terminal is grounded, the inverting input terminal is connected to the detecting element via a switch, and a feedback capacitance element is connected between the output terminal and the inverting input terminal of the operational amplifier.
  • RU The smaller the capacitance of the feedback capacitive element, the greater the output amplitude of the operational amplifier and the detection sensitivity improves.
  • the capacitance of the feedback capacitive element is too small, the output of the operational amplifier The output dynamic range cannot be exceeded and saturation occurs. Therefore, there is a limit to improving detection sensitivity.
  • a feedback capacitance element having a small capacitance is used to detect a slight change in capacitance, there is a problem that the output of the operational amplifier is saturated.
  • ferroelectric memories that enable high-density recording are being studied as one of the next generation large-capacity storage media.
  • Ferroelectric materials such as LiTaO spontaneously occur in every minute area
  • Patent Document 2 Japanese Patent Laid-Open No. 2004-127489
  • Patent Document 3 European Patent Application Publication No. 1398779
  • This reproducing apparatus uses an LC resonance circuit composed of a polarization portion having a very small capacitance (C) and an inductor having an inductance (L) in a ferroelectric memory.
  • the playback device is an oscillator that oscillates at a frequency determined by the probe (probe) used to apply an alternating electric field to the ferroelectric memory, and the capacitance (C) and inductance (L) of the polarization region.
  • an FM demodulator that demodulates the output of the oscillator.
  • the resonant frequency of the LC resonant circuit is about 1 GHz.
  • the playback device disclosed in Patent Document 2 requires an oscillator and an FM demodulator in order to achieve high resolution, but these oscillators and FM demodulator are not suitable for circuit integration. .
  • oscillators and FM demodulators need to operate in the high frequency band of GHz, they are susceptible to the effects of external noise and static electricity.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-14482 (Patent No. 3386336)
  • Patent Document 2 Japanese Unexamined Patent Application Publication No. 2004-127489
  • Patent Document 3 European Patent Application Publication No. 1398779 (corresponding to Japanese Patent Application Related to Patent Document 2)
  • one of the objects of the present invention is to provide a capacitance detection device that can detect a minute change in capacitance of a measurement target with high sensitivity.
  • Another object of the present invention is to provide a capacitance detection device that can detect the polarization state of a ferroelectric material with high resolution even when operated at a relatively low frequency.
  • Still another object of the present invention is to provide a capacitance detection device suitable for integration into an integrated circuit.
  • a capacitance detection device represents a change in capacitance of a measurement target.
  • a capacitance detection device that provides a detection signal, a signal generator that generates a search signal having a predetermined frequency and supplies the search signal to one end of the measurement target, and is obtained from the other end of the measurement target.
  • a differential amplification circuit that differentially amplifies the response signal and the search signal, and a detection unit that obtains the detection signal based on the amplification signal of the differential amplification circuit power.
  • a capacitance detection device is a capacitance detection device that provides a detection signal indicating a change in capacitance of a measurement target, and generates a search signal having a predetermined frequency.
  • a first signal generator for supplying this to one end of the measurement target, a differential amplifier circuit for differentially amplifying a response signal and a reference signal obtained from the other end of the measurement target,
  • a second signal generator for generating an inverted signal having a phase characteristic opposite to that of the search signal; and connected between the other end of the measurement target and the second signal generator, and
  • An adjustment capacitor element that accumulates electric charges and a detection unit that obtains the detection signal based on an amplified signal from the differential amplifier circuit are provided.
  • FIG. 1 is a block diagram showing a schematic configuration of a capacitance detection device according to an embodiment of the present invention.
  • FIG. 2 is a diagram schematically showing an example of the configuration of a signal generator.
  • FIG. 3 is a diagram showing an example of the configuration of a gain Z offset adjuster and a differential amplifier circuit.
  • FIG. 4 is a diagram showing another example of a configuration suitable for integration into an integrated circuit.
  • FIG. 5 is a diagram showing still another example of a configuration suitable for integration into an integrated circuit.
  • FIG. 6 is a timing chart for explaining the operation of the capacitance detection device according to the first embodiment.
  • FIG. 7 is a block diagram schematically showing a part of the configuration of the capacitance detection device according to the first embodiment.
  • FIG. 8 is a diagram schematically showing an example of the configuration of the differential amplifier circuit according to the second embodiment of the present invention.
  • FIG. 9 is a diagram schematically showing an example of a configuration of an adjustment capacitor element that is a variable capacitor element. is there.
  • FIG. 10 is a diagram illustrating an example of a specific configuration of a voltage adjustment circuit and an offset adjustment circuit according to the second embodiment.
  • FIG. 11 is a diagram schematically showing a modification of the differential amplifier circuit of the second embodiment.
  • FIG. 12 is a block diagram schematically showing a part of the configuration of the capacitance detection device according to the second embodiment.
  • FIG. 13 is a block diagram showing a schematic configuration of the capacitance detecting device according to the third embodiment of the present invention.
  • FIG. 14 is a drawing schematically showing a cross-sectional view of a ferroelectric medium.
  • FIG. 15 is a timing chart for explaining the operation of the capacitance detecting device of the third embodiment.
  • FIG. 1 is a block diagram showing a schematic configuration of a capacitance detection device 1 according to an embodiment of the present invention.
  • the capacitance detection device 1 includes a signal generator 10, a sensor unit 12, a differential amplification type integration circuit 13, a controller 14, a synchronization detection unit 22, and a calculation unit 23.
  • the synchronization detection unit 22 includes a first sample hold circuit (SZH) 20A, a second sample hold circuit (SZH) 20B, and a signal calculation unit 21.
  • the capacitance detection device 1 includes a sensor unit 1 This is to detect a change in the capacitance of the object 2 to be measured arranged in 2.
  • the object to be measured 2 is not particularly limited, and may be, for example, an element that is displaced according to an external air pressure or contact pressure and whose capacitance changes according to this displacement, or according to an acceleration or angular velocity.
  • an element whose capacitance changes may be used.
  • the signal generator 10 is controlled by the controller 14 and generates a search signal w (t) to be applied to one end of the measurement target 2.
  • the search signal w (t) is a pulse signal having a predetermined frequency and a predetermined voltage amplitude.
  • the signal generator 10 generates sampling pulses SP1 and SP2 to be supplied to the sample hold circuits 20A and 20B of the synchronization detection unit 22, respectively, and a reset pulse RP to be supplied to the differential amplification type integration circuit 13. To do.
  • FIG. 2 schematically shows an example of the configuration of the signal generator 10.
  • the signal generator 10 includes an oscillator 30, an n-bit counter 31 (n is an integer of 2 or more), an analog switch 32, and a decoder 33.
  • the oscillator 30 generates a high-precision reference clock CLK using an oscillation element such as a crystal oscillator, and supplies the reference clock CLK to the counter 31.
  • the counter 31 counts the pulses of the reference clock CLK and provides an output CS that also has an n-bit binary coding power representing the counted value.
  • the decoder 33 generates sampling pulses SP1, SP2 and a reset pulse RP based on the output CS of the counter 31.
  • the analog switch 32 is supplied with a power supply voltage + Vd having a positive voltage polarity with respect to the reference potential Vref and a power supply potential -Vd having a negative voltage polarity with respect to the reference potential Vref. . Also, the analog switch 32 searches for a pulse signal having a combination force of a pulse having a voltage of + Vd and a pulse having a voltage of Vd using the power supply voltage of + Vd and ⁇ Vd based on the output CS of the counter 31. It can be generated as signal w (t). According to the control signal from the controller 14, the analog switch 32 can variably set the combination of the amplitude, voltage polarity, pulse width, and frequency of the pulse signal. The analog switch 32 may have a low-pass filter that removes a noise component that may be included in the pulse signal.
  • the reference potential Vref is at the GND level (ground potential), and the analog switch 32 generates a search signal w (t) with a positive voltage + Vd with respect to the reference potential Vref.
  • force using negative voltage Vd is not limited to this.
  • the sensor unit 12 applies the search signal w (t) from the signal generator 10 to one end of the measurement target 2, while responding to the application of the search signal w (t).
  • the response signal vl (t) generated at the other end of the measurement object 2 is supplied to the differential amplification type integration circuit 13.
  • the differential amplification type integration circuit 13 (hereinafter simply referred to as “differential amplification circuit 13”) includes a search signal w (t) from the signal generator 10 and a response signal vl ( t) is differentially amplified, and the amplified signal V (t) is supplied to each of the sample hold circuits 20A and 20B.
  • the first sample-and-hold circuit 20A samples and holds the positive peak level (maximum value of the voltage level) of the amplified signal v (t) of 13 differential amplifiers according to the sampling pulse SP1. Then, the peak signal ps (t) having the sampled positive peak level is given to the signal calculation unit 21.
  • the second sample hold circuit 20B samples and holds the negative peak level (minimum value of the voltage level) of the amplified signal v (t) from the differential amplifier circuit 13 in response to the sampling pulse SP2. Then, the bottom signal bs (t) having the sampled negative peak level is supplied to the signal calculation unit 21.
  • the signal calculation unit 21 calculates the positive peak level of the peak signal ps (t) and the negative peak level of the bottom signal bs (t), and is either one of the positive peak level and the negative peak level. Force Adder / subtracter that subtracts the other.
  • the signal calculation unit 21 can selectively generate one of addition and subtraction under the control of the controller 14 to generate the detection signal ds (t). Based on the detection signal ds (t), the calculation unit 23 can calculate a physical quantity such as a pressure applied to the measurement target 2 or an angular velocity, acceleration, or displacement of the measurement target 2.
  • FIG. 3 is a diagram illustrating an example of the configuration of the differential amplifier circuit 13 according to the first embodiment.
  • the differential amplifier circuit 13 includes an operational amplifier 60 having a feedback capacitive element 61 and a reset switch 62 and a gain / offset adjuster 11.
  • the gain Z offset adjuster 11 adjusts the voltage amplitude of the search signal w (t) at the same time. Offset adjustment is performed to shift the center voltage of the search signal w (t).
  • the signal v2 (t) adjusted by the gain Z offset adjuster 11 is input to the non-inverting input terminal (+) of the operational amplifier 60, and the response signal vl (t) from the sensor unit 12 is input to the operational amplifier 60.
  • a feedback capacitive element 61 having a predetermined capacitance C is connected between the inverting input terminal (one) of the operational amplifier 60 and the output terminal, and the feedback capacitive element 61 is reset in parallel.
  • connection terminals 51 A and 51 B are directly connected to the measurement target 2 or are arranged close to the measurement target 2 with a predetermined interval.
  • the object 2 to be measured has a capacitance C between the connection terminals 51 A and 51 B. Connected to one end of this object 2
  • the response signal vl (t) is generated at the connection terminal 51B in response to the application, and this response signal vl (t) is applied to the operational amplifier 60. Supplied to the inverting input terminal (-).
  • a gain Z offset adjuster 11 shown in FIG. 3 has an amplitude adjustment circuit including a first resistance element 40 having a resistance R1 and a second resistance element 41 having a resistance R2, and further, a search signal A first capacitive element 42 used to remove the DC component of w (t), and a second capacitive element 43 used to remove noise present in the high frequency component of the search signal w (t)
  • a second capacitive element 43 used to remove noise present in the high frequency component of the search signal w (t)
  • the voltage of the search signal w (t) can be adjusted to an optimum level.
  • One end of the first resistance element 40 is connected to the signal generator 10, the other end of the first resistance element 40 is connected to one end of the second resistance element 41, and the other end of the second resistance element 41 is grounded. Has been.
  • the first capacitor element 42 and the second capacitor element 43 are connected in series, and one end of the second capacitor element 43 is grounded.
  • the adjustment signal v2 (t) is supplied to the differential amplifier circuit 13 from the connection point N1 between the first capacitor element 42 and the second capacitor element 43.
  • the gain Z offset adjuster 11 has an offset adjustment circuit including a resistance element 44 and a variable resistance element 45 connected in series. One end of the resistance element 44 is supplied with the positive power supply voltage + Vd, and one end of the variable resistance element 45 is supplied with the negative power supply voltage Vd. Have been paid.
  • the connection point N1 is connected to the variable resistance element 45. By adjusting the resistance value of the variable resistance element 45, the center voltage of the search signal w (t) can be adjusted to a desired level.
  • the gain Z offset adjuster 11 adjusts the voltage amplitude and offset (difference between the center voltage and the desired level) of the search signal w (t), and uses the adjustment signal v2 (t) as an operational amplifier.
  • the operational amplifier 60 uses the voltage of the adjustment signal v2 (t) as a reference voltage, while the voltage difference between the inverting input terminal ( ⁇ ) and the non-inverting input terminal (+). Is amplified (differential amplification). Therefore, in order to improve detection sensitivity, the capacitance C of the feedback capacitive element 61
  • a constant reference voltage for example, ground voltage
  • the feedback capacitance is improved in order to improve the detection sensitivity. If the capacitance C of the element 61 is made too small, the amplified signal V that is the output of the operational amplifier 60
  • an adjustment signal v2 (t) having substantially the same phase characteristics as the response signal vl (t) is used as a reference signal, and this adjustment signal v2 (t) is input to the non-inverting input terminal (+).
  • the configuration to be adopted is adopted.
  • the voltage and center voltage of the adjustment signal v2 (t) can be adjusted by the gain / offset adjuster 11 so that the amplified signal v (t) falls within the output dynamic range of the operational amplifier 60. Therefore, even if the capacitance C is reduced, the voltage of the amplified signal v (t)
  • the level can be limited to an appropriate range without reaching the saturation level. Therefore, it is possible to detect a change in the capacitance C of the measurement target 2 with high sensitivity.
  • the number of combinations of the feedback capacitive element 61 and the reset switch 62 is only one set.
  • the combination is not limited to this, and the combination of multiple sets of the feedback capacitive element and the reset switch You may connect between an inverting input terminal (-) and an output terminal. This makes it possible to adjust the detection sensitivity by selecting a feedback capacitive element having the optimum capacitance according to the measurement target 2.
  • FIG. 3 The configuration shown in FIG. 3 is suitable for integration into an integrated circuit.
  • the signal generator 10, the gain Z offset adjuster 11 and the differential amplifier circuit 13 are incorporated in the integrated circuit. It can be designed easily.
  • Figure 4 shows a configuration suitable for integration.
  • the configuration shown in FIG. 4 is the same as the configuration shown in FIG. 3 except for the gain Z offset adjuster 11A.
  • the gain Z offset adjuster 11A includes a gain register 46A, an offset register 46B, a DZA variable ⁇ (DAC) 47A, 47B, an analog adder 48, and a variable gain amplifier (VGA).
  • amplifier 49 is included.
  • the gain register 46A and the offset register 46B respectively hold the values of the control signals RD1 and RD2 to which the controller 14 (FIG. 1) force is also applied.
  • 0 8 change 47 8 converts the output of the gain register 46 A to DZ A and supplies the converted signal to the variable gain amplifier 49.
  • the variable gain amplifier 49 can amplify the voltage amplitude of the search signal w (t) with a gain corresponding to the voltage of the converted signal from the DZA converter 47A.
  • the DZA converter 47B D / A converts the output of the offset register 46B and supplies the converted signal to the analog adder 48.
  • Analog adder 48 Analog adder 48
  • the gain of the variable gain amplifier 49 can be variably set according to the control signal RD1 from the controller 14, and the offset adjustment amount of the search signal w (t) can be set according to the control signal RD2 of the controller 14. Can be set variable. Therefore, it is possible to set an appropriate offset adjustment amount and an appropriate gain so that the voltage level of the amplified signal v (t) falls within the output dynamic range of the operational amplifier 60 without reaching the saturation level. .
  • FIG. 5 shows still another example of the differential amplifier circuit 13 suitable for integration into an integrated circuit.
  • the configuration shown in FIG. 5 is the same as the configuration shown in FIG. 3 except for the gain Z offset adjuster 11B and the signal generator 10B.
  • the gain / offset adjuster 11B in FIG. 5 includes a gain register 46A, an offset register 46B, a digital multiplier 49D, a digital adder 48D, and D / A converters (DACs) 47C and 47D.
  • the signal generator 10B outputs a digital search signal wd (t), and the DZA converter 47D performs DZA conversion on the digital search signal wd (t) and gives the converted signal as a search signal w (t).
  • the gain register 46A, digital multiplier 49D, and DZA conversion 47C constitute a digital amplification circuit (amplitude adjustment circuit).
  • the registers 46A and 46B, the digital multiplier 49D, and the digital adder 48D may be configured by a digital signal processor such as a DSP (Digital Signal Processor).
  • DSP Digital Signal Processor
  • the gain register 46A and the offset register 46B shown in FIG. 5 respectively hold the values of the control signals RD1 and RD2 of the controller 14 (FIG. 1).
  • the digital multiplier 49D multiplies the output of the gain register 46A by the digital output wd (t) of the signal generator 10B, and the digital adder 48D calculates the output of the offset register 46B to the output of the digital multiplier 49D.
  • the DZA conversion 47C generates the adjustment signal v2 (t) by converting the digital signal from the digital adder 48D to DZA.
  • the gain of the digital amplifier circuit can be variably set by adjusting the value held in the gain register 46A, and the offset adjustment amount of the adjustment signal v2 (t) can be changed by adjusting the value held in the offset register 46B. Can be set. Therefore, it is possible to obtain an adjustment signal v2 (t) obtained by amplifying the search signal w (t) with a desired gain and performing offset adjustment. Therefore, it is possible to set an appropriate offset adjustment amount and an appropriate gain so that the voltage level of the amplified signal v (t) falls within the output dynamic range of the operational amplifier 60 without reaching the saturation level. .
  • the oscillator 30 in FIG. 2 generates the reference clock CLK shown in FIG. 6 (A), and the counter 31 in FIG. 2 counts the pulses of the reference clock CLK and counts the 3-bit binary code Q, Q and Q shall be generated.
  • Counter 31 is the reference clock
  • CLK is divided by 2 to generate the least significant bit (LSB) Q as shown in Figure 6 (B).
  • the quasi-clock CLK is divided by 8 to generate the most significant bit (MSB) Q as shown in Fig. 6 (C).
  • Figure 6 (D) shows the count value held by the counter 31.
  • a positive pulse having a positive voltage + Vd and a negative pulse having a negative voltage Vd are alternately generated as a search signal w (t). That is, the signal level of the most significant bit Q
  • the decoder 33 in FIG. 2 has a high level immediately before each of the positive pulse and the negative pulse of the search signal w (t) is generated.
  • Generate reset pulse RP This reset pulse RP turns on the reset switch 62 of the differential amplifier circuit 13 in FIG. 3 and discharges the charge accumulated in the feedback capacitive element 61.
  • the voltage level of the output v (t) of the operational amplifier 60 is fixed to the reference potential Vref before rising or falling, as shown in FIG. 6 (G).
  • the first sample hold circuit 20A in FIG. 1 samples and holds the positive peak level of the amplified signal V (t) at the falling edge of the sampling pulse SP1 shown in FIG. 6 (H). .
  • the peak signal ps (t) forms a waveform having a positive peak level as shown in FIG. 6 (J).
  • the second sample hold circuit 20B in FIG. 1 samples and holds the negative peak level of the amplified signal v (t) at the falling edge of the sampling pulse SP2 shown in FIG. 6 (1).
  • the bottom signal bs (t) forms a waveform having a negative peak level as shown in FIG. 6 (K).
  • the signal calculation unit 21 in FIG. 1 subtracts the negative peak level having a negative voltage polarity from the positive peak level having a positive voltage polarity when viewed from the reference potential Vref, as shown in FIG. 6 (L).
  • a detection signal ds (t) indicating such a peak-to-peak voltage can be generated.
  • the voltage change amount of this detection signal ds (t) is the change in the capacitance C of the measurement target 2.
  • FIG. 7 is a block diagram showing a system including the gain Z offset adjuster 11, the measurement target 2, the operational amplifier 60, and the feedback capacitive element 61.
  • Fig. 7 Laplace of functions w (t), vl (t), v2 (t), v (t) for time t shown in Fig. 3 Let the transformations be represented by W (s), V (s), V (s), and V (s), respectively. Where s is love
  • the transfer characteristic is represented by Z (s). Further explanation convenience
  • transfer characteristic G of gain Z offset adjuster 11 shall only indicate gain
  • V 2 (s) GxW (s
  • the amount of change of the transfer function V (s) / W (s) is proportional to the amount of change AC of the capacitance C of the object 2 to be measured. Also, the applied amplitude value of the search signal w (t) + Vd,
  • the gain G of the gain Z offset adjuster 11 is adjusted so that the amplitude of the amplified signal V (t) becomes substantially zero in the initial state before the detection of the capacitance change. Is desired. This is because the capacitance C of the measurement target 2 changes from the initial capacitance C (0).
  • the gain Z of the variable gain amplifier 49 can be adjusted so that the amplitude of the amplified signal v (t) becomes substantially zero using the gain Z offset adjuster 11 shown in FIG. is there. That is, the controller 14 in FIG. 1 changes the gain G of the variable gain amplifier 49 in steps of 0.5 dB, for example, by changing the value of the control signal RD 1 given to the gain register 46A in FIG. 4 in steps. Can be made.
  • the controller 14 determines whether or not the amplitude of the amplified signal v (t) measured by the calculation unit 23 in FIG. 1 is substantially zero.
  • the controller 14 may search for a stage where the amplitude of the amplified signal v (t) is closest to zero. Then, the controller 14 determines the gain G when the amplitude of the amplified signal v (t) becomes substantially zero or the gain G when the amplitude of the amplified signal v (t) is closest to zero. That's right.
  • V (s) / W (s) -AC P / (C P (0) + C F ).
  • the capacitance C of the feedback capacitive element 61 is k times the capacitance C (0) of the measurement object 2 (k is a real number)
  • FIG. 8 is a diagram schematically illustrating an example of the configuration of the differential amplifier circuit 13 according to the second embodiment.
  • the differential amplifier circuit 13 has an operational amplifier 60 provided with a feedback capacitive element 61 and a reset switch 62, as in the first embodiment.
  • the differential amplifier circuit 13 includes a control register 52, a DZA converter (DAC) 53, a voltage adjustment circuit 15A, an offset adjustment circuit 15B, and an adjustment capacitor element 16.
  • the signal generator 10 corresponds to the “first signal generator for generating a search signal” according to the present invention
  • the voltage adjustment circuit 15A corresponds to the “second signal generator for generating an inverted signal” according to the present invention. Equivalent to.
  • the voltage adjustment circuit 15 A is connected to the signal generator 10, is connected to the inverting input terminal (one) of the operational amplifier 60 via the adjustment capacitance element 16, and is connected to the sensor unit 12 via the adjustment capacitance element 16. Connected in parallel with measurement object 2.
  • the voltage adjustment circuit 15A inverts the phase characteristic of the search signal w (t) from the signal generator 10 to generate an inverted signal w2 (t), and at the same time, the control signal of the controller 14 (Fig. 1) It has a function to adjust the voltage amplitude of the search signal w (t) according to RD1.
  • the adjustment capacitor element 16 is interposed between the signal generator 10 and the inverting input terminal (one) of the operational amplifier 60 and connected in series with the voltage adjustment circuit 15 A.
  • the charge of the inverted signal w2 (t), which is the output of the voltage adjustment circuit 15A, is accumulated in the adjustment capacitor element 16.
  • the control register 52 holds the value of the control signal RD3 of the controller 14 (FIG. 1).
  • the DZA conversion 53 performs DZA conversion on the output of the control register 52 and supplies the converted signal to the adjustment capacitor element 16.
  • the adjustment capacitive element 16 is a variable capacitive element having a capacitance that can be changed according to the voltage Vsc of the conversion signal from the DZA converter 53.
  • the adjustment capacitive element 16 of FIG. 9 is powered by a pair of variable capacitance diodes 56A and 56B connected in series, two capacitive elements 57A and 57B, and three resistive elements 58A, 58B, and 58C.
  • the variable capacitance diodes 56A and 56B for example, a inductor's diode may be used.
  • the force sword of one variable capacitance diode 56A is connected to the force sword of the other variable capacitance diode 56B, and the connection midpoint N2 between the pair of variable capacitance diodes 56A and 56B is connected to the DZA via the resistance element 58C.
  • One of the diodes of the variable capacitance diode 56 ⁇ is connected to the voltage adjustment circuit 15A via the capacitance element 57 ⁇ having the capacitance C.
  • the anode of the other variable capacitance diode 56 ⁇ is a capacitive element 57 having a capacitance C.
  • Capacitors 57 ⁇ and 5 7 ⁇ are coupling capacitors for blocking DC components. Capacitance of these coupling capacitors 57A and 57B C 1S Than the series capacitance C of variable capacitance diodes 56A and 56B When the capacities c and c are set to be extremely large (that is,
  • the capacitance C of the adjustment capacitive element 16 can be regarded as substantially equal to the series capacitance C.
  • the capacitance of the variable capacitance diodes 56A and 56B depends on the control voltage. Can change. Therefore, the capacitance C of the adjustment capacitor 16 can be set to a desired value by adjusting the value held in the control register 52.
  • the switching element selects one of the plurality of capacitive elements according to the control signal RD3 from the controller 14 (FIG. 1), and the selected capacitive element is connected to the measurement target 2 of the sensor unit 12. It will be connected in parallel.
  • the offset adjustment circuit 15B sets the center voltage of the reference signal having a substantially constant reference voltage Vrefl to a desired level according to the control signal RD2 of the controller 14 (FIG. 1). It has a function to adjust the offset of the reference signal (difference between the center voltage and the desired level) by shifting.
  • the offset adjustment circuit 15B supplies the adjustment signal v2 (t) having a substantially constant voltage Vos to the non-inverting input terminal (+) of the operational amplifier 60.
  • the reference voltage Vre fl may be set to the GND level, for example, but is not limited to this.
  • FIG. 10 shows an example of a specific configuration of the voltage adjustment circuit 15A and the offset adjustment circuit 15B.
  • the voltage adjustment circuit (amplitude adjustment circuit) 15A includes gain registers 52A and 07 eight changes (including 0 and 53 variable gain amplifiers 0 ⁇ 0 55.
  • the gain register 52A is a controller.
  • 14 (Fig. 1) Holds the value of the control signal RD1 to which the force is also applied
  • the DZA conversion 53-8 converts the output of the gain register 52A to DZA and supplies the converted signal to the variable gain amplifier 55.
  • the offset adjustment circuit 15B includes offset registers 52B, D Includes / A translation (DAC) 53B and analog adder 54.
  • the offset register 52B holds the value of the control signal RD2 to which the controller 14 (FIG. 1) force is also applied.
  • the DZA conversion 53B D / A converts the output of the offset register 52B and supplies the converted signal to the analog calorie calculator 54.
  • the analog adder 54 can adjust the offset by adding the voltage of the conversion signal to the reference voltage Vrefl.
  • the voltage adjustment circuit 15A generates the inverted signal w2 (t) having a phase characteristic opposite to that of the search signal w (t)
  • the adjustment capacitor element 16 is connected between the terminal 51B coupled to the other end of the measurement target 2 and the voltage adjustment circuit 15A, and accumulates the charge of the inverted signal w2 (t). Therefore, the amount of current flowing into the feedback capacitive element 61 can be controlled by adjusting the capacitance C of the adjustment capacitive element 16.
  • adjusting the capacitance C of the adjustment capacitor element 16 is effective for improving detection sensitivity.
  • the voltage adjustment circuit 15A adjusts the voltage amplitude of the search signal w (t), and the offset adjustment circuit 15B sets the voltage Vos to be applied to the non-inverting input terminal (+) of the operational amplifier 60 at a desired level. Can be adjusted. Therefore, it is possible to individually adjust the voltage amplitude and voltage Vos of the search signal w (t) so that the voltage level of the amplified signal v (t) falls within the output dynamic range of the operational amplifier 60.
  • FIG. 11 is a diagram schematically showing a modification of the differential amplifier circuit 13 of the second embodiment.
  • the differential amplifier circuit 13 of the present modification is similar to the differential amplifier circuit 13 shown in FIG. 10 in that the control register 52, DZA conversion (DAC) 53, offset adjustment circuit 15B, adjustment The capacitor 16 and the operational amplifier 60 are included.
  • the differential amplifier circuit 13 of this modification has a different configuration from the differential amplifier circuit 13 shown in FIG. 10 in that it includes a DZA converter (DAC) 53C and a voltage adjustment circuit 15Ad.
  • the signal generator 10B shown in FIG. 11 is a differential amplifier circuit that converts a digital search signal wd (t) and an inverted signal wd (t) having a phase characteristic opposite to that of the digital search signal wd (t). Supply to 13.
  • the signal generator 10B includes the “first signal generator for generating a search signal” and the “inverted signal” according to the present invention. Corresponds to a “second signal generator for generating a signal”.
  • the DZA converter 53 converts the digital search signal wd (t) from the signal generator 10B to DZA and converts the converted signal to the search signal w (t) Is supplied to the sensor unit 12.
  • the voltage adjustment circuit 15Ad includes a gain register 52A, a digital multiplier 55D, and a DZA converter.
  • Gain register 52A holds the value of control signal RD1 for controller 14 (Fig. 1).
  • the digital multiplier 55D multiplies the inverted signal—wd (t) from the signal generator 10B by the output of the gain register 52A.
  • the DZA converter 53A performs DZA conversion on the output of the digital multiplier 55D and supplies the converted signal to the adjustment capacitor element 16 as the adjustment signal w2 (t). Therefore, the gain register 52A, the digital multiplier 55D, and the DZA variable 53A constitute a digital amplification circuit (amplitude adjustment circuit). By adjusting the value held in the gain register 52A of the voltage adjustment circuit 15Ad, the gain of the digital amplifier circuit can be variably set.
  • FIG. 12 is a block diagram showing a system composed of the voltage adjustment circuit 15A, the adjustment capacitance element 16, the measurement target 2, the operational amplifier 60, and the feedback capacitance element 61.
  • the Laplace transforms of the functions w (t), vl (t), v2 (t), and v (t) related to time t shown in Fig. 8 are respectively expressed as W (s), V (s), V (s) and V (s).
  • s is a Laplace transform variable (Laplace operator).
  • the transfer characteristic (impedance) of the object to be measured 2 is Z (s)
  • the open loop gain of the operational amplifier 60 the transfer characteristic (impedance) of the feedback capacitive element 61 is Z (s)
  • the adjustment capacitive element 16 Transfer characteristics
  • Impedance is represented by Z (s). Furthermore, for convenience of explanation, voltage adjustment
  • the inversion gain G of the voltage adjustment circuit 15A is preferably adjusted so that the amplitude of the amplified signal v (t) becomes substantially zero in the initial state before detection of the change in capacitance. This is because when the capacitance C of the measurement target 2 changes from the initial capacitance C (0), the amplified signal
  • the controller 14 in FIG. 1 changes the gain of the voltage adjustment circuit (digital amplifier circuit) 15A stepwise by changing the value of the control signal RD1 given to the gain register 52A in FIG. Can be made.
  • the controller 14 determines whether or not the amplitude of the amplified signal v (t) measured by the calculation unit 23 in FIG. 1 is substantially zero.
  • the controller 14 may search for a stage where the amplitude of the amplified signal v (t) is closest to zero. The controller 14 then reverses the gain when the amplitude of the amplified signal v (t) becomes substantially zero—G or the inverted gain when the amplitude of the amplified signal v (t) is closest to zero— G can be determined.
  • the capacitance C of the feedback capacitive element 61 is k times the capacitance C (0) of the measurement object 2 (k is a real number)
  • the detection sensitivity of the capacitance change of the measurement object 2 is improved.
  • the first embodiment can detect the change in the capacitance of the measurement target 2 with 0.9 times the sensitivity as shown in the above equation (9b).
  • the second embodiment can detect the change in the capacitance of the object 2 to be measured with 10 times the sensitivity as shown in the above equation (13b).
  • the differential amplifier circuit 13 of the second embodiment can detect a change in capacitance with higher sensitivity than the first embodiment.
  • the differential amplifier circuit 13 of the first embodiment does not require the adjustment capacitor element 16 of the second embodiment and does not require a configuration for generating the inverted signal w2 (t). Compared with, it has the advantage that a simple configuration can be realized.
  • Example 3
  • FIG. 13 is a block diagram showing a schematic configuration of the capacitance detection device 1 A according to the third embodiment.
  • the electrostatic capacitance detection device 1 A includes a signal generator 10, a differential amplifier circuit 13, and a controller 14. These structural elements 10, 13, and 14 are respectively the electrostatic capacitance detection devices of the above-described embodiment. It has substantially the same function as the constituent elements 10, 13 and 14 of the apparatus 1.
  • the capacitance detection device 1A further includes a sensor unit 12A, a synchronization detection unit 24, and a calculation unit 25.
  • This electrostatic capacitance detection device 1A detects a change in the electrostatic capacitance of the ferroelectric medium 2 to be measured arranged in the sensor unit 12A, and records it on the ferroelectric medium 2 based on the detection result. The reproduced bit information is reproduced.
  • the signal generator 10 of the capacitance detection device 1A only needs to have the configuration shown in FIG. 2.
  • the differential amplifier circuit 13 has the configuration shown in FIG. 3, FIG. 4, FIG. 8, or FIG. If you have.
  • the capacitance measuring device 1A may include the signal generator 10B and the differential amplifier circuit 13 shown in FIG. 5 or FIG.
  • the sensor unit 12A has a moving stage 72 on which the disc-shaped ferroelectric medium 2 is placed.
  • the moving stage 72 can drive the ferroelectric medium 2 in a biaxial direction or a triaxial direction by using an actuator (not shown).
  • the sensor unit 12A includes a needle-like probe (probe) 71 disposed so that the tip thereof faces the surface of the ferroelectric medium 2, and an annular probe 70 disposed around the probe 71.
  • the annular probe 70 is arranged so as to be separated from the surface of the ferroelectric medium 2 and its central axis substantially coincides with the axis of the probe 71.
  • the tip of the probe 71 has a radius of several nanometers to several tens of nanometers, and is in contact with the surface of the ferroelectric medium 2 or close to the surface of the ferroelectric medium 2.
  • the probe 71 can be manufactured, for example, by coating a semiconductor material such as silicon with a protective film such as platinum indium.
  • the ferroelectric medium 2 includes a back substrate 2A, an electrode layer 2B formed on the back substrate 2A, and the electrode layer 2B. And a recording layer 2C formed thereon.
  • the electrode layer 2B is made of a conductive material such as chromium.
  • the recording layer 2C includes a ferroelectric layer having a thickness of several tens to several hundreds of nanometers, a perovskite crystal structure, and a hysteresis characteristic that causes spontaneous polarization, for example, a single crystal layer such as LiTaO. thing It is.
  • FIG. 14 (B) in each minute region of the recording layer 2C, either the polarization vector P in the positive direction with respect to the vertical direction or the polarization vector P in the negative direction (inversion direction) is used. Can be recorded as bit information.
  • the search signal w (t) from the signal generator 10 is given to the electrode layer 2B of the ferroelectric medium 2 via the connection terminal 51A.
  • a response signal vl (t) is generated in the probe 71, and this response signal vl (t) is given to the differential amplifier circuit 13 via the output terminal 51B.
  • a constant reference potential Vc is applied to the annular probe 70 via the connection terminal 51C.
  • the reference potential Vc may be a ground potential, for example.
  • FIG. 15A An operation example of the capacitance detection device 1A will be described below with reference to the timing charts of FIGS.
  • the oscillator 30 in FIG. 2 generates the reference clock CLK shown in FIG. 15A
  • the counter 31 in FIG. 2 counts the pulses of the reference clock CLK to generate a 4-bit binary code. It shall be.
  • Figure 15 (B) shows the count value held by the counter 31.
  • the analog switch 32 shown in FIG. 2 has a positive polarity pulse having a positive voltage + Vd and a negative polarity pulse having a negative voltage Vd, as shown in FIG. 15C.
  • a combination is generated as a search signal w (t).
  • the combination of these positive and negative pulses may be generated at least once.
  • a positive pulse is generated during the period when the count value takes the values “5” and “6”, and the negative pulse during the period when the count value takes the values “D” and “E”. Is generated.
  • Such a search signal w (t) is supplied to the differential amplifier circuit 13 and the sensor unit 12A.
  • the decoder 33 in Fig. 2 generates a high-level reset pulse RP immediately before each of the positive and negative pulses of the search signal w (t) is generated. Is generated.
  • This reset pulse RP is generated by the differential amplifier circuit 13 of the first embodiment shown in FIG. 3, FIG. 4 or FIG. 5 (or the differential amplifier circuit of the second embodiment shown in FIG. 8, FIG. 10 or FIG. 11).
  • the reset switch 62 in 13) is turned on to discharge the charge accumulated in the feedback capacitive element 61.
  • the voltage level of the output v (t) of the operational amplifier 60 is fixed to the reference potential Vref as shown in FIG. 15 (E).
  • the positive pulse search signal w (t) After generation of the reset pulse RP, the positive pulse search signal w (t) During the period applied to the polar layer 2B, as shown in FIG. 15E, the voltage level of the output v (t) of the operational amplifier 60 reaches the negative peak level after falling from the reference potential Vref. On the other hand, during the period in which the search signal w (t) for the negative polarity pulse is applied to the electrode layer 2B of the ferroelectric medium 2, the voltage level of the output v (t) is the reference level as shown in FIG. The positive peak level is reached after rising from the potential Vref.
  • the synchronization detector 24 of FIG. 13 samples and holds the negative peak level of the amplified signal v (t) at the falling edge of the sampling pulse SP2 shown in FIG. 15 (G). As a result, a bottom signal bs (t) having a negative peak level of the amplified signal v (t) is generated as shown in FIG. 15 (1). Further, the synchronization detector 24 samples and holds the positive peak level of the amplified signal V (t) at the falling edge of the sampling pulse SP 1 shown in FIG. 15 (F). As a result, as shown in FIG. 15 (H), a peak signal ps (t) having a positive peak level of the amplified signal v (t) is generated. Then, the synchronization detector 24 adds the bottom signal (t) and the peak signal ps (t) to generate a detection signal ds (t) having a waveform shown in FIG. 15 CO.
  • the calculation unit 25 in FIG. 13 compares the voltage level of the detection signal ds (t) with a predetermined threshold level, and if the voltage level exceeds the threshold level, the logical value “ If a high level signal of “1” is reproduced and the voltage level is below the threshold level, a low level signal of logical value “0” corresponding to the polarization level P can be reproduced.
  • the ferroelectric medium 2 has different capacitance values depending on the polarity of the electric field applied between the probe 71 and the electrode layer 2B. As shown in Fig. 15 (C), the electrostatic potential of the ferroelectric medium 2 in the interval Tp (the interval where the count values are “5” and “6”) where the search signal w (t) has an amplitude value of + Vd. The capacitance of the ferroelectric medium 2 in the interval Tn where the search signal w (t) has the amplitude value of Vd (the interval between the count values “D” and “E”) is Cpn.
  • the amplitude value of the amplified signal v (t) corresponding to the capacitance Cpp of the ferroelectric medium 2 in the interval Tp is represented by the bottom signal bs (t), and the ferroelectric in the interval Tn
  • the amplitude value of the amplified signal v (t) corresponding to the capacitance Cpn of the medium 2 is represented by the peak signal ps (t).
  • the detection signal ds (t) representing the difference between the absolute values of these signals ps (t) and bs (t) is a signal corresponding to the difference between the capacitances Cpn and Cpp. Therefore, by determining the voltage polarity of the detection signal ds (t), the capacitance between Cpn and Cpp The magnitude relationship can be determined, and the direction of spontaneous polarization can be determined according to the magnitude relationship.
  • the capacitance detection device 1A is configured so that the capacitance C of the feedback capacitance element 61 is detected in order to detect a slight change in the capacitance C of the ferroelectric medium 2.
  • the voltage level of the amplified signal v (t) can be limited to an appropriate range without being saturated. Therefore, the polarization state of the ferroelectric medium 2 can be detected with high sensitivity.
  • the electrostatic capacitance detection device 1A can operate in a band lower than the high frequency band of GHz, it has an advantage that it is hardly affected by external noise and static electricity. In particular, even when a plurality of capacitance detection devices 1A arranged close to each other operate in parallel, the occurrence of interference between these capacitance detection devices 1A can be suppressed.
  • Patent Document 2 Japanese Unexamined Patent Application Publication No. 2004-127489
  • Patent Document 3 Japanese Patent Application Publication No. 1398779
  • the capacitance detection device 1A of the third embodiment can detect the polarization state of the ferroelectric medium 2 without the need for these oscillators and FM demodulator, it is suitable for integration into an integrated circuit.

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Abstract

　被測定対象の微少な静電容量の変化を高感度で検出し得る静電容量検出装置が開示される。静電容量検出装置は、信号発生器、差動増幅回路および検出部を備える。信号発生器は、被測定対象の一端に印加されるべき探索信号ｗ（ｔ）を生成する。差動増幅回路は、探索信号ｗ（ｔ）の印加に応じて被測定端子の他端で発生した応答信号ｖ１（ｔ）と探索信号ｗ（ｔ）とを差動増幅する。検出部は、差動増幅回路からの増幅信号ｖ（ｔ）に基づいて被測定対象の静電容量の変化を検出する。

Description

明 細 書
静電容量検出装置
技術分野
[0001] 本発明は、被測定対象の静電容量の変化を検出する技術に関し、特に、被測定対 象の静電容量の変化を検出し、当該検出された静電容量の変化に基づいて被測定 対象に印加された圧力、あるいは被測定対象の角速度，加速度もしくは変位といつ た物理量を測定する技術に関する。
背景技術
[0002] 被測定対象である検出素子の静電容量またはその静電容量の変化を検出し当該 静電容量またはその静電容量の変化に応じた物理量を測定するセンサが知られて いる。この種のセンサに関する従来技術は、たとえば、特許文献 1 (特開平 11— 144 82号公報；特許第 3386336号公報）に開示されて 、る。
[0003] 特許文献 1に開示されるセンサでは、被測定対象の静電容量の変化を検出するた めに演算増幅器 (オペアンプ)が使用される。この演算増幅器では、非反転入力端子 は接地され、反転入力端子はスィッチを介して検出用素子に接続され、さらに演算 増幅器の出力端子と反転入力端子との間には帰還容量素子が接続されて！、る。そ の帰還容量素子の静電容量が小さい程に、演算増幅器の出力振幅は増大し検出感 度は向上するが、帰還容量素子の静電容量が小さすぎると、演算増幅器の出力が 当該演算増幅器の出力ダイナミックレンジを超えることができずに飽和することとなる 。それゆえ検出感度の向上には限界がある。特に、微少な静電容量の変化の検出の ために小さな静電容量の帰還容量素子を使用した場合、演算増幅器の出力は飽和 しゃすいという問題がある。
[0004] 他方、高密度記録を可能にする強誘電体メモリが次世代の大容量ストレージメディ ァの一つとして研究されている。 LiTaOなどの強誘電体材料は微少領域毎に自発
3
分極を持つことができ、この自発分極の向きを外部電界の印加により変えることがで きる。このため、自発分極の向きに対応したビット情報を強誘電体メモリに記録するこ とが可能である。また、強誘電体材料の静電容量変化を検出することで自発分極の 向きを検出することができる。
[0005] たとえば、特許文献 2 (特開 2004— 127489号公報）および特許文献 3 (欧州特許 出願公開第 1398779号公報）には、強誘電体メモリに記録されたビット情報を再生 し得る再生装置が開示されている。この再生装置は、強誘電体メモリのうちの微少な 静電容量 (C)を持つ分極部位とインダクタンス (L)を持つインダクタとで構成される L C共振回路を使用するものである。再生装置は、強誘電体メモリに交番電界を印加 するために使用されるプローブ (探針）と、分極部位の静電容量 (C)およびインダクタ ンス (L)で決定される周波数で発振する発振器と、発振器の出力を復調する FM復 調器とを有している。 LC共振回路の共振周波数は 1GHz程度である。
[0006] 特許文献 2に開示される再生装置は、高分解能の実現のために発振器や FM復調 器を必要とするが、これら発振器や FM復調器は集積回路化に適した構成とはいえ ない。また、発振器や FM復調器は GHzの高周波数帯域で動作する必要があるので 、外部からのノイズや静電気の影響を受けやす ヽと ヽぅ問題がある。
[0007] また、特許文献 2に開示されるような強誘電体メモリに記録された分極状態を検出 するには、強誘電体材料の微少な静電容量の変化を検出する必要がある。しかしな がら、特許文献 1に記載されるようなセンサは、そのような微少な静電容量の変化を 検出し得る能力を持たない。
特許文献 1：特開平 11― 14482号公報 (特許第 3386336号公報）
特許文献 2：特開 2004 - 127489号公報
特許文献 3：欧州特許出願公開第 1398779号公報 (特許文献 2に係る日本国特許 出願の対応欧州特許出願に係る公開公報）
発明の開示
[0008] 上記に鑑みて本発明の目的の一つは、被測定対象の微少な静電容量の変化を高 感度で検出し得る静電容量検出装置を提供することである。また、本発明の他の目 的は、比較的低周波で動作しても強誘電体材料の分極状態を高分解能で検出し得 る静電容量検出装置を提供することである。本発明のさらに他の目的は、集積回路 化に適した静電容量検出装置の提供である。
[0009] 本発明の一態様による静電容量検出装置は、被測定対象の静電容量の変化を表 す検出信号を与える静電容量検出装置であって、所定の周波数を持つ探索信号を 生成してこれを前記被測定対象の一端に供給する信号発生器と、前記被測定対象 の他端から得られる応答信号と前記探索信号とを差動増幅する差動増幅回路と、前 記差動増幅回路力 の増幅信号に基づいて前記検出信号を得る検出部と、を備え ることを特徴としている。
[0010] 本発明の他の態様による静電容量検出装置は、被測定対象の静電容量の変化を 表す検出信号を与える静電容量検出装置であって、所定の周波数を持つ探索信号 を生成してこれを前記被測定対象の一端に供給する第 1の信号発生器と、前記被測 定対象の他端から得られる応答信号と基準信号とを差動増幅する差動増幅回路と、 前記探索信号とは逆の位相特性を持つ反転信号を生成する第 2の信号発生器と、 前記被測定対象の他端と前記第 2の信号発生器との間に接続され且つ前記反転信 号の電荷を蓄積する調整容量素子と、前記差動増幅回路からの増幅信号に基づ!、 て前記検出信号を得る検出部と、を備えることを特徴としている。
図面の簡単な説明
[0011] [図 1]図 1は、本発明に係る実施例の静電容量検出装置の概略構成を示すブロック 図である。
[図 2]図 2は、信号発生器の構成の一例を概略的に示す図である。
[図 3]図 3は、ゲイン Zオフセット調整器および差動増幅回路の構成の一例を示す図 である。
[図 4]図 4は、集積回路化に適した構成の他の例を示す図である。
[図 5]図 5は、集積回路化に適した構成のさらに他の例を示す図である。
[図 6]図 6は、第 1実施例の静電容量検出装置の動作を説明するためのタイミングチ ヤートである。
[図 7]図 7は、第 1実施例の静電容量検出装置の構成の一部を概略的に示すブロック 線図である。
[図 8]図 8は、本発明に係る第 2実施例の差動増幅回路の構成の一例を概略的に示 す図である。
[図 9]図 9は、可変容量素子である調整容量素子の構成の一例を概略的に示す図で ある。
[図 10]図 10は、第 2実施例の電圧調整回路およびオフセット調整回路の具体的な構 成の一例を示す図である。
[図 11]図 11は、第 2実施例の差動増幅回路の変形例を概略的に示す図である。
[図 12]図 12は、第 2実施例の静電容量検出装置の構成の一部を概略的に示すプロ ック線図である。
[図 13]図 13は、本発明に係る第 3実施例の静電容量検出装置の概略構成を示すブ ロック図である。
[図 14]図 14は、強誘電体媒体の断面図を概略的に示す図である。
[図 15]図 15は、第 3実施例の静電容量検出装置の動作を説明するためのタイミング チャートである。
符号の説明
[0012] 1, 1A 静電容量検出装置
2 被測定対象
10, 10B 信号発生器
11 ゲイン Zオフセット調整器
12, 12A センサ部
13 差動増幅回路
14 コントローラ
発明を実施するための形態
[0013] 本出願は、日本国特許出願第 2006— 029917号を優先権主張の基礎とするもの であり、当該基礎出願の内容は本願に援用されるものとする。
[0014] 以下、本発明に係る種々の実施例について説明する。
[0015] 図 1は、本発明に係る実施例の静電容量検出装置 1の概略構成を示すブロック図 である。この静電容量検出装置 1は、信号発生器 10,センサ部 12,差動増幅型積分 回路 13,コントローラ 14,同期検出部 22および演算部 23を有する。同期検出部 22 は、第 1サンプルホールド回路（SZH) 20A,第 2サンプルホールド回路（SZH) 20 Bおよび信号算出部 21とで構成されている。この静電容量検出装置 1は、センサ部 1 2に配置された被測定対象 2の静電容量の変化を検出するものである。被測定対象 2は、特に限定されるものではなぐたとえば、外部からの空気圧または接触圧に応じ て変位しこの変位に応じて静電容量が変化する素子でもよいし、加速度もしくは角速 度に応じて静電容量が変化する素子でもよい。
[0016] 信号発生器 10は、コントローラ 14によって制御され、被測定対象 2の一端に印加さ れるべき探索信号 w(t)を生成する。後述する通り、探索信号 w(t)は、所定の周波数 と所定の電圧振幅とを有するパルス信号である。また信号発生器 10は、同期検出部 22のサンプルホールド回路 20A, 20Bにそれぞれ供給されるべきサンプリングパル ス SP1, SP2と、差動増幅型積分回路 13に供給されるべきリセットパルス RPとを生成 する。
[0017] 図 2にこの信号発生器 10の構成の一例を概略的に示す。図 2を参照すると、信号 発生器 10は、発振器 30, nビット'カウンタ 31 (nは 2以上の整数），アナログスィッチ 3 2およびデコーダ 33を有している。発振器 30は、たとえば水晶発振子などの発振素 子を用いて高精度の基準クロック CLKを生成し、この基準クロック CLKをカウンタ 31 に供給する。カウンタ 31は、基準クロック CLKのパルスを計数してその計数値を表す nビットの 2進符号力もなる出力 CSを与える。デコーダ 33は、カウンタ 31の出力 CSに 基づいてサンプリングパルス SP1, SP2とリセットパルス RPとを生成する。
[0018] アナログスィッチ 32は、基準電位 Vrefに対して正の電圧極性を持つ電源電圧 +V dと、基準電位 Vrefに対して負の電圧極性を持つ電源電位—Vdとの供給を受けて いる。またアナログスィッチ 32は、カウンタ 31の出力 CSに基づいて、これら +Vd, - Vdの電源電圧を用いて +Vdの電圧を持つパルスと Vdの電圧を持つパルスとの 組み合わせ力もなるパルス信号を探索信号 w(t)として生成し得る。アナログスィッチ 32は、コントローラ 14からの制御信号に応じて、パルス信号の振幅，電圧極性，ノ ル ス幅および周波数の組み合わせを可変に設定することが可能である。なお、アナログ スィッチ 32は、パルス信号に含まれ得るノイズ成分を除去するローパスフィルタを有 してちよい。
[0019] 本実施例では、基準電位 Vrefは GNDレベル (接地電位）であり、アナログスィッチ 32は、探索信号 w(t)を生成するために基準電位 Vref〖こ対して正極性の電圧 +Vd と負極性の電圧 Vdとを用いる力 これに限定されるものではない。たとえば、アナ ログスィッチ 32は、 GNDレベルより大きな基準電位 Vrefに対して正の電圧極性を持 つ電源電圧 Vp ( = 2 X Vref)と、基準電位 Vrefに対して負の電圧極性を持つ電源 電圧 Vn ( = GNDレベル）とを用 、て探索信号 w (t)を生成してもよ 、。
[0020] 図 1を参照すると、センサ部 12は、信号発生器 10からの探索信号 w(t)を被測定対 象 2の一端に印加する一方、この探索信号 w(t)の印加に応じて被測定対象 2の他 端で発生した応答信号 vl (t)を差動増幅型積分回路 13に供給するものである。
[0021] 差動増幅型積分回路 13 (以下、単に「差動増幅回路 13」と呼ぶ。）は、信号発生器 10からの探索信号 w(t)と、センサ部 12からの応答信号 vl (t)とを差動増幅し、その 増幅信号 V (t)をサンプルホールド回路 20A, 20Bの各々へ与える。
[0022] 第 1サンプルホールド回路 20Aは、サンプリングパルス SP1に応じて、差動増幅回 路 13力もの増幅信号 v(t)の正ピークレベル（電圧レベルの極大値）をサンプリングし てこれを保持し、当該サンプリングされた正ピークレベルを持つピーク信号 ps (t)を信 号算出部 21に与える。他方、第 2サンプルホールド回路 20Bは、サンプリングパルス SP2〖こ応じて、差動増幅回路 13からの増幅信号 v(t)の負ピークレベル (電圧レベル の極小値）をサンプリングしてこれを保持し、当該サンプリングされた負ピークレベル を持つボトム信号 bs (t)を信号算出部 21に与える。信号算出部 21は、ピーク信号 ps (t)の正ピークレベルとボトム信号 bs (t)の負ピークレベルとをカ卩算し、ある 、は正ピ 一クレベルと負ピークレベルとのうちの一方力 他方を減算する加減算器である。信 号算出部 21は、コントローラ 14の制御により、加算または減算のいずれか一方を選 択的に実行して検出信号 ds (t)を生成し得る。演算部 23は、検出信号 ds (t)に基づ いて、被測定対象 2に印加された圧力，または被測定対象 2の角速度，加速度もしく は変位といった物理量を算出することができる。
第 1実施例
[0023] 以下、本発明の第 1実施例について説明する。図 3は、第 1実施例に係る差動増幅 回路 13の構成の一例を示す図である。差動増幅回路 13は、帰還容量素子 61およ びリセットスィッチ 62を備えた演算増幅器 60とゲイン/オフセット調整器 11とを有す る。ゲイン Zオフセット調整器 11は、探索信号 w (t)の電圧振幅を調整すると同時に 探索信号 w(t)の中心電圧をシフトさせるオフセット調整を実行する。ゲイン Zオフセ ット調整器 11で調整された信号 v2 (t)は、演算増幅器 60の非反転入力端子（+ )に 入力され、センサ部 12からの応答信号 vl (t)は、演算増幅器 60の反転入力端子（一 )に入力される。演算増幅器 60の反転入力端子（一）と出力端子との間には所定の 静電容量 Cを持つ帰還容量素子 61が接続され、この帰還容量素子 61と並列にリセ
F
ットスィッチ 62が接続されている。リセットパルス RPに応じてリセットスィッチ 62がオン になり導通状態にされると、帰還容量素子 61の両端は短絡し、帰還容量素子 61に 蓄積された電荷は放電されることとなる。
[0024] センサ部 12では、接続端子 51 A, 51Bは、被測定対象 2と直接接続されるか、ある いは、被測定対象 2と所定間隔を置いて近接して配置される。被測定対象 2は、これ ら接続端子 51 A, 51B間に静電容量 Cを有している。この被測定対象 2の一端に接
P
続端子 51 Aを介して探索信号 w(t)が印加されると、この印加に応じて接続端子 51B に応答信号 vl (t)が発生し、この応答信号 vl (t)が演算増幅器 60の反転入力端子（ -)に供給される。
[0025] 図 3に示されるゲイン Zオフセット調整器 11は、抵抗 R1を持つ第 1抵抗素子 40と、 抵抗 R2を持つ第 2抵抗素子 41とからなる振幅調整回路を有し、さらに、探索信号 w( t)の DC成分を除去するために使用される第 1容量素子 42と、探索信号 w(t)の高域 成分に存在するノイズを除去するために使用される第 2容量素子 43とを有する。抵 抗 Rl, R2の値を適宜選択することで、探索信号 w(t)の電圧を最適なレベルに調整 することができる。なお、第 1抵抗素子 40の一端は信号発生器 10に接続され、当該 第 1抵抗素子 40の他端は第 2抵抗素子 41の一端と接続され、当該第 2抵抗素子 41 の他端は接地されている。また、第 1容量素子 42および第 2容量素子 43は直列接続 されており、第 2容量素子 43の一端は接地されている。これら第 1容量素子 42と第 2 容量素子 43との間の接続点 N1から調整信号 v2 (t)が差動増幅回路 13に供給され る。
[0026] また、ゲイン Zオフセット調整器 11は、直列接続された抵抗素子 44と可変抵抗素 子 45とからなるオフセット調整回路を有する。抵抗素子 44の一端には正極性の電源 電圧 +Vdが供給され、可変抵抗素子 45の一端には負極性の電源電圧 Vdが供 給されている。接続点 N1は、可変抵抗素子 45に接続されている。この可変抵抗素 子 45の抵抗値を調整することで、探索信号 w(t)の中心電圧を所望レベルに調整す ることがでさる。
[0027] このようにゲイン Zオフセット調整器 11は探索信号 w (t)の電圧振幅とオフセット (中 心電圧と所望レベル間の差)とを調整し、その調整信号 v2 (t)を演算増幅器 60に供 給しており、演算増幅器 60は、その調整信号 v2 (t)の電圧を基準電圧として使用し つつ、反転入力端子（-)と非反転入力端子（+ )との間の電圧差を増幅 (差動増幅） するものである。それゆえ、検出感度向上のために帰還容量素子 61の静電容量 C
F
を小さくしても、演算増幅器 60の出力の飽和を防止することが可能であり、 SN比（sig nal-to-noise ratio)の向上も可能である。
[0028] 従来技術では、演算増幅器 60の非反転入力端子（+ )に一定の基準電圧 (たとえ ば、接地電圧）が印加されていたが、これでは、検出感度を向上させるために帰還容 量素子 61の静電容量 Cを小さくし過ぎると、演算増幅器 60の出力である増幅信号 V
F
(t)は、演算増幅器 60の出力ダイナミックレンジを超えることができずに飽和してしま う。一方、本実施例は、応答信号 vl (t)と略同じ位相特性を持つ調整信号 v2 (t)を基 準信号として使用しこの調整信号 v2 (t)を非反転入力端子（+ )に入力する構成を採 用する。また、増幅信号 v(t)が演算増幅器 60の出力ダイナミックレンジに収まるよう に、ゲイン,オフセット調整器 11で調整信号 v2 (t)の電圧振幅と中心電圧とを調整 することができる。それゆえ、たとえ静電容量 Cを小さくしても、増幅信号 v(t)の電圧
F
レベルは飽和レベルに達することなく適切な範囲に制限され得る。したがって、被測 定対象 2の静電容量 Cの変化を高感度で検出することが可能である。
P
[0029] なお、図 3の例では、帰還容量素子 61とリセットスィッチ 62の組み合わせの数は一 組だけであるが、これに限らず、複数組の帰還容量素子とリセットスィッチの組み合わ せを、反転入力端子（-)と出力端子との間に接続してもよい。これにより、被測定対 象 2に応じて最適な静電容量を持つ帰還容量素子を選択して検出感度を調整するこ とが可能になる。
[0030] また、図 3に示した構成は集積回路化に適した構成である。すなわち、信号発生器 10,ゲイン Zオフセット調整器 11および差動増幅回路 13を集積回路に組み込むよ うに容易に設計することができる。さらに集積回路化に適した構成を図 4に示す。図 4 に示される構成は、ゲイン Zオフセット調整器 11Aを除いて図 3に示した構成と同じ である。
[0031] 図 4を参照すると、ゲイン Zオフセット調整器 11Aは、ゲインレジスタ 46A、オフセッ トレジスタ 46B、 DZA変^ ^(DAC)47A, 47B、アナログ加算器 48および可変利 得増幅器（VGA; Variable Gain amplifier) 49を含む。ゲインレジスタ 46Aとオフセット レジスタ 46Bは、それぞれ、コントローラ 14 (図 1)力も与えられた制御信号 RD1, RD 2の値を保持する。 0 八変 47八は、ゲインレジスタ 46Aの出力を DZ A変換し 、その変換信号を可変利得増幅器 49に供給する。可変利得増幅器 49は、 DZA変 47Aからの変換信号の電圧に応じた利得で探索信号 w(t)の電圧振幅を増幅 することができる。他方、 DZA変 47Bは、オフセットレジスタ 46Bの出力を D/ A変換し、その変換信号をアナログ加算器 48に供給する。アナログ加算器 48は、可
Figure imgf000011_0001
とによって探索信号 w(t)の中心電圧をシフトさせる。
[0032] このようにコントローラ 14からの制御信号 RD1に応じて可変利得増幅器 49の利得 を可変に設定でき、コントローラ 14力もの制御信号 RD2に応じて探索信号 w(t)のォ フセット調整量を可変に設定できる。よって、増幅信号 v(t)の電圧レベルが飽和レべ ルに達することなく演算増幅器 60の出力ダイナミックレンジに収まるように、適切なォ フセット調整量および適切な利得を設定することが可能である。
[0033] 集積回路化に適した差動増幅回路 13のさらに他の例を図 5に示す。図 5に示され る構成は、ゲイン Zオフセット調整器 11Bと信号発生器 10Bとを除いて図 3に示した 構成と同じである。図 5のゲイン/オフセット調整器 11Bは、ゲインレジスタ 46A,オフ セットレジスタ 46B,デジタル乗算器 49D,デジタル加算器 48Dおよび D/A変^^ (DAC)47C, 47Dを含む。信号発生器 10Bは、デジタル探索信号 wd(t)を出力し、 DZA変換器 47Dは、デジタル探索信号 wd (t)を DZA変換してその変換信号を探 索信号 w(t)として与える。ゲインレジスタ 46Aとデジタル乗算器 49Dと DZA変翻 47Cとでデジタル増幅回路 (振幅調整回路）が構成され、オフセットレジスタ 46Bとデ
Figure imgf000011_0002
DSP (Digital Signal Processor)などのデジタル信号処理用プロセッサによって、レジ スタ 46A, 46B、デジタル乗算器 49Dおよびデジタル加算器 48Dが構成されてもよ い。
[0034] 図 5に示されるゲインレジスタ 46Aとオフセットレジスタ 46Bは、それぞれ、コントロー ラ 14 (図 1)力ゝらの制御信号 RD1, RD2の値を保持する。デジタル乗算器 49Dは、ゲ インレジスタ 46Aの出力を信号発生器 10Bのデジタル出力 wd (t)に乗算し、デジタ ル加算器 48Dは、デジタル乗算器 49Dの出力にオフセットレジスタ 46Bの出力をカロ 算する。 DZA変翻 47Cは、デジタル加算器 48Dからのデジタル信号を DZA変 換することで調整信号 v2 (t)を生成することとなる。
[0035] ゲインレジスタ 46Aの保持する値を調整することでデジタル増幅回路の利得を可変 に設定でき、オフセットレジスタ 46Bの保持する値を調整することで調整信号 v2 (t) のオフセット調整量を可変に設定できる。このため、探索信号 w(t)に対して所望の 利得で増幅され且つオフセット調整を施した調整信号 v2 (t)を得ることができる。した がって、増幅信号 v(t)の電圧レベルが飽和レベルに達することなく演算増幅器 60の 出力ダイナミックレンジに収まるように、適切なオフセット調整量および適切な利得を 設定することが可能である。
[0036] 次に、図 6 (A)〜 (L)のタイミングチャートを参照しつつ、上記静電容量検出装置 1 の動作の一例を以下に詳説する。この例では、図 2の発振器 30は図 6 (A)に示され る基準クロック CLKを生成し、図 2のカウンタ 31は、基準クロック CLKのパルスを計数 して 3ビットの 2進符号 Q , Q , Qを生成するものとする。カウンタ 31は、基準クロック
0 1 2
CLKを 2分周して図 6 (B)に示すような最下位ビット (LSB) Qを生成し、同時に、基
0
準クロック CLKを 8分周して図 6 (C)に示すような最上位ビット（MSB) Qを生成する
2
。図 6 (D)にカウンタ 31の保持するカウント値を示す。
[0037] 図 2のアナログスィッチ 32は、図 6 (E)に示されるように、最上位ビット Qに同期して
2
、正極性の電圧 +Vdを持つ正極性パルスと負極性の電圧 Vdを持つ負極性パル スとを交互に探索信号 w(t)として発生する。すなわち、最上位ビット Qの信号レベル
2
が低レベルであれば正極性パルスが生成され、最上位ビット Qの信号レベルが高レ
2
ベルであれば負極性パルスが生成される。これら正極性パルスおよび負極性パルス は、探索信号 w (t)としてゲイン Zオフセット調整器 11に供給される。
[0038] アナログスィッチ 32が正極性パルスの探索信号 w(t)を被測定対象 2の一端に印 加する期間には、図 6 (G)に示されるように、演算増幅器 60の出力 v(t)の電圧レべ ルは下降した後に負ピークレベルに達する。他方、負極性パルスの探索信号 w(t)が 被測定対象 2の一端に印加される期間には、図 6 (G)に示されるように、演算増幅器 60の出力 V (t)の電圧レベルは上昇した後に正ピークレベルに達する。
[0039] 一方、図 2のデコーダ 33は、図 6 (F)に示されるように、探索信号 w (t)の正極性パ ルスと負極性パルスの各々が生成される直前に、高レベルのリセットパルス RPを生 成する。このリセットパルス RPは、図 3の差動増幅回路 13のリセットスィッチ 62をオン にして帰還容量素子 61に蓄積された電荷を放電させる。これにより演算増幅器 60の 出力 v (t)の電圧レベルは、図 6 (G)に示されるように、上昇または下降する前に基準 電位 Vrefに固定されることとなる。
[0040] 図 1の第 1サンプルホールド回路 20Aは、図 6 (H)に示されるサンプリングパルス S P1の立ち下がりエッジで増幅信号 V (t)の正ピークレベルをサンプリングしてこれを保 持する。この結果、ピーク信号 ps (t)は、図 6 (J)に示されるような正ピークレベルを持 つ波形を形成する。また、図 1の第 2サンプルホールド回路 20Bは、図 6 (1)に示され るサンプリングパルス SP2の立ち下がりエッジで増幅信号 v(t)の負ピークレベルをサ ンプリングしてこれを保持する。この結果、ボトム信号 bs (t)は、図 6 (K)に示されるよ うな負ピークレベルを持つ波形を形成する。
[0041] 図 1の信号算出部 21は、基準電位 Vrefからみて正の電圧極性を持つ正ピークレ ベルから、負の電圧極性を持つ負ピークレベルを減算することで図 6 (L)に示される ようなピークトウピーク電圧を示す検出信号 ds (t)を生成することができる。以下に説 明するように、この検出信号 ds (t)の電圧変化量は被測定対象 2の静電容量 Cの変
P
化量 A Cに略比例するので、検出信号 ds (t)の電圧を監視することで被測定対象 2
P
の静電容量変化を検出することが可能となる。
[0042] 以下、理論的な背景を説明する。図 7は、ゲイン Zオフセット調整器 11、被測定対 象 2、演算増幅器 60および帰還容量素子 61からなる系を示すブロック線図である。 図 7では、図 3に示される時間 tに関する関数 w (t) , vl (t) , v2 (t) , v(t)のラプラス 変換を、それぞれ、 W(s), V (s), V (s), V(s)で表すものとする。ここで、 sは、ラブ
1 2
ラス変換の変数 (ラプラス演算子)である。また、被測定対象 2の伝達特性 (インピー ダンス）を Z (s)、演算増幅器 60のオープンループゲインを 、帰還容量素子 61の
1
伝達特性 (インピーダンス)を Z (s)、でそれぞれ表すものとする。さらに説明の便宜
2
上、ゲイン Zオフセット調整器 11の伝達特性 Gは利得 (ゲイン)のみを示すものとする
[0043] 演算増幅器 60の入力インピーダンスが略無限大のとき、次式（ 1)および (2)が与え られる。
[0044] [数 1]
Figure imgf000014_0001
[0045] [数 2]
Z2(s)xW(s) + Z1(s)xV(s
(2)
V2(s) = GxW(s
[0046] 上式 (2)の V (s), V (s)を上式（1)に代入し、式（1)を整理すると、次式 (3)が与え
1 2
られる。
[0047] [数 3]
Figure imgf000014_0002
[0048] 被測定対象 2の静電容量は Cであるから、被測定対象 2の伝達特性は、 Z (s) = 1
P 1
Z(C Xs)、となる。また、帰還容量素子 61の静電容量は Cであるから、帰還容量素
P F
子 61の伝達特性は、 Z (s)=l/(C Xs)、である。よって、上式（3)は次式 (4)に変
2 F
形される。 [0049] [数 4]
Figure imgf000015_0001
[0050] オープンループゲイン が略無限大とすれば、上式 (4)の伝達関数 V(s)ZW(s) は次式 (4a)のようになる。
[0051] [数 5] X(G X CF + {G -1)XCP), (4 a)
[0052] なお、上式 (4a)において、ラプラス演算子 sを j ω (jは虚数単位、 ωは角周波数)で 置き換えれば、周波数伝達関数 V (j ω ) ZW(j ω )が求まる。
[0053] ゲイン Ζオフセット調整器 11の利得 Gは一定であり、帰還容量素子 61の静電容量 Cも一定であるから、上式 (4a)で示される伝達関数 V(s)ZW(s)の変化量は、次式
F
(4b)で与えられる。
[0054] [数 6]
Figure imgf000015_0002
[0055] 上式 (4b)から明らかなように、伝達関数 V (s) /W (s)の変化量は被測定対象 2の 静電容量 Cの変化量 ACに比例する。また、探索信号 w(t)の印加振幅値 +Vd,
P P
—Vdはそれぞれ一定であるから、増幅信号 v(t)のピークトウピーク電圧を示す検出 信号 (t)の変化を検出することで被測定対象 2の静電容量変化を検出することが できる。
[0056] また、ゲイン Zオフセット調整器 11の利得 Gは、静電容量変化の検出前の初期状 態にお 、て増幅信号 V (t)の振幅が略ゼロになるように調整されることが望ま 、。こ れは、被測定対象 2の静電容量 Cが初期状態の静電容量 C (0)から変化したときに
P P
、増幅信号 v(t)の電圧レベルが飽和レベルに達することを極力避けるためである。 [0057] 増幅信号 v(t)の振幅が常にゼロであれば、上式 (4a)の左辺はゼロになる。このと き、上式 (4a)は次式（5)に変形される。
[0058] [数 7]
Figure imgf000016_0001
[0059] したがって、初期状態での静電容量 C (0)が既知であれば、上式（5)を用いて好
P
適な利得 Gを決定することができる。
[0060] あるいは、図 4に示したゲイン Zオフセット調整器 11を用いて、増幅信号 v(t)の振 幅が略ゼロになるように可変利得増幅器 49の利得 Gを調整することが可能である。 すなわち、図 1のコントローラ 14は、図 4のゲインレジスタ 46Aに与える制御信号 RD 1の値を段階的に変えることにより、たとえば 0. 5dB単位で可変利得増幅器 49の利 得 Gを段階的に変化させることができる。コントローラ 14は、各段階において、図 1の 演算部 23で測定される増幅信号 v(t)の振幅が略ゼロである力否かを判定する。ある いは、コントローラ 14は、増幅信号 v(t)の振幅が最もゼロに近くなる段階を探索して もよい。そして、コントローラ 14は、増幅信号 v(t)の振幅が略ゼロになった段階での 利得 G、あるいは、増幅信号 v(t)の振幅が最もゼロに近い段階での利得 Gを決定す ることがでさる。
[0061] なお、上式（5)を変形すれば、初期状態での静電容量 C (0)は、以下の式 (6)で
P
与えられる。
[0062] [数 8]
Figure imgf000016_0002
[0063] 前述の方法によって利得 Gが決定されれば、式 (6)を用いて静電容量 C (0)を算
P
出することが可能である。
[0064] さらに上式（5)の利得 Gを上式 (4a)に代入して式 (4a)を整理すると、伝達関数 V( s) /W (s)は次式（7)で与えられる。
[0065] [数 9] V(s)/W(s) = (C (0) - CP )/{CP( ) + CF). (7)
[0066] 被測定対象 2の静電容量の変化量 ACを、 AC =C— C (0)、で表すとき、上式 (
P P P P
7)は次式 (8)に変形され得る。
[0067] [数 10]
V(s)/W(s) = - ACP/{CP(0) + CF). (8)
[0068] 帰還容量素子 61の静電容量 Cが被測定対象 2の静電容量 C (0)の k倍 (kは実数
F P
)となるように選択された場合 (すなわち、 C =kXC (0)、の等式が成立する場合)、
F P
上式 (8)は、次式（9)に変形され得る。
[0069] [数 11]
V(s) 一 1 ACP
—— X ~~ - (9)
W{s) 1+ k Cp( )'
[0070] したがって、たとえば、係数 kが「1.0」、「0.1」の値のときの伝達関数 V(s)ZW(s) は、それぞれ、次式（9a), (9b)で与えられる。
[0071] [数 12]
- 0.5 X ACp/Cp(0) for k = 1.0 ( 9 a)
W(s) -0.9 AC /C (0) for k = 0.1 (9 b )
[0072] 上式（9a), (9b)に例示されるように帰還容量素子 61の静電容量 C力 、さいほど
F
に、被測定対象 2の静電容量変化の検出感度が向上することが分かる。
第 2実施例
[0073] 次に、本発明の第 2実施例について説明する。図 8は、第 2実施例に係る差動増幅 回路 13の構成の一例を概略的に示す図である。この差動増幅回路 13は、上記第 1 実施例と同様に、帰還容量素子 61およびリセットスィッチ 62を備えた演算増幅器 60 を有する。また差動増幅回路 13は、制御レジスタ 52, DZA変 (DAC)53,電 圧調整回路 15A,オフセット調整回路 15Bおよび調整容量素子 16を有している。図 8では、信号発生器 10が本発明の「探索信号を生成する第 1の信号発生器」に相当 し、電圧調整回路 15Aが本発明の「反転信号を生成する第 2の信号発生器」に相当 する。
[0074] 電圧調整回路 15Aは、信号発生器 10と接続され、調整容量素子 16を介して演算 増幅器 60の反転入力端子（一）と接続され、調整容量素子 16を介してセンサ部 12 の被測定対象 2と並列に接続されている。電圧調整回路 15Aは、信号発生器 10から の探索信号 w(t)の位相特性を反転して反転信号 w2 (t)を生成し、同時に、コント口 ーラ 14 (図 1)力もの制御信号 RD1に応じて探索信号 w(t)の電圧振幅を調整する機 能を有する。
[0075] 調整容量素子 16は、信号発生器 10と演算増幅器 60の反転入力端子（一）との間 に介在し且つ電圧調整回路 15 Aと直列に接続されて!ヽる。電圧調整回路 15 Aの出 力である反転信号 w2 (t)の電荷はこの調整容量素子 16に蓄積される。制御レジスタ 52は、コントローラ 14 (図 1)力もの制御信号 RD3の値を保持する。 DZA変翻 53 は、この制御レジスタ 52の出力を DZA変換し、その変換信号を調整容量素子 16に 与える。調整容量素子 16は、 DZA変換器 53からの変換信号の電圧 Vscに応じて 変化し得る静電容量を持つ可変容量素子である。
[0076] 調整容量素子 16の構成の一例を図 9に概略的に示す。図 9の調整容量素子 16は 、直列接続された一対の可変容量ダイオード 56A, 56Bと、 2個の容量素子 57A, 5 7Bと、 3個の抵抗素子 58A, 58B, 58Cと力らなる。可変容量ダイオード 56A, 56B としては、たとえば、ノ ラクタ'ダイオードが使用されればよい。一方の可変容量ダイォ ード 56Aの力ソードは他方の可変容量ダイオード 56Bの力ソードに接続され、これら 一対の可変容量ダイオード 56A, 56B間の接続中点 N2が、抵抗素子 58Cを介して DZA変 53の出力端と接続されて!ヽる。一方の可変容量ダイオード 56Αのァノ ードは、静電容量 Cを持つ容量素子 57Αを介して電圧調整回路 15Aと接続されて
Β
おり、他方の可変容量ダイオード 56Βのアノードは、静電容量 Cを持つ容量素子 57
Β
Βを介して演算増幅器 60の反転入力端子（一）に接続されている。容量素子 57Α, 5 7Βは、 DC成分を遮断するための結合用コンデンサである。これら結合用コンデンサ 57A, 57Bの静電容量 C 1S 可変容量ダイオード 56A, 56Bの直列容量 C よりも 極めて大きくなるように容量 c , c を設定した場合 (すなわち、
DV c B > >c の場合）、
B DV
調整容量素子 16の静電容量 Cは直列容量 C に略等しいとみなすことができる。
V DV
[0077] DZ A変 53からの制御電圧 Vscが逆ノィァス電圧として可変容量ダイオード 5 6A, 56Bの力ソードに印加されると、可変容量ダイオード 56A, 56Bの静電容量は その制御電圧に応じて変化し得る。それゆえ、制御レジスタ 52の保持する値を調整 することで調整容量素子 16の静電容量 Cを所望の値に設定することが可能である。
V
[0078] なお、図 8の調整容量素子 16の代わりに、並列に接続され互いに異なる固定静電 容量を持つ複数の容量素子とスイッチング素子と（図示せず)を用いてもよい。かかる 場合、スイッチング素子は、コントローラ 14 (図 1)からの制御信号 RD3に応じてこれら 複数の容量素子のうちのいずれかを選択し、選択された容量素子をセンサ部 12の 被測定対象 2と並列に接続することとなる。
[0079] 図 8を参照すると、オフセット調整回路 15Bは、コントローラ 14 (図 1)力もの制御信 号 RD2に応じて、略一定の基準電圧 Vreflを持つ基準信号の中心電圧を所望レべ ルにシフトさせて基準信号のオフセット（中心電圧と所望レベル間の差)を調整する 機能を有している。これによりオフセット調整回路 15Bは、略一定の電圧 Vosを持つ 調整信号 v2 (t)を演算増幅器 60の非反転入力端子（+ )に供給する。基準電圧 Vre flは、たとえば GNDレベルに設定すればよいが、これに限定されるものではない。
[0080] 電圧調整回路 15Aおよびオフセット調整回路 15Bの具体的な構成の一例を図 10 に示す。図 10に示される通り、電圧調整回路（振幅調整回路） 15Aは、ゲインレジス タ 52A, 07八変 (0八 53八ぉょび可変利得増幅器0^^0 55を含む。ゲイ ンレジスタ 52Aは、コントローラ 14 (図 1)力も与えられた制御信号 RD1の値を保持す る。 DZA変翻53八は、ゲインレジスタ 52Aの出力を DZA変換し、その変換信号 を可変利得増幅器 55に供給する。可変利得増幅器 55は、 DZA変換器 53A力ゝらの 変換信号の電圧に応じた利得で、探索信号 w(t)の位相特性を反転し且つその電圧 振幅を増幅することができる。可変利得増幅器 55の利得がたとえば「一 1」に設定さ れれば、電圧調整回路 15Aは、探索信号 w(t)を反転信号 w(t) (=w2 (t) )に変 換することとなる。
[0081] 他方、図 10に示される通り、オフセット調整回路 15Bは、オフセットレジスタ 52B, D /A変翻（DAC) 53Bおよびアナログ加算器 54を含む。オフセットレジスタ 52Bは 、コントローラ 14 (図 1)力も与えられた制御信号 RD2の値を保持する。 DZA変翻 53Bは、オフセットレジスタ 52Bの出力を D/A変換し、その変換信号をアナログカロ 算器 54に供給する。アナログ加算器 54は、基準電圧 Vreflに当該変換信号の電圧 を加算することでオフセット調整をすることができる。
[0082] 上記の通り、第 2実施例の差動増幅回路 13では、電圧調整回路 15Aは、探索信 号 w (t)とは逆の位相特性を持つ反転信号 w2 (t)を生成し、調整容量素子 16は、前 記被測定対象 2の他端に結合する端子 51Bと電圧調整回路 15Aとの間に接続され ており、反転信号 w2 (t)の電荷を蓄積する。このため、調整容量素子 16の静電容量 Cを調整することで、帰還容量素子 61に流れ込む電流量を制御することができる。
V
それゆえ調整容量素子 16の静電容量 Cを調整すれば、検出感度向上のために帰
V
還容量素子 61の静電容量 Cを小さくしても、演算増幅器 60の出力の飽和を防止す
F
ることが可能であり、 SN比の向上も可能になる。したがって、被測定対象 2の静電容 量 Cの変化を高感度で検出することが可能である。
P
[0083] また、電圧調整回路 15Aで探索信号 w(t)の電圧振幅を調整し、オフセット調整回 路 15Bで演算増幅器 60の非反転入力端子（+ )に印加すべき電圧 Vosを所望レべ ルに調整することができる。このため、増幅信号 v(t)の電圧レベルが演算増幅器 60 の出力ダイナミックレンジに収まるように、探索信号 w(t)の電圧振幅および電圧 Vos を個別に調整することが可能である。
[0084] 図 11は、上記第 2実施例の差動増幅回路 13の変形例を概略的に示す図である。
図 11に示される通り、本変形例の差動増幅回路 13は、図 10に示した差動増幅回路 13と同様に、制御レジスタ 52, DZA変翻（DAC) 53,オフセット調整回路 15B, 調整容量素子 16および演算増幅器 60を有する。本変形例の差動増幅回路 13は、 DZA変換器 (DAC) 53Cと電圧調整回路 15Adとを有する点で、図 10に示した差 動増幅回路 13とは異なる構成を有している。また、図 11に示される信号発生器 10B は、デジタル探索信号 wd(t)と、当該デジタル探索信号 wd (t)とは逆の位相特性を 持つ反転信号 wd(t)とを差動増幅回路 13に供給するものである。この変形例では 、信号発生器 10Bが、本発明の「探索信号を生成する第 1の信号発生器」と「反転信 号を生成する第 2の信号発生器」とに相当する。
[0085] 本変形例の差動増幅回路 13において、 DZA変翻53じは、信号発生器 10Bか らのデジタル探索信号 wd(t)を DZA変換してその変換信号を探索信号 w(t)として センサ部 12に供給する。
[0086] 電圧調整回路 15Adは、ゲインレジスタ 52A,デジタル乗算器 55Dおよび DZA変
53Aを含む。ゲインレジスタ 52Aは、コントローラ 14 (図 1)力もの制御信号 RD1 の値を保持する。デジタル乗算器 55Dは、信号発生器 10Bからの反転信号— wd(t )にゲインレジスタ 52Aの出力を乗算する。 DZA変換器 53Aは、デジタル乗算器 55 Dの出力を DZA変換してその変換信号を調整信号 w2 (t)として調整容量素子 16 に与える。したがって、ゲインレジスタ 52Aとデジタル乗算器 55Dと DZA変^ ^53 Aとでデジタル増幅回路 (振幅調整回路）が構成される。電圧調整回路 15Adのゲイ ンレジスタ 52Aの保持する値を調整することで当該デジタル増幅回路の利得を可変 に設定することが可能である。
[0087] 以下、理論的な背景を説明する。図 12は、上記電圧調整回路 15A,調整容量素 子 16,被測定対象 2,演算増幅器 60および帰還容量素子 61からなる系を示すプロ ック線図である。図 12では、図 8に示される時間 tに関する関数 w(t) , vl (t) , v2 (t) , v(t)のラプラス変換を、それぞれ、 W(s) , V (s) , V (s) , V(s)で表すものとする。
1 2
ここで、 sは、ラプラス変換の変数 (ラプラス演算子)である。また、被測定対象 2の伝 達特性 (インピーダンス）を Z (s)、演算増幅器 60のオープンループゲインを 、帰 還容量素子 61の伝達特性 (インピーダンス)を Z (s)、調整容量素子 16の伝達特性（
2
インピーダンス)を Z (s)、でそれぞれ表すものとする。さらに説明の便宜上、電圧調
3
整回路 15Aの伝達特性— Gは反転利得のみを示し、また非反転入力端子（+ )に入 力される調整信号 v2 (t)の電圧はゼロである（すなわち、 V (s) =0)とする。
2
[0088] 演算増幅器 60の入力インピーダンスが略無限大であり、演算増幅器 60のオープン ループゲイン も略無限大であるとき、伝達関数 V(s) ZW(s)は、次式（10)で与え られる。
[0089] [数 13]
V(s)/W(s) = - Ζ2 8)ΙΖλ {8) + G X Z2 (s)/Z3 (s) . ( 1 0 ) 被測定対象 2の静電容量は Cであるから、被測定対象 2の伝達特性は、 Z (s) = 1
P 1
/ (C X s)、また帰還容量素子 61の静電容量は Cであるから、帰還容量素子 61の
P F
伝達特性は、 Z (s) = l/ (C X s)、さらに調整容量素子 16の静電容量は Cである
2 F V から、調整容量素子 16の伝達特性は、 Z (s) = l/ (C X s)、である。よって、上式（
3 V
10)は次式（10a)に変形される。
[0090] [数 14]
Figure imgf000022_0001
電圧調整回路 15Aの反転利得 Gは、静電容量変化の検出前の初期状態におい て増幅信号 v(t)の振幅が略ゼロになるように調整されることが望ましい。これは、被 測定対象 2の静電容量 Cが初期状態の静電容量 C (0)から変化したときに、増幅信
P P
号 V (t)の電圧レベルが飽和レベルに達することを極力避けるためである。
[0091] 増幅信号 v(t)の振幅が常にゼロであれば、上式（10)の左辺はゼロになる。このと き、上式（10a)は次式（11)に変形される。
[0092] [数 15]
Figure imgf000022_0002
したがって、初期状態での静電容量 c (0)が既知であれば、増幅信号
p v(t)の振幅 が略ゼロになるように電圧調整回路 15Aの利得を調整することが可能である。すなわ ち、図 1のコントローラ 14は、たとえば、図 10のゲインレジスタ 52Aに与える制御信号 RD1の値を段階的に変えることにより電圧調整回路 (デジタル増幅回路） 15Aの利 得を段階的に変化させることができる。コントローラ 14は、各段階において、図 1の演 算部 23で測定される増幅信号 v(t)の振幅が略ゼロである力否かを判定する。あるい は、コントローラ 14は、増幅信号 v(t)の振幅が最もゼロに近くなる段階を探索しても よい。そして、コントローラ 14は、増幅信号 v (t)の振幅が略ゼロになった段階での反 転利得— G、あるいは、増幅信号 v(t)の振幅が最もゼロに近い段階での反転利得— Gを決定することができる。
[0093] さらに上式（11)の利得 Gを上式（10a)に代入して式（10a)を整理すると、伝達関 数 V (s) /W (s)は次式（ 12)で与えられる。
[0094] [数 16]
Figure imgf000023_0001
ここで、 AC =C— C (0)、であり、 ACは、被測定対象 2の静電容量の変化量を
P P P P
表している。
[0095] 帰還容量素子 61の静電容量 Cが被測定対象 2の静電容量 C (0)の k倍 (kは実数
F P
)となるように選択された場合 (すなわち、 C =kXC (0)、の等式が成立する場合)、
F P
上式（ 12)は、次式（ 13)に変形され得る。
[0096] [数 17]
V{s)
( 1 3)
W s) ん C尸 (0) · したがって、たとえば、係数 kが「1.0」、「0.1」の値のときの伝達関数 V(s)ZW(s) は、それぞれ、次式（13a), (13b)で与えられる。
[0097] [数 18]
[- AC /Cp(0) for k = 1.0 ( 1 3 a)
W(s) -10xACP/CP(0) /orん = 0.1 ( 1 3 b) 上式（13a), (13b)に例示されるように帰還容量素子 61の静電容量 Cが小さいほ
F
どに、被測定対象 2の静電容量変化の検出感度が向上することが分かる。また、係数 kが「0. 1」の値を持つとき、上記第 1実施例は、上式（9b)に示されるように 0.9倍の 感度で被測定対象 2の静電容量変化を検出できるのに対し、第 2実施例は、上式（1 3b)に示されるように 10倍の感度で被測定対象 2の静電容量変化を検出できる。
[0098] したがって、第 2実施例の差動増幅回路 13は、第 1実施例と比べるとより高感度で 静電容量変化を検出することが可能である。ただし、第 1実施例の差動増幅回路 13 は、第 2実施例の調整容量素子 16を必要とせず、反転信号 w2(t)を生成するための 構成を必要としないので、第 2実施例と比べると簡易構成を実現できるという利点が める。 第 3実施例
[0099] 次に、本発明の第 3実施例について説明する。図 13は、第 3実施例に係る静電容 量検出装置 1 Aの概略構成を示すブロック図である。この静電容量検出装置 1 Aは、 信号発生器 10,差動増幅回路 13およびコントローラ 14を有しており、これら構成要 素 10, 13, 14は、それぞれ、上記実施例の静電容量検出装置 1の構成要素 10, 13 , 14と略同じ機能を有する。静電容量検出装置 1Aは、さらに、センサ部 12A,同期 検出部 24および演算部 25を有している。この静電容量検出装置 1Aは、センサ部 12 Aに配置された被測定対象である強誘電体媒体 2の静電容量の変化を検出し、その 検出結果に基づいて強誘電体媒体 2に記録されたビット情報を再生するものである。
[0100] この静電容量検出装置 1Aの信号発生器 10は図 2に示した構成を有すればよぐ 差動増幅回路 13は、図 3,図 4,図 8または図 10に示した構成を有すればよい。ある いは、静電容量測定装置 1Aは、図 5または図 11に示した信号発生器 10Bおよび差 動増幅回路 13で構成されてもよい。
[0101] 図 13に示されるように、センサ部 12Aは、円盤状の強誘電体媒体 2が載置される移 動ステージ 72を有する。この移動ステージ 72は、ァクチユエータ（図示せず）を用い て 2軸方向または 3軸方向に強誘電体媒体 2を駆動することができる。また、センサ部 12Aは、先端が強誘電体媒体 2の表面に対向するように配置された針状のプローブ (探針） 71と、このプローブ 71の周囲に配置された円環状のプローブ 70とを有する。
[0102] 環状プローブ 70は、強誘電体媒体 2の表面と離間し、且つその中心軸がプローブ 71の軸と略一致するように配置される。プローブ 71の先端は、数 nm〜数十 nmの半 径を有し、強誘電体媒体 2の表面と接触するか、あるいは強誘電体媒体 2の表面に 近接配置される。プローブ 71は、たとえば、シリコンなどの半導体材料を白金インジ ゥムなどの保護膜で被覆することで作製することができる。
[0103] 図 14 (A)の断面図に概略的に示されるように、強誘電体媒体 2は、背面基板 2Aと 、この背面基板 2A上に形成された電極層 2Bと、この電極層 2B上に形成された記録 層 2Cとを有する。電極層 2Bは、クロムなどの導電性材料カゝらなる。また記録層 2Cは 、数十 nm〜数百 nmの厚みを有し、ぺロブスカイト型結晶構造を有し自発分極を起こ すヒステリシス特性を持つ強誘電体層、たとえば LiTaOなどの単結晶層を含むもの である。図 14 (B)に示されるように、記録層 2Cの各微少領域には、垂直方向に対し てプラス方向の分極ベクトル Pと、マイナス方向（反転方向）の分極ベクトル Pとのい ずれか一方のベクトルの自発分極をビット情報として記録することができる。
[0104] 図 13に示されるように、信号発生器 10からの探索信号 w(t)は、接続端子 51Aを 介して強誘電体媒体 2の電極層 2Bに与えられる。この探索信号 w(t)に応じてプロ一 ブ 71で応答信号 vl (t)が発生し、この応答信号 vl (t)が出力端子 51Bを介して差動 増幅回路 13に与えられる。また、環状プローブ 70には、接続端子 51Cを介して一定 の基準電位 Vcが印加される。基準電位 Vcは、たとえば接地電位にすればよい。
[0105] 上記静電容量検出装置 1Aの動作例を、図 15 (A)〜 COのタイミングチャートを参 照しつつ以下に説明する。この例では、図 2の発振器 30は図 15 (A)に示される基準 クロック CLKを生成し、図 2のカウンタ 31は基準クロック CLKのパルスを計数して 4ビ ットの 2進符号を生成するものとする。図 15 (B)にカウンタ 31の保持するカウント値を 示す。
[0106] また、図 2のアナログスィッチ 32は、図 15 (C)に示されるよう〖こ、正極性の電圧 +V dを持つ正極性パルスと負極性の電圧 Vdを持つ負極性パルスとの組み合わせを 探索信号 w (t)として発生する。これら正極性パルスと負極性パルスとの組み合わせ は少なくとも 1回発生すればよい。図 15 (C)では、カウント値が「5」と「6」の値をとる期 間に正極性パルスが生成され、カウント値が「D」と「E」の値をとる期間に負極性パル スが生成される。このような探索信号 w(t)が差動増幅回路 13とセンサ部 12Aとに供 給される。
[0107] 図 2のデコーダ 33は、図 15 (D)に示されるように、探索信号 w (t)の正極性パルス と負極性パルスの各々が生成される直前に、高レベルのリセットパルス RPを生成す る。このリセットパルス RPは、図 3,図 4または図 5に示される第 1実施例の差動増幅 回路 13 (あるいは、図 8,図 10または図 11に示される第 2実施例の差動増幅回路 13 )のリセットスィッチ 62をオンにして帰還容量素子 61に蓄積された電荷を放電させる 。これにより演算増幅器 60の出力 v(t)の電圧レベルは、図 15 (E)に示されるように、 基準電位 Vrefに固定されることとなる。
[0108] リセットパルス RPの生成後、正極性パルスの探索信号 w(t)が強誘電体媒体 2の電 極層 2Bに印加される期間は、図 15 (E)に示されるように、演算増幅器 60の出力 v(t )の電圧レベルは基準電位 Vrefから下降した後に負ピークレベルに達する。他方、 負極性パルスの探索信号 w(t)が強誘電体媒体 2の電極層 2Bに印加される期間は、 図 15 (E)に示されるように、出力 v(t)の電圧レベルは基準電位 Vrefから上昇した後 に正ピークレベルに達する。
[0109] 他方、図 13の同期検出部 24は、図 15 (G)に示されるサンプリングパルス SP2の立 ち下がりエッジで増幅信号 v(t)の負ピークレベルをサンプリングしてこれを保持する 。この結果、図 15 (1)に示されるように増幅信号 v(t)の負ピークレベルを持つボトム 信号 bs (t)が生成される。また、同期検出部 24は、図 15 (F)に示されるサンプリング パルス SP 1の立ち下がりエッジで増幅信号 V (t)の正ピークレベルをサンプリングして これを保持する。この結果、図 15 (H)に示されるように増幅信号 v(t)の正ピータレべ ルを持つピーク信号 ps (t)が生成される。そして、同期検出部 24は、これらボトム信 号 (t)とピーク信号 ps (t)とを加算して、図 15 COに示される波形を持つ検出信号 d s (t)を生成する。
[0110] 図 13の演算部 25は、検出信号 ds (t)の電圧レベルを所定の閾値レベルと比較し、 当該電圧レベルが閾値レベルを超えていれば、分極ベクトル Pに対応した論理値「1 」の高レベル信号を再生し、当該電圧レベルが閾値レベル以下であれば、分極べタト ル Pに対応した論理値「0」の低レベル信号を再生することができる。
[0111] 強誘電体媒体 2は、プローブ 71と電極層 2B間に印加される電界の極性に応じて異 なる静電容量値を持つ。図 15 (C)に示されるように探索信号 w(t)が +Vdの振幅値 を持つ区間 Tp (カウント値が「5」と「6」の区間）での強誘電体媒体 2の静電容量を Cp pとし、探索信号 w(t)が— Vdの振幅値を持つ区間 Tn (カウント値が「D」と「E」の区 間）での強誘電体媒体 2の静電容量を Cpnとする。このとき、区間 Tpでの強誘電体 媒体 2の静電容量 Cppに対応する増幅信号 v(t)の振幅値はボトム信号 bs (t)によつ て表され、区間 Tnでの強誘電体媒体 2の静電容量 Cpnに対応する増幅信号 v(t)の 振幅値はピーク信号 ps (t)によって表される。これら信号 ps (t) , bs (t)の絶対値の差 分を表す検出信号 ds (t)は、静電容量 Cpn, Cpp間の差分に対応した信号である。 それゆえ検出信号 ds (t)の電圧極性を判定することにより静電容量 Cpn, Cpp間の 大小関係を決定することができ、この大小関係に応じて自発分極の向きを判別するこ とが可能である。
[0112] 上記の通り、第 3実施例に係る静電容量検出装置 1Aは、強誘電体媒体 2の微少な 静電容量 Cの変化を検出するために、帰還容量素子 61の静電容量 Cを小さくして
P F
も、増幅信号 v(t)の電圧レベルを飽和させずに適切な範囲に制限することができる。 したがって、強誘電体媒体 2の分極状態を高感度で検出することが可能である。
[0113] また、静電容量検出装置 1Aは、 GHzの高周波数帯域よりも低い帯域で動作し得る ので、外部からのノイズや静電気の影響を受けにくいという利点を持つ。特に、互い に近接して配置された複数個の静電容量検出装置 1Aが同時並行に動作する場合 でも、これら静電容量検出装置 1Aの間での混信の発生を抑制できる。
[0114] さらに、上記の特許文献 2 (特開 2004— 127489号公報)や特許文献 3 (欧州特許 出願公開第 1398779号公報）に開示される再生装置は、発振器や FM復調器を必 要とするが、第 3実施例の静電容量検出装置 1Aは、これら発振器や FM復調器を必 要とせずに強誘電体媒体 2の分極状態を検出できるので、集積回路化に好適である

Claims

請求の範囲
[1] 被測定対象の静電容量の変化を表す検出信号を与える静電容量検出装置であつ て、
所定の周波数を持つ探索信号を生成してこれを前記被測定対象の一端に供給す る信号発生器と、
前記被測定対象の他端から得られる応答信号と前記探索信号とを差動増幅する差 動増幅回路と、
前記差動増幅回路力 の増幅信号に基づいて前記検出信号を得る検出部と、 を備えることを特徴とする静電容量検出装置。
[2] 請求項 1記載の静電容量検出装置であって、前記差動増幅回路は、前記応答信 号が入力される反転入力端子と、前記探索信号が入力される非反転入力端子と、前 記増幅信号を出力する出力端子と、前記出力端子と前記反転入力端子との間に接 続された帰還容量素子とを有する演算増幅器を含むことを特徴とする静電容量検出 装置。
[3] 請求項 2記載の静電容量検出装置であって、前記差動増幅回路は、前記信号発 生器と前記演算増幅器の非反転入力端子との間に介在して前記探索信号の電圧振 幅を調整する振幅調整回路を含むことを特徴とする静電容量検出装置。
[4] 請求項 3記載の静電容量検出装置であって、前記振幅調整回路は、前記電圧振 幅を増幅する可変利得増幅器を含み、前記可変利得増幅器の利得は、外部からの 制御信号に応じて可変に設定されることを特徴とする静電容量検出装置。
[5] 請求項 2から 4のうちのいずれか 1項に記載の静電容量検出装置であって、前記信 号発生器と前記演算増幅器の非反転入力端子との間に介在して前記探索信号のォ フセットを調整するオフセット調整回路をさらに備えることを特徴とする静電容量検出 装置。
[6] 請求項 5記載の静電容量検出装置であって、前記探索信号のオフセット調整量は 、外部力 の制御信号に応じて可変に設定されることを特徴とする静電容量検出装 置。
[7] 被測定対象の静電容量の変化を表す検出信号を与える静電容量検出装置であつ て、
所定の周波数を持つ探索信号を生成してこれを前記被測定対象の一端に供給す る第 1の信号発生器と、
前記被測定対象の他端力 得られる応答信号と基準信号とを差動増幅する差動増 幅回路と、
前記探索信号とは逆の位相特性を持つ反転信号を生成する第 2の信号発生器と、 前記被測定対象の他端と前記第 2の信号発生器との間に接続され且つ前記反転 信号の電荷を蓄積する調整容量素子と、
前記差動増幅回路力 の増幅信号に基づいて前記検出信号を得る検出部と、 を備えることを特徴とする静電容量検出装置。
[8] 請求項 7記載の静電容量検出装置であって、前記差動増幅回路は、前記応答信 号が入力される反転入力端子と、前記基準信号が入力される非反転入力端子と、前 記増幅信号を出力する出力端子と、前記出力端子と前記反転入力端子との間に接 続された帰還容量素子とを有する演算増幅器を含むことを特徴とする静電容量検出 装置。
[9] 請求項 7または 8記載の静電容量検出装置であって、前記反転信号の電圧振幅を 調整する振幅調整回路をさらに備えることを特徴とする静電容量検出装置。
[10] 請求項 9記載の静電容量検出装置であって、前記振幅調整回路は、前記電圧振 幅を増幅する可変利得増幅器を含み、前記可変利得増幅器の利得は、外部からの 制御信号に応じて可変に設定されることを特徴とする静電容量検出装置。
[11] 請求項 7から 10のうちのいずれか 1項に記載の静電容量検出装置であって、前記 基準信号のオフセットを調整するオフセット調整回路をさらに備えることを特徴とする 静電容量検出装置。
[12] 請求項 11記載の静電容量検出装置であって、前記基準信号のオフセット調整量 は、外部力ゝらの制御信号に応じて可変に設定されることを特徴とする静電容量検出 装置。
[13] 請求項 7から 12のうちのいずれか 1項に記載の静電容量検出装置であって、前記 調整容量素子は、外部からの制御信号に応じて変化する静電容量を有する可変容 量素子であることを特徴とする静電容量検出装置。
[14] 請求項 13記載の静電容量検出装置であって、前記可変容量素子は、直列接続さ れた第 1および第 2の可変容量ダイオードを含み、前記第 1の可変容量ダイオードの 力ソードと前記第 2の可変容量ダイオードの力ソードとが相互に接続されており、前記 可変容量素子の静電容量は、前記力ソードに印加された前記制御信号の電圧に応 じて変化することを特徴とする静電容量検出装置。
[15] 請求項 1から 14のうちのいずれか 1項に記載の静電容量検出装置であって、前記 第 1の信号発生器は、正または負のいずれか一方の電圧極性を持つ第 1のパルスと 、前記第 1のパルスとは逆の電圧極性を持つ第 2のパルスとの組み合わせ力 なる信 号を前記探索信号として 1回以上生成することを特徴とする静電容量検出装置。
[16] 請求項 15記載の静電容量検出装置であって、前記演算増幅器は、前記帰還容量 素子に並列に接続されたリセットスィッチを有し、前記第 1の信号発生器は、前記第 1 および第 2のパルスの各々を生成する直前に、前記リセットスィッチをオンにして導通 状態にするリセットパルスを前記リセットスィッチに与えることを特徴とする静電容量検 出装置。
[17] 請求項 1から 16のうちのいずれか 1項に記載の静電容量検出装置であって、前記 検出部は、前記増幅信号の正のピークレベルをサンプリングして保持する第 1サンプ ルホールド回路と、前記増幅信号の負のピークレベルをサンプリングして保持する第 2サンプルホールド回路と、当該サンプリングされた正のピークレベルと当該サンプリ ングされた負のピークレベルとに基づいて前記静電容量の変化を算出する信号算出 部と、を含むことを特徴とする静電容量検出装置。
[18] 請求項 17記載の静電容量検出装置であって、前記信号算出部は、当該サンプリ ングされた正のピークレベルと当該サンプリングされた負のピークレベルとを加算しま たは当該サンプリングされた正のピークレベルと当該サンプリングされた負のピークレ ベルとのうちの一方カゝら他方を減算する加減算器を含むことを特徴とする静電容量 検出装置。
[19] 請求項 1から 18のうちのいずれか 1項に記載の静電容量検出装置であって、前記 検出部で検出された静電容量の変化に基づいて、前記被測定対象に印加された圧 力を測定する演算部をさらに備えることを特徴とする静電容量検出装置。
[20] 請求項 1から 18のうちのいずれか 1項に記載の静電容量検出装置であって、前記 検出部で検出された静電容量の変化に基づいて、前記被測定対象の加速度を測定 する演算部をさらに備えることを特徴とする静電容量検出装置。
[21] 請求項 1から 18のうちのいずれか 1項に記載の静電容量検出装置であって、前記 検出部で検出された静電容量の変化に基づいて前記被測定対象の変位を測定する 演算部をさらに備えることを特徴とする静電容量検出装置。
[22] 請求項 1から 18のうちのいずれか 1項に記載の静電容量検出装置であって、前記 検出部で検出された静電容量の変化に基づ!/、て、前記被測定対象である強誘電体 媒体に記録された情報を再生する演算部をさらに備えることを特徴とする静電容量 検出装置。
[23] 請求項 22記載の静電容量検出装置であって、前記強誘電体媒体から前記応答信 号を取り出すセンサ部をさらに備え、
前記強誘電体媒体は、
導電性材料からなる電極層と、
前記電極層上に配置された強誘電体カゝらなる記録層と、を含み、
前記センサ部は、
先端が前記記録層の表面に対向するように配置されたプローブと、
前記記録層の表面と離間するように前記プローブの周囲に配置された環状プロ一 ブと、
前記電極層に前記探索信号を与える接続端子と、
前記探索信号に応じて前記プローブで生じた信号を前記応答信号として出力する 出力端子と、を含むことを特徴とする静電容量検出装置。
[24] 請求項 23記載の静電容量検出装置であって、前記センサ部は、前記環状プロ一 ブに一定の基準電位を印加する接続端子をさらに含むことを特徴とする静電容量検 出装置。
[25] 請求項 1から 24のうちのいずれか 1項に記載の静電容量検出装置であって、前記 信号発生器、前記差動増幅回路および前記検出部は、集積回路に組み込まれてい
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