JP4890708B2 - デュアルウエハー付設法 - Google Patents

Description

【０００１】
政府は海軍省から決定された契約第Ｎ０００１４−９６−Ｃ−２９０６号に基く本発明の権利を有する。
【０００２】
（技術分野）
この発明は微細構造ウエハーに関し、更に詳細には本発明はウエハーの付設、特に感温ウエハーに関する。
【０００３】
（背景技術）
本発明は分離したウエハー上に形成された装置または材料を接合する事項に関する。微細構造体の正面面部は別の微細構造体に対し接合されるが、一基板上の微細構造体は他の微細構造体の製造に使用される方法と両立できない。本発明はこのような非両立性により生じる問題を除去するように設計される。
【０００４】
この方法の必要性は、熱センサ、機械的センサ、磁気抵抗メモリアレイ及び超電導チャネルを含む軍事及び産業用途の各分野での性能が要求される。
【０００５】
ウエハー接合技術はある期間存在していたので、多少同様の構造体を製造する他の特許された方法も存在する。両立できない方法で処理されたウエハーを接合する構成も試された。既存のボロメータ技術によれば、表示電子回路、ＣＭＯＳ及び勤続化が検出器材料に使用された処理条件に耐えることが要求される。極めて高い処理温度を必要とする高い耐温度係数（ＴＣＲ）を有する材料の開発により、これら材料をボロメータ技術に取り入れる技術が開発された。この技術は検出器フィルムがＣＭＯＳ装置の実際の限度である４５０℃より極めて高い温度で処理されるため、従来の単一のウエハー技術より優れている。
【０００６】
（発明の開示）
本発明は分離した基板上に所望の微細構造体を形成し、好適な結合材料で被服する工程を含む。この構造体はＣＭＯＳ電子素子あるいは純粋な微細構造体を含む。一実施形態によれば、一ウエハー上の高温熱センサ及び別のウエハー上の電子的あるいは熱的特徴部を備えた低温ＣＭＯＳ電子素子が設けられる。結合材料がポリイミドである場合、接合対象である両面上のポリイミドはソフト焼付けされる。ウエハーはウエハー接合材内に配置され、正確に整合されて接触される。圧力及び熱を加えることにより、ポリイミドの２被覆間が結合される。
【０００７】
ウエハーは組み合わせた構造体から除去する必要がある。特に望ましい技術はエッチング可能な犠牲層上に結合された構造体の一方を設置し、研磨することなくウエハーを容易に除去可能にすることにある。更に一方あるいは両方の構造体に対し処理を行うことができることにある。
【０００８】
ウエハー除去後、その時点でポリイミド上にある構造体の一方の背部からウエハーの他方へのコンタクトが観察された。このコンタクトは電気的あるいは物理的コンタクトであり、得られた多くの種類のコンタクトの一つである。例えば犠牲材料はコンタクトを通して結合される構造体間から除去できる。また、このコンタクトは結晶であろうと非晶質であろうと単層材料、複層材料のような微細構造体ではないものと微細構造体を接合させることも望ましい。この方法はこれらを接合する良好な方法であるが、一方代表的値の２％／Ｃから３．５％／Ｃの高い値及び温度抵抗係数（ＴＣＲ）を有する材料がこのウエハー上に含まれている。Ｖｏｘ（酸化バナジウム）（ｋ＝１０^−１３）より大幅に低い１／ｆ（ｋ＝１０^−１４）ノイズで、ＴＣＲはバルク基板上で１２％／Ｃの値で測定される。この材料はウエハー除去後厚くされ得、より低い質量での性能が向上され得る。
【０００９】
（発明を実施するための最良の形態）
デュアルウエハー付設法（ＤＷａＭＡ法）がボロメータの製造に関連して説明される。本発明ではこの方法が３つの製造段階に別けられる。
【００１０】
第１の段階は熱検出のための微細構造体の形成である。高い耐温係数（ＴＣＲ）フィルムは高性能微細構造体に対し必要であり、高温処理が要求される。微細構造体は第１の一時ウエハー上に形成され、このウエハー上にまず剥離層が蒸着される。これら工程はある１枚のウエハーに多くの素子が形成されるが１素子を設ける構成が図１〜図６に示される。
【００１１】
図１において好適な品質のシリコンウエハー２が得られ、感熱微細構造体の基板として使用される。ハスタロイで作成された層４がまずシリコンウエハー２の表面にわたり蒸着される。この材料はその一部ではないが、センサを形成するに必要な方法と両立でき、ウエハー以外それと接触状態の材料に対し良好な選択性特性を有する方法によりエッチング可能である。この材料はまたその上にセンサを形成する好適な表面が作成される。この犠牲層のための材料はこれらの３つの特性を持たせる必要がある。次に用途に好適なイットリア安定化ジルコニア結晶の配向フィルム６はハスタロイ層４の表面にわたり蒸着されパターン処理されて、この特定センサの構成によりメサ６が形成される。このウエハーの正面部は別の正面部と接合されるので、センサは実際上下逆に製造される。この方法のこの特性はこの方法に従い設計する際に考慮され得る。このウエハー２は対向してウエハーを接合するときに生じるミラー効果に従い設計される。
【００１２】
図２に示すように、ＢｉｘＴｉＯｙからなる層８はハスタロイ層４の露出領域上及びＹＳＺメサ６表面上にゾルゲル法を用いて蒸着される。ＢｉｘＴｉＯｙ層８上では、コロッサル磁気抵抗（ＣＭＲ）フィルム１０がゾルゲル法及び入手できる最良熱処理を用いて全面上に蒸着される。Ｓｉ_３Ｎ_４層１２はＣＭＲフィルム１０上に蒸着され、これによりフィルムが活性化される。
【００１３】
フォトレジストがＳｉ_３Ｎ_４層１２の表面に塗布されパターニング処理されて、ＹＳＺメサ６上にＢｉｘＴｉＯｙ８、ＣＭＲフィルム１０及びＳｉ_３Ｎ_４層１２の層からなるメサが形成される。次にＹＳＺ層６及びハスタロイ層４上のこれらの３層がエッチング処理される。ポリイミド１４は全体のメサの高さより大の深さまで蒸着され、メサのレベルまで平担化されて、図１の構造体が得られる。
【００１４】
Ｓｉ_３Ｎ_４層１２は図４に示すように、ＣＭＲフィルム１０に対しコンタクトを区画するマスクを用い同一の方法でパターニング処理される。金属１６が蒸着されパターニング処理されて、ポリイミド層１４が前に層６、８、１０、１２が除去された領域内の領域１５に露出される。金属１６内のカットの深さは工程後でのコンタクト構造体が十分に蒸着可能になる必要がある。また金属１６の活性化を与える誘電体１８が蒸着される。
【００１５】
誘電体１８は空間領域１５内でパターニング処理されて除去され、微細構造体の表面からポリイミド層１４へ直接アクセスできる。図５はこの構造体を示す。
【００１６】
最期にポリイミド層１９が表面にわたり、約１０００オングストロームの深さまで蒸着され、前に蒸着したポリイミド層１４へ向って延び、空間１５の深さより大の高さまで延びる。このウエハー及びその微細構造体はここでポリイミド層１４を一部硬化するために約１００℃までの温度で熱処理を受ける（図６参照）。この時点でセンサ自体の製造が完了する。
【００１７】
第２の製造段階で、表示器である駆動電子素子が標準のＣＭＯＳ法を用いてウエハー２２上に形成される。段階１で形成された微細構造体と電気的に接触させるため、電子接続がＣＭＯＳ素子の頂部レベルに形成される。このウエハーは除去された犠牲結合材料の厚い層を支承しており、この厚い層は他のウエハー上の薄いポリイミド層で除去されると、ＣＭＯＳ素子を微細構造体から断熱し光学的に反射する空洞部を与える。これらの工程が図７〜図１０に示される。
【００１８】
ＣＭＯＳ素子２０は第１のシリコンウエハー２２上に形成され、この状態が図７に示される。反射体６９がＣＭＯＳ素子２０の頂部上に蒸着されてパターニング処理され、反射体とその上の微細構造体との間に光学的空洞部が区画される。ポリイミド２４の厚い層が蒸着されてパターニング処理され、これにより金属が蒸着されるフォーム（型）を与えるためＣＭＯＳリード２３の上部にバスケット２１が形成される。ポリイミド層２４もまた犠牲層として作用し、電子素子であるＣＭＯＳ素子２０と微細構造体間の空間を占有している。
【００１９】
アルミニウム２６が図８に示すようにポリイミド層２４の全面にわたり蒸着され、バスケット２１の底部においてＣＭＯＳリード２３、電気的に接触し、バスケット２１をポリイミド層２４のレベルより高いレベルまで充填する。
【００２０】
アルミニウムポスト２７は化学機械研磨法（ＣＭＰ）により図９の状態に平担化される。このＣＭＰ法はポリイミド層２４を再露出するがそれにより犠牲量を薄くしないような期間処理される。
【００２１】
ポリイミド層２８は図１０に示すように、平担化されたポリイミド層２４及びアルミニウムポスト２７の面にわたり蒸着される。このポリイミド層２８は２分間１００℃で焼き付けることにより部分硬化される。この層の厚さは公称で約１０００オングストロームであるが、非平面の存在においてはより厚くする必要がある。これによりウエハー２２に関する処理が一時的に完了する。
【００２２】
第３の最終製造段階の最初の半分は各ウエハー上の頂部層であるポリイミド層１９、２８を接合することにより、ＣＭＯＳ素子に対し高温微細構造フィルムを付設することである。この状態が図１０に示される。次にウエハー２は除去されセンサが露出される。
【００２３】
ソフト焼付けされたポリイミドで被覆されているウエハーはウエハー相互を接合する装置内で正面部が互いに対向し１ミクロン内で整合され、且つ数ミクロン（例えば、１００ミクロン）離れて保持される。ウエハーは圧力及び熱を加えて互いに融着される。これは本発明の重要な部分である。この方法は２個の構造体を接着する簡単な方法を開示している。またこれは数万個の素子の１／４を並列製造可能にするウエハーレベル法である。圧力は２０〜１００ｐｓｉの範囲内、公称的には６０ｐｓｉである。温度は微細な電子素子に関連するときは４００℃を超えない。接合法は真空下あるいは非酸化ガスである不活性ガスの存在下で行われる。この結果得られる構造体の断面図が図１１に示されている。
【００２４】
アクセスホール４０は深い反応イオンエッチング（ＲＩＥ）法を用いて背面から一時的な第２のウエハー２内にカットされ、図１２に示すようにハスタロイ剥離層４上で停止される。これらのアクセスホールによりハスタロイ層４に対し局部的に露出され、ハスタロイ層は短時間エッチング処理可能である。この剥離層は科学的にエッチング処理され、図１３に示すように一時的ウエハー２が接合された装置から除去される。
【００２５】
ＹＳＺ結晶配向層６及び拾遺のポリイミド層１４はブラケットミリングによりセンサに望まれる厚さまで薄くされる。図１４はこの状態を示す。
【００２６】
第３の最終製造段階の次の第２半部は表示ウエハーａ上に形成される微細構造体及びポスト２７間の領域を開口し、電気的及び物理的接続を行い、犠牲ポリイミド層１９、２４、２８を除去して、微細構造体と読み出される基板間を断熱することにある。
【００２７】
図１５はポリイミド１４、１９、２４の一部が除去された後の接合される装置を示す。異方性エッチングにより、構造体の表面でポリイミド層１４の一部が除去され、金属１６内に貫通する空間１５が形成される。エッチャントはアルミニウムポスト２７で停止し、且つ接合時ウエハーの表面であった空間１５の下部にあるポリイミド層１９、２８の一部を除去する。
【００２８】
ＹＳＺフィルム６及び脚部金属１６に対し自己整合されたカットは図１６に示すように領域４２内の誘電体層１８から作られる。
【００２９】
処理の第２の段階から最終段階はポスト２７および脚部金属１６に対し付設され、領域４２において電気的及び構造的なコンタクト４４を蒸着しパターニング処理することにある。図１７はこのコンタクトを示す。
【００３０】
最期に図１８はドライエッチングによりポリイミド層２４、２８、１９の残りの部分を除去した後、所望の最終断熱効果を与える最終製品を示す。
【００３１】
上記の方法はポスト２７を使用不要にするよう変更可能である。以下はこの変更例を示す。図１の場合のように図１９において、反射体６９はＣＭＯＳ電子素子２０及びそれらを連結する金属５０の頂部上に蒸着されパターニング処理されて、ウエハー２２の頂部に蒸着されパターニング処理された反射体とウエハー２の微細構造体間に光学的共振する空洞部が形成される。ポリイミド層５１は得られた構造体の頂部に蒸着されるが、ここではパターニング処理あるいはエッチング処理はされない。
【００３２】
上述のように図１９及び図２０のウエハー２、２２はそれぞれ接合される。ホール５２は図２１に示すようにウエハー２を経てハスタロイ層５３に対しエッチング処理される。ウエハー２は図２２のハスタロイ層５３のエッチング処理により除去される。ＹＳＺ結晶配向層５６は図２３のポリイミド層５４と共にブラケットミリングにより薄くされる。
【００３３】
図１５の場合のように図２４において、ポリイミド層５４及び層５１、６０の一部がエッチング処理されて脚金属５８が露出され、ＣＭＯＳリード５０に対しパンチ処理されて貫通され、このリードはＣＭＯＳ素子２０と電気的に接続される。
【００３４】
誘電体層６２、ＹＳＺ結晶配向層５６及び脚金属特徴部５８に対し自己整合された誘電体層６２が図２５に示すようにカットされる。
【００３５】
最期にコンタクト６４が蒸着されパターニング処理されて、図２６のＣＭＯＳリード金属５０と脚金属５８間が電気的及び構造的に接触される。図２７のように残りのポリイミド層５１、６０がエッチング処理され分離される。これにより得られた装置は１種類の蒸着材料のみを使用して、脚金属特徴部５８からＣＭＯＳリード金属５０への裏側接触がなされる。
【００３６】
上記の手順はより迅速なエッチング処理のためモリブデンと共にハスタロイを使用する方法に変更できる。モリブデンは剥離にエッチング時間をより少なくできるが、ＹＳＺ内の結晶度は促進されずこれによりＣＭＲフィルム及びハスタロイの結晶度が促進されない。
【００３７】
図２８は上述した方法の結果として得られる装置のピクセルの平面図を示す。また反射体６９、ＹＳＺ６及びＣＭＲ抵抗器１０を示す。更にコンタクト４４、６４及び脚部金属１６も示す。この図には連結部７１が示されるが、パッドに対する装置の断面図は図示されていない。
【００３８】
この方法により非ＣＭＯＳと両立可能な工程を分離でき、この場合ＣＭＯＳ電子素子を形成するに必要な工程からのセンサ材料の高温処理である。またこの方法は薄いフィルム接触双及び犠牲剥離層を経た構造体の装置を示す。この方法はＣＭＯＳ及び非ＣＭＯＳ法を用いて説明したが、用途は更により広い。
【００３９】
本発明は好ましい特定の実施形態に沿って説明したが、各種の設計変更が可能であることは本明細書を読むにつれ当業者には明らかであろう。従って添付の請求項は従来例に対照して可能な広い範囲の設計変更を含むことが理解されよう。
【図面の簡単な説明】
【図１】 図１はシリコンウエハー上に形成される高温熱センサの断面図である。
【図２】 図２はシリコンウエハー上に形成される高温熱センサの断面図である。
【図３】 図３はシリコンウエハー上に形成される高温熱センサの断面図である。
【図４】 図４はシリコンウエハー上に形成される高温熱センサの断面図である。
【図５】 図５はシリコンウエハー上に形成される高温熱センサの断面図である。
【図６】 図６はシリコンウエハー上に形成される高温熱センサの断面図である。
【図７】 図７はシリコンウエハー上にＣＭＯＳ電子素子を超えて形成される適合構造体の断面図である。
【図８】 図８はシリコンウエハー上にＣＭＯＳ電子素子を超えて形成される適合構造体の断面図である。
【図９】 図９はシリコンウエハー上にＣＭＯＳ電子素子を超えて形成される適合構造体の断面図である。
【図１０】 図１０はシリコンウエハー上にＣＭＯＳ電子素子を超えて形成される適合構造体の断面図である。
【図１１】 図１１は共に接合された後のセンサ及び電子素子を示す。
【図１２】 図１２は構造体が接合された後犠牲層を用いてシリコンウエハーを除去する方法である。
【図１３】 図１３は構造体が接合された後犠牲層を用いてシリコンウエハーを除去する方法である。
【図１４】 図１４は除去したウエハー上に形成された構造体に対する更なる処理を示す。
【図１５】 図１５は当初の接合媒体の一部を除去した状態を示す。
【図１６】 図１６は内部にコンタクトを蒸着する領域内で誘電体材料を除去した状態を示す。
【図１７】 図１７は最終結合材料上に構造的及び電気的コンタクトを蒸着する状態を示す。
【図１８】 図１８は他の犠牲材料を除去した状態を示す。
【図１９】 図１９は反射体及びポリイミド犠牲層をウエハー上に蒸着した状態を示す。
【図２０】 図２０は各ポリイミド層を経て２ウエハーを付設した状態を示す。
【図２１】 図２１はシリコンウエハーを経てエッチング停止層へアクセスホールをエッチングした状態を示す。
【図２２】 図２２は図２１のエッチング停止層を除去したシリコンウエハーの除去状態を示す。
【図２３】 図２３はミリングにより厚くされたＹＳＺ結晶配向層及びポリイミド層を示す。
【図２４】 図２４はポリイミド層の除去した状態、及び電子素子のコンタクトまたは反射体に対し別のポリイミド層のパンチ貫通ホールを示す。
【図２５】 図２５は誘電体層の自己整合カットの状態を示す。
【図２６】 図２６は電子素子の反射体またはコンタクトと脚金属との間の構造的及び電気的コンタクトの状態を示す。
【図２７】 図２７は犠牲ポリイミドを除去し脚金属と電子素子間が断熱される状態を示す。
【図２８】 図２８はデュアルウエハー付設法から得られた装置にピクセルを使用した平面図を示す。

Claims (8)

1. 少なくとも一方が微細構造を有する第１及び第２のシリコンウエハーを付設する方法であって、
   ＣＭＯＳ微細電子素子を有し第１の組の接続部を有する第１のシリコンウエハーを形成する工程と、
   第１の組の接続部と整合するよう鏡面対称の第２の組の接続部を有する、高温熱センサを有する第２のシリコンウエハーを４５０℃を超える高温での高温処理を用いて形成する工程と、
   第１のシリコンウエハーの頂部側上にポリイミド層を塗布する工程と、
   第２のシリコンウエハーの頂部側上にポリイミド層を塗布する工程と、
   第１及び第２のシリコンウエハーをソフト焼付けする工程と、
   第１及び第２のシリコンウエハーの頂部側を互いに対向させる工程と、
   第１及び第２のシリコンウエハーを互いに整合させる工程と、
   非酸化環境下である温度及び圧力下で第１及び第２のシリコンウエハーを接合する工程と、
   ポリイミド層をエッチング処理し組をなす接続部まで貫通するホールを形成する工程と、
   導電性材料をホール内にスパッタリング処理して組をなす接続部に対し接触させる工程
   とを包有する前記方法。
2. 第１のシリコンウエハーを第２のシリコンウエハーに付設する方法であって、
   第１のシリコンウエハー上にハスタロイ層を形成する工程と、
   ハスタロイ層上にイットリア安定化ジルコニア（ＹＳＺ）フィルム層を形成する工程と、
   ＹＳＺ層をパターニング処理しエッチング処理する工程と、
   ＹＳＺ層上にＢｉｘＴｉＯｙ層を形成する工程と、
   ＢｉｘＴｉＯｙ層上にコロッサル磁気抵抗（ＣＭＲ）層を形成する工程と、
   ＣＭＲ層上に窒化シリコン層を形成する工程と、
   窒化シリコン層、ＣＭＲ層及びＢｉｘＴｉＯｙ層をパターニング処理しエッチング処理して抵抗器パターンを形成する工程と、
   窒化シリコン層及びハスタロイ層の一部上に第１のポリイミド層を形成する工程と、
   窒化シリコン層まで第１のポリイミド層を平担化する工程と、
   ＣＭＲ層まで窒化シリコン層を貫通する第１のビアホールをカットする工程と、
   第１のビアホールを充満させる金属層を形成しＣＭＲ層を接触させる工程と、
   金属層をパターニング処理しエッチング処理する工程と、
   金属層上に誘電体層を形成する工程と、
   エッチング処理して誘電体層及び金属層を第１のポリイミド層まで貫通する第２のビアホールを形成する工程と、
   誘電体層上に第２のポリイミド層を形成する工程と、
   第２のシリコンウエハー上にＣＭＯＳ電子素子を形成する工程と、
   ＣＭＯＳ電子素子上に第３のポリイミド層を形成する工程と、
   パターニング処理しエッチング処理してＣＭＯＳ電子素子まで第３のポリイミド層を貫通する第３のビアホールを形成する工程と、
   第３のビアホールを充填する金属層を形成し第３のポリイミド層上でＣＭＯＳ電子素子を接触させる工程と、
   第３のポリイミド層まで金属層を平担化する工程と、
   第３のポリイミド層及び金属層の一部の上に第４のポリイミド層を形成する工程と、
   互いに近接させて第２及び第４のポリイミド層を有する第１及び第２のシリコンウエハーを整合する工程と、
   第２及び第４のポリイミド層を互いにプレス接合する工程と、
   ハスタロイ層まで第１のシリコンウエハーを貫通してアクセスホールをカットする工程と、
   ハスタロイ層をエッチング処理して第１のＣＭＲ層を剥離する工程と、
   第１のポリイミド層及びＹＳＺ層をミリング処理してＹＳＺ層を薄くする工程と、
   第１のポリイミド層を除去する工程と、
   第２及び第４のポリイミド層の一部を除去して第３のビアホール内に配置される金属層まで第２のビアホールを経て通路を形成する工程と、
   第３のビアホール内に配置される金属層まで第２のビアホール内にコンタクトポストを形成する工程と、
   第３及び第４のポリイミド層を除去する工程
   とを包有し、ここで、第３のビアホール内に配置されるコンタクトポスト及び金属層によりＹＳＺ層、ＢｉｘＴｉＯｙ層、ＣＭＲ層、窒化シリコン層、ＣＭＯＳ電子素子及び第２のシリコンウエハー間が構造的に支承され熱的に分離されることを特徴とする、前記方法。
3. 第１のシリコンウエハーを第２のシリコンウエハーに対して付設する方法であって、
   第１のシリコンウエハー上にハスタロイ層を形成する工程と、
   ハスタロイ層上にイットリア安定化ジルコニア（ＹＳＺ）層を形成する工程と、
   ＹＳＺ層をパターニング処理しエッチング処理する工程と、
   ＹＳＺ層上にチタネート層を形成する工程と、
   ＢｉｘＴｉＯｙ層上にコロッサル磁気抵抗（ＣＭＲ）層を形成する工程と、
   ＣＭＲ層上に第１の誘電体層を形成する工程と、
   第１の誘電体層、ＣＭＲ層及びチタネート層をパターニング処理しエッチング処理して抵抗器パターンを形成する工程と、
   第１の誘電体層及びハスタロイ層の一部の上に第１のポリイミド層を形成する工程と、
   第１のポリイミド層を第１の誘電体層まで平担化する工程と、
   ＣＭＲ層まで第１の誘電体層を貫通する第１のビアホールをカットする工程と、
   第１のビアホールを充填する金属層を形成してＣＭＲ層と接触させる工程と、
   金属層をパターニング処理しエッチング処理して金属層上に第２の誘電体層を形成する工程と、
   エッチング処理して第１のポリイミド層まで第２の誘電体層及び金属層を貫通する第２のビアホールを形成する工程と、
   誘電体層上に第２のポリイミド層を形成する工程と、
   第２のシリコンウエハー上にＣＭＯＳを形成する工程と、
   ＣＭＯＳ上に第３のポリイミド層を形成する工程と、
   第１及び第２のシリコンウエハーを整合し、第２及び第３のポリイミド層を互いに近接させて保持する工程と、
   第２及び第３のポリイミド層を互いにプレス接合する工程と、
   第１のシリコンウエハーを貫通するアクセスホールをカットする工程と、
   アクセスホールを経てハスタロイ層を除去し第１のシリコンウエハーを剥離する工程と、
   第１のポリイミド層を除去する工程と、
   パンチ処理してＣＭＯＳまで第２のビアホール並びに第２及び第３のポリイミド層を貫通するホールを形成する工程と、
   金属層、誘電体層並びに第２及び第３のポリイミド層を貫通しホールを経てコンタクトポストを形成する工程と、
   第２及び第３のポリイミド層を除去してＣＭＯＳ層と金属層との間を熱的に分離する工程
   とを包有してなる前記方法。
4. 第１及び第２のシリコンウエハーを付設する方法であって、
   微細電子素子を有する第１の微細構造体を第１のシリコンウエハー上に形成する工程と、
   ４５０℃を超える高温での高温処理を用いて高温熱センサーを含む微細電子素子を有する第２の微細構造体を第２のシリコンウエハー上に形成する工程と、
   第１の微細構造体を第１の厚さの第１の犠牲ポリイミド接合材で被覆する工程と、
   第２の微細構造体を第２の厚さの第２の犠牲ポリイミド接合材で被覆する工程と、
   第１及び第２のシリコンウエハーを整合する工程と、
   第１及び第２の犠牲ポリイミド接合材を接触させる工程と、
   被覆を融着し第１及び第２の犠牲ポリイミド接合材間及び第１及び第２の微細構造体間を接合し第１及び第２の犠牲ポリイミド接合材の第１及び第２の厚さによりそれぞれ第１及び第２の微細構造体間の分離距離を決定する工程と、
   被覆を融着する工程の後に、第１の微細構造体から第２の微細構造体へのコンタクトを形成する工程と、
   犠牲ポリイミド接合材を除去して、第２のシリコンウハーを第２の微細構造体から分離する工程
   とを包有してなる前記方法。
5. 第１及び第２の犠牲ポリイミド接合材の第１及び第２の厚さがそれぞれ等しい、請求項４記載の方法。
6. コンタクトを第１及び第２の微細構造体の一方の裏面から形成する、請求項５記載の方法。
7. 微細構造体を有し接合材で被覆された追加のウエハーを現存する接合された微細構造体
   に融着する工程を更に含む、請求項６記載の方法。
8. 第１及び第２のシリコンウエハーを付設する方法であって、
   第１のシリコンウエハー上に微細電子素子を有する第１の微細構造体を形成する工程と、
   第２のシリコンウエハー上に４５０℃を超える高温での高温処理を用いて高温熱センサーを含む微細電子素子を有する第２の微細構造体を形成する工程と、
   前記第１のシリコンウエハー上の微細電子素子を第１の厚さを有する第１の犠牲ポリイミド接合材で被覆する工程と、
   前記第２のシリコンウエハー上の微細構造体を第２の厚さを有する第２の犠牲ポリイミド接合材で被覆する工程と、
   前記第１及び第２のシリコンウエハーを整合する工程と、
   前記第１及び第２の犠牲ポリイミド接合材を接触させる工程と、
   前記被覆を融着し、前記第１及び第２の犠牲ポリイミド接合材の前記第１及び第２の厚さが、それぞれ、前記微細電子素子及び前記微細構造体の間の距離を決めるように、前記第１及び第２の犠牲ポリイミド接合材の間及び前記第１のシリコンウエハー上の微細電子素子及び前記第２のシリコンウエハー上の微細構造体の間に結合を形成する工程と、
   被覆を融着させた後で第１の微細構造体から第２の微細構造体へのコンタクトを形成する工程と、
   第１及び第２の犠牲ポリイミド接合材を除去して、第１の微細構造体と第２の微細構造体との間を熱的に分離する工程
   とを包有する前記方法。

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