JPH10284737A - 静電容量型半導体センサの製造方法 - Google Patents
静電容量型半導体センサの製造方法Info
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- JPH10284737A JPH10284737A JP8958497A JP8958497A JPH10284737A JP H10284737 A JPH10284737 A JP H10284737A JP 8958497 A JP8958497 A JP 8958497A JP 8958497 A JP8958497 A JP 8958497A JP H10284737 A JPH10284737 A JP H10284737A
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- oxide film
- silicon film
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Abstract
(57)【要約】
【課題】 電極間の距離精度と共にダイヤフラムの厚さ
精度を向上させてセンサの精度バラツキを無くすことが
できる。 【解決手段】 レジスト13を除去して酸化膜11を露
出した後に、所定の厚さの第1のシリコン膜14aにシ
リコン酸化膜14bさらには第2のシリコン膜14cが
積層されたSOIウェハ14を、前記シリコン基板10
の酸化膜11上に前記第1のシリコン膜14aを面して
貼り合わせ、そして、第2のシリコン層14cをエッチ
ングし除去する。その後、シリコン酸化膜14bをエッ
チングにより除去する。
精度を向上させてセンサの精度バラツキを無くすことが
できる。 【解決手段】 レジスト13を除去して酸化膜11を露
出した後に、所定の厚さの第1のシリコン膜14aにシ
リコン酸化膜14bさらには第2のシリコン膜14cが
積層されたSOIウェハ14を、前記シリコン基板10
の酸化膜11上に前記第1のシリコン膜14aを面して
貼り合わせ、そして、第2のシリコン層14cをエッチ
ングし除去する。その後、シリコン酸化膜14bをエッ
チングにより除去する。
Description
【0001】
【発明の属する技術分野】本発明は、静電容量式の圧力
センサあるいは加速度センサなどの静電容量型半導体セ
ンサの製造方法に関する。
センサあるいは加速度センサなどの静電容量型半導体セ
ンサの製造方法に関する。
【0002】
【従来の技術】従来、静電容量式半導体圧力センサは、
図11に示すように、シリコン基板aとガラス基板dと
が重なって構成されている。シリコン基板aの下部はそ
の中央部がKOHなどのエッチング液によりエッチング
されて凹部bが形成され、断面台形になっており、凹部
bの底にあたる上部中央部には所定厚さのダイヤフラム
cが形成される。
図11に示すように、シリコン基板aとガラス基板dと
が重なって構成されている。シリコン基板aの下部はそ
の中央部がKOHなどのエッチング液によりエッチング
されて凹部bが形成され、断面台形になっており、凹部
bの底にあたる上部中央部には所定厚さのダイヤフラム
cが形成される。
【0003】一方、ガラス基板dはエッチングされてそ
の下面中央部に凹部eが形成され、この凹部e内には電
極fが形成される。また、ダイヤアラムc上面には拡散
層gが形成される。
の下面中央部に凹部eが形成され、この凹部e内には電
極fが形成される。また、ダイヤアラムc上面には拡散
層gが形成される。
【0004】上記のガラス基板dとシリコン基板aとが
相互に陽極接合により貼り合わせて前記センサは組立て
られる。また、電極fと拡散層gとは、ガラス基板dお
よびシリコン基板aに形成された配線により、外部の電
気回路まで信号が導出される。
相互に陽極接合により貼り合わせて前記センサは組立て
られる。また、電極fと拡散層gとは、ガラス基板dお
よびシリコン基板aに形成された配線により、外部の電
気回路まで信号が導出される。
【0005】
【発明が解決しようとする課題】しかしながら、前記従
来の静電容量式センサにおいては、ガラス基板dとシリ
コン基板aとの貼り合わせで組み立てるので組み立ての
際に位置ずれがしやすい。また、ガラス基板dの凹部e
内面に電極を形成し、前記拡散層gと電極fとの間の距
離はこの凹部eのエッチング深さできまるが、エッチン
グのばらつきにより電極間距離が変動するなどの問題点
があった。
来の静電容量式センサにおいては、ガラス基板dとシリ
コン基板aとの貼り合わせで組み立てるので組み立ての
際に位置ずれがしやすい。また、ガラス基板dの凹部e
内面に電極を形成し、前記拡散層gと電極fとの間の距
離はこの凹部eのエッチング深さできまるが、エッチン
グのばらつきにより電極間距離が変動するなどの問題点
があった。
【0006】上記の問題点に対して、出願人は既に特願
平8−267367(未公知)で半導体センサの製造方
法を提示している(比較例)。すなわち、この方法で
は、図12に示すように、シリコンウェハh上に酸化膜
(SiO)iを形成してこの酸化膜iをフォトリソで窓
明けする。そして、図13に示すように、レジストjを
除去した後にシリコンウェハkを貼り合わせ、このシリ
コンウェハkを研磨して必要サイズのダイヤフラムk1
を形成する。以上のようにして、一部取られた酸化膜を
境にして上下からシリコン基板を貼り合わせその間に空
隙mを形成し、かつ、両側のシリコン基板はそれぞれ電
気的に外部に接続されている半導体センサを製造してい
る。
平8−267367(未公知)で半導体センサの製造方
法を提示している(比較例)。すなわち、この方法で
は、図12に示すように、シリコンウェハh上に酸化膜
(SiO)iを形成してこの酸化膜iをフォトリソで窓
明けする。そして、図13に示すように、レジストjを
除去した後にシリコンウェハkを貼り合わせ、このシリ
コンウェハkを研磨して必要サイズのダイヤフラムk1
を形成する。以上のようにして、一部取られた酸化膜を
境にして上下からシリコン基板を貼り合わせその間に空
隙mを形成し、かつ、両側のシリコン基板はそれぞれ電
気的に外部に接続されている半導体センサを製造してい
る。
【0007】しかしながら、上記の製造方法を行った場
合は、センサのダイヤフラム厚を数十μmと薄くしよう
とすると、研磨工程の際にダイヤフラム部の厚さにバラ
ツキが出て、センサ特性にバラツキが生じる恐れがある
という新たな解決すべき問題点がある。
合は、センサのダイヤフラム厚を数十μmと薄くしよう
とすると、研磨工程の際にダイヤフラム部の厚さにバラ
ツキが出て、センサ特性にバラツキが生じる恐れがある
という新たな解決すべき問題点がある。
【0008】本発明は、前記従来の問題点を解消するべ
くなされたものであって、電極間の距離精度と共にダイ
ヤフラムの厚さ精度を向上させてセンサの精度バラツキ
を無くすことができる静電容量型半導体センサの製造方
法を提供することを目的とする。
くなされたものであって、電極間の距離精度と共にダイ
ヤフラムの厚さ精度を向上させてセンサの精度バラツキ
を無くすことができる静電容量型半導体センサの製造方
法を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明は、前記課題を解
決するため次の構成を有する。請求項1の発明は、空隙
を介して対向するシリコン板同士の静電容量変化により
測定対象を検出する静電容量型半導体センサの製造方法
において、シリコン基板を酸化してその表面に酸化膜を
形成する工程と、フォトリソエッチングにより前記酸化
膜をエッチングして所定部分の酸化膜を除去する工程
と、所定の厚さの第1のシリコン膜にシリコン酸化膜あ
るいは第2のシリコン膜が積層された積層体を、前記シ
リコン基板の酸化膜上に前記第1のシリコン膜を面して
貼り合わせて、前記所定部分にシリコン基板と前記第1
のシリコン膜で囲まれた空隙を形成する工程と、前記積
層体の前記第1のシリコン膜を残してシリコン酸化膜あ
るいは第2のシリコン膜をエッチングにより取り去る工
程と、前記空隙を挟む前記シリコン基板および前記第1
のシリコン膜とを外部と電気的に接続する工程とを含む
ことを特徴とする静電容量型半導体センサの製造方法で
ある。
決するため次の構成を有する。請求項1の発明は、空隙
を介して対向するシリコン板同士の静電容量変化により
測定対象を検出する静電容量型半導体センサの製造方法
において、シリコン基板を酸化してその表面に酸化膜を
形成する工程と、フォトリソエッチングにより前記酸化
膜をエッチングして所定部分の酸化膜を除去する工程
と、所定の厚さの第1のシリコン膜にシリコン酸化膜あ
るいは第2のシリコン膜が積層された積層体を、前記シ
リコン基板の酸化膜上に前記第1のシリコン膜を面して
貼り合わせて、前記所定部分にシリコン基板と前記第1
のシリコン膜で囲まれた空隙を形成する工程と、前記積
層体の前記第1のシリコン膜を残してシリコン酸化膜あ
るいは第2のシリコン膜をエッチングにより取り去る工
程と、前記空隙を挟む前記シリコン基板および前記第1
のシリコン膜とを外部と電気的に接続する工程とを含む
ことを特徴とする静電容量型半導体センサの製造方法で
ある。
【0010】なお、前記積層体は、SOI(Silicon on
insulation)ウェハとし(請求項2)、あるいは、第
1のシリコン膜上にそれとは異なる導電型の第2のシリ
コン膜をエピタキシャル成長させたエピタキシャルウェ
ハとする(請求項3)ことができる。
insulation)ウェハとし(請求項2)、あるいは、第
1のシリコン膜上にそれとは異なる導電型の第2のシリ
コン膜をエピタキシャル成長させたエピタキシャルウェ
ハとする(請求項3)ことができる。
【0011】請求項1の発明によれば、シリコン基板を
酸化してその表面に形成した酸化膜(酸化層)をフォト
リソエッチングによりエッチングして所定部分を除去し
た酸化膜を形成する。その酸化膜上にシリコン膜を貼り
付けて空隙を形成する。この際には、SOIウェハある
いはエピタキシャルウェハ等の所定の厚さの第1のシリ
コン膜にシリコン酸化膜あるいは第2のシリコン膜が積
層された積層体を用い、この積層体を前記シリコン基板
の酸化膜上に前記第1のシリコン膜を面して貼り合わせ
て、前記所定部分にシリコン基板と前記第1のシリコン
膜で囲まれた空隙を形成する。
酸化してその表面に形成した酸化膜(酸化層)をフォト
リソエッチングによりエッチングして所定部分を除去し
た酸化膜を形成する。その酸化膜上にシリコン膜を貼り
付けて空隙を形成する。この際には、SOIウェハある
いはエピタキシャルウェハ等の所定の厚さの第1のシリ
コン膜にシリコン酸化膜あるいは第2のシリコン膜が積
層された積層体を用い、この積層体を前記シリコン基板
の酸化膜上に前記第1のシリコン膜を面して貼り合わせ
て、前記所定部分にシリコン基板と前記第1のシリコン
膜で囲まれた空隙を形成する。
【0012】そして、前記積層体の前記第1のシリコン
膜を残してシリコン酸化膜あるいは第2のシリコン膜を
エッチングにより取り去る。次いで、前記空隙を挟む前
記シリコン基板および前記第1のシリコン膜とを外部と
電気的に接続する。したがって、第1のシリコン膜は、
ダイヤフラムとして静電容量変化を検出できる。
膜を残してシリコン酸化膜あるいは第2のシリコン膜を
エッチングにより取り去る。次いで、前記空隙を挟む前
記シリコン基板および前記第1のシリコン膜とを外部と
電気的に接続する。したがって、第1のシリコン膜は、
ダイヤフラムとして静電容量変化を検出できる。
【0013】ここで、前記比較例においては、パターニ
ング後にシリコン板を貼り合わせそれを研磨して所定厚
のダイヤフラムを形成していたが、本発明では、ダイヤ
フラムとなる部分が数十μmの最適な厚さに予めできあ
がっている、SOIウェハあるいはエピタキシャルウェ
ハなどの積層体をパターニング後に貼り合わせ、その後
に余分な部分をエッチングにより取り除くものである。
シリコンのエッチングにおいても酸化膜がエッチストッ
プの役割を果たすため、ダイヤフラムの精度は、前記積
層体の第1のシリコン膜の厚さに依存する。SOIウェ
ハあるいはエピタキシャルウェハの各層はバラツキがな
く高精度に形成できるので、ダイヤフラムとなる第1の
シリコン膜が数十μmと薄い場合に、その膜厚を研磨に
より形成したときに比較してダイヤフラムの厚さのバラ
ツキを極めて少なくして精度を著しく向上させることが
可能になる。したがって、センサ特性のバラツキが極め
て小さくなる。
ング後にシリコン板を貼り合わせそれを研磨して所定厚
のダイヤフラムを形成していたが、本発明では、ダイヤ
フラムとなる部分が数十μmの最適な厚さに予めできあ
がっている、SOIウェハあるいはエピタキシャルウェ
ハなどの積層体をパターニング後に貼り合わせ、その後
に余分な部分をエッチングにより取り除くものである。
シリコンのエッチングにおいても酸化膜がエッチストッ
プの役割を果たすため、ダイヤフラムの精度は、前記積
層体の第1のシリコン膜の厚さに依存する。SOIウェ
ハあるいはエピタキシャルウェハの各層はバラツキがな
く高精度に形成できるので、ダイヤフラムとなる第1の
シリコン膜が数十μmと薄い場合に、その膜厚を研磨に
より形成したときに比較してダイヤフラムの厚さのバラ
ツキを極めて少なくして精度を著しく向上させることが
可能になる。したがって、センサ特性のバラツキが極め
て小さくなる。
【0014】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。この実施形態は、空隙を介して対
向するシリコン膜同士が静電容量変化により測定対象を
検出する静電容量型半導体センサの製造方法であり、そ
の製造工程を図1〜図10にしたがって説明する。
施の形態を説明する。この実施形態は、空隙を介して対
向するシリコン膜同士が静電容量変化により測定対象を
検出する静電容量型半導体センサの製造方法であり、そ
の製造工程を図1〜図10にしたがって説明する。
【0015】図1に示すように、まず、シリコン基板
(シリコンウェハ)10を酸化してその表裏両面に酸化
膜11、12を形成する。そして、フォトリソエッチン
グにより前記酸化膜11をエッチングして中央部(所定
部分の一例)を円形に欠落させるパターニングを行う。
すなわち、一方の酸化膜11上に、図2に示すように、
中央部(所定部分の一例)に円形の欠落部を有するパタ
ーンのレジスト13を形成し、このシリコン基板10を
フッ酸系エッチング液中に浸漬する。これにより、シリ
コン基板10の裏面上の酸化膜12とレジスト13で被
覆されていない酸化膜11の部分がエッチングされて除
去される。つまり、酸化膜11は、図2の(a)、
(b)に示すように、中央部に円形の欠落部11aを有
するものになる。
(シリコンウェハ)10を酸化してその表裏両面に酸化
膜11、12を形成する。そして、フォトリソエッチン
グにより前記酸化膜11をエッチングして中央部(所定
部分の一例)を円形に欠落させるパターニングを行う。
すなわち、一方の酸化膜11上に、図2に示すように、
中央部(所定部分の一例)に円形の欠落部を有するパタ
ーンのレジスト13を形成し、このシリコン基板10を
フッ酸系エッチング液中に浸漬する。これにより、シリ
コン基板10の裏面上の酸化膜12とレジスト13で被
覆されていない酸化膜11の部分がエッチングされて除
去される。つまり、酸化膜11は、図2の(a)、
(b)に示すように、中央部に円形の欠落部11aを有
するものになる。
【0016】その後、図3に示すように、レジスト13
を除去して酸化膜11を露出した後に、図4に示すよう
に、所定の厚さの第1のシリコン膜14aにシリコン酸
化膜14bさらには第2のシリコン膜14cが積層され
たSOIウェハ14を、前記シリコン基板10の酸化膜
11上に前記第1のシリコン膜14aを面して貼り合わ
せる。前記欠落部11aには、シリコン基板10と前記
第1のシリコン膜14aおよび酸化膜11で囲まれた空
隙15ができる。この場合、窒素(チッ素)雰囲気で約
1000°Cの状態で2時間加熱することにより、前記
酸化膜11と第1のシリコン膜14aとが接合される。
また、ダイヤフラムとなる第1のシリコン膜14aは数
十μmの厚さに形成する。
を除去して酸化膜11を露出した後に、図4に示すよう
に、所定の厚さの第1のシリコン膜14aにシリコン酸
化膜14bさらには第2のシリコン膜14cが積層され
たSOIウェハ14を、前記シリコン基板10の酸化膜
11上に前記第1のシリコン膜14aを面して貼り合わ
せる。前記欠落部11aには、シリコン基板10と前記
第1のシリコン膜14aおよび酸化膜11で囲まれた空
隙15ができる。この場合、窒素(チッ素)雰囲気で約
1000°Cの状態で2時間加熱することにより、前記
酸化膜11と第1のシリコン膜14aとが接合される。
また、ダイヤフラムとなる第1のシリコン膜14aは数
十μmの厚さに形成する。
【0017】次いで、図5に示すように、シリコン基板
10の下面に窒化膜等の保護膜16を形成する。その
後、図6に示すように、SOIウェハ14の第2のシリ
コン膜14cを例えばKOH等のエッチング液を使用し
てエッチングし除去する。
10の下面に窒化膜等の保護膜16を形成する。その
後、図6に示すように、SOIウェハ14の第2のシリ
コン膜14cを例えばKOH等のエッチング液を使用し
てエッチングし除去する。
【0018】そして、図7に示すように、シリコン酸化
膜14bと前記保護膜16を除去する。その後、図8に
示すように、前記第1のシリコン膜14a上にアルミニ
ウム配線層17を形成する。
膜14bと前記保護膜16を除去する。その後、図8に
示すように、前記第1のシリコン膜14a上にアルミニ
ウム配線層17を形成する。
【0019】上記のようにして、静電容量式半導体セン
サを製造し、図示しない保護ケース体に封入してリード
線を接続して、検出信号を外部に導出する。この半導体
センサでは、測定対象圧力が第1のシリコン膜14aに
作用してそれが変形すると、シリコン膜14aとシリコ
ン基板10との間隔が変化して、両者の間の静電容量が
変化する。この静電容量の変化は前記電極17およびリ
ード線を介して検出され、圧力あるいは圧力変化が検出
される。
サを製造し、図示しない保護ケース体に封入してリード
線を接続して、検出信号を外部に導出する。この半導体
センサでは、測定対象圧力が第1のシリコン膜14aに
作用してそれが変形すると、シリコン膜14aとシリコ
ン基板10との間隔が変化して、両者の間の静電容量が
変化する。この静電容量の変化は前記電極17およびリ
ード線を介して検出され、圧力あるいは圧力変化が検出
される。
【0020】なお、前記実施形態では、積層体をSOI
ウェハ14としていたが、本発明はこれに限定されず、
SOIウェハにこれに代えて、n型半導体(あるいはp
型半導体)シリコン膜上にそれとは異なるp型半導体
(あるいはn型半導体)シリコン膜をエピタキシャル成
長させたエピタキシャルウェハを用い、電気化学的エッ
チストップにより薄いシリコン膜を形成できる。つま
り、図3に示した、欠落部11aを形成した酸化膜11
上に、図9に示すように、n型シリコン膜18a上にp
型シリコン膜18bが積層されたエピタキシャルウェハ
18を貼り付け、その後、図10に示すように、p型シ
リコン膜18bをエッチングし、n型シリコン膜18a
上でエッチストップしてn型シリコン膜18aからなる
ダイヤフラムを形成する。前記図1〜図8と同様の部分
には同一の符号を付して、その説明を略する。また、そ
の他の工程は図1〜3と図7〜8は同様である。
ウェハ14としていたが、本発明はこれに限定されず、
SOIウェハにこれに代えて、n型半導体(あるいはp
型半導体)シリコン膜上にそれとは異なるp型半導体
(あるいはn型半導体)シリコン膜をエピタキシャル成
長させたエピタキシャルウェハを用い、電気化学的エッ
チストップにより薄いシリコン膜を形成できる。つま
り、図3に示した、欠落部11aを形成した酸化膜11
上に、図9に示すように、n型シリコン膜18a上にp
型シリコン膜18bが積層されたエピタキシャルウェハ
18を貼り付け、その後、図10に示すように、p型シ
リコン膜18bをエッチングし、n型シリコン膜18a
上でエッチストップしてn型シリコン膜18aからなる
ダイヤフラムを形成する。前記図1〜図8と同様の部分
には同一の符号を付して、その説明を略する。また、そ
の他の工程は図1〜3と図7〜8は同様である。
【0021】以上の実施形態のように、エッチングで第
1のシリコン膜が残される前記積層体は、SOIウェハ
あるいはエピタキシャルウェハとすることにより、第1
のシリコン膜の厚さがあらかじめ任意かつ極めて高精度
の厚さに形成できる。したがって、ダイヤフラムとなる
第1のシリコン膜が数十μmと薄い場合に、その膜厚を
研磨により形成したときに比較して膜厚のバラツキが極
めて少なくなり、センサ精度のバラツキを極めて少なく
することができる。
1のシリコン膜が残される前記積層体は、SOIウェハ
あるいはエピタキシャルウェハとすることにより、第1
のシリコン膜の厚さがあらかじめ任意かつ極めて高精度
の厚さに形成できる。したがって、ダイヤフラムとなる
第1のシリコン膜が数十μmと薄い場合に、その膜厚を
研磨により形成したときに比較して膜厚のバラツキが極
めて少なくなり、センサ精度のバラツキを極めて少なく
することができる。
【0022】なお、前記実施形態では、圧力センサの製
造方法を例に挙げたが、本発明は静電容量型加速度セン
サの製造においても実施できる。また、酸化膜12、1
3等をフォトリソエッチングしていたが、エッチングは
フォトリソエッチングに限定されるものではなく、他の
種のエッチングを用いることもできる。
造方法を例に挙げたが、本発明は静電容量型加速度セン
サの製造においても実施できる。また、酸化膜12、1
3等をフォトリソエッチングしていたが、エッチングは
フォトリソエッチングに限定されるものではなく、他の
種のエッチングを用いることもできる。
【0023】
【発明の効果】以上説明した通り本発明によれば、静電
容量型センサにおいて、電極間の距離精度と共にダイヤ
フラムの厚さ精度を向上させてセンサの精度のバラツキ
を無くすことができる。
容量型センサにおいて、電極間の距離精度と共にダイヤ
フラムの厚さ精度を向上させてセンサの精度のバラツキ
を無くすことができる。
【図1】本発明の実施形態に静電容量型半導体センサの
製造方法の工程順の説明図であって、酸化膜形成の説明
図である。
製造方法の工程順の説明図であって、酸化膜形成の説明
図である。
【図2】次の工程のフォトリソにより欠落部形成の説明
図であり、(a)は断面図、(b)は平面図である。
図であり、(a)は断面図、(b)は平面図である。
【図3】次の工程のレジスト除去の説明図である。
【図4】次の工程のSOIウェハ貼り付けの説明図であ
って(a)は断面図、(b)は平面図である。
って(a)は断面図、(b)は平面図である。
【図5】次の工程の保護膜形成の説明図である。
【図6】次の工程の第2のシリコン膜除去の説明図であ
る。
る。
【図7】次の工程の酸化膜除去の説明図である。
【図8】次の工程の配線層形成説明図である。
【図9】エピタキシャルウェハの貼り付け工程説明図で
ある。
ある。
【図10】図9に続く、第2のシリコン膜除去工程説明
図である。
図である。
【図11】従来の静電容量型半導体センサの構成説明図
である。
である。
【図12】比較例の製造工程説明図である。
【図13】比較例の製造工程説明図である。
10 シリコン基板 11 酸化膜 14 SOIウェハ 14a 第1のシリコン膜 14b シリコン酸化膜 14c 第2のシリコン酸化膜 15 空隙
Claims (3)
- 【請求項1】 空隙を介して対向するシリコン板同士の
静電容量変化により測定対象を検出する静電容量型半導
体センサの製造方法において、 シリコン基板を酸化してその表面に酸化膜を形成する工
程と、 エッチングにより前記酸化膜をエッチングして所定部分
の酸化膜を除去する工程と、 所定の厚さの第1のシリコン膜にシリコン酸化膜あるい
は第2のシリコン膜が積層された積層体を、前記シリコ
ン基板の酸化膜上に前記第1のシリコン膜を面して貼り
合わせて、前記所定部分にシリコン基板と前記第1のシ
リコン膜で囲まれた空隙を形成する工程と、 前記積層体の前記第1のシリコン膜を残してシリコン酸
化膜あるいは第2のシリコン膜をエッチングにより取り
去る工程と、 前記空隙を挟む前記シリコン基板および前記第1のシリ
コン膜とを外部と電気的に接続する工程とを含むことを
特徴とする静電容量型半導体センサの製造方法。 - 【請求項2】 前記積層体は、SOIウェハとしたこと
を特徴とする静電容量型半導体センサの製造方法。 - 【請求項3】 前記積層体は、第1のシリコン膜上にそ
れとは異なる導電型の第2のシリコン膜をエピタキシャ
ル成長させたエピタキシャルウェハとすることを特徴と
する静電容量型半導体センサの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8958497A JPH10284737A (ja) | 1997-04-08 | 1997-04-08 | 静電容量型半導体センサの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8958497A JPH10284737A (ja) | 1997-04-08 | 1997-04-08 | 静電容量型半導体センサの製造方法 |
Publications (1)
Publication Number | Publication Date |
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JPH10284737A true JPH10284737A (ja) | 1998-10-23 |
Family
ID=13974843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP8958497A Pending JPH10284737A (ja) | 1997-04-08 | 1997-04-08 | 静電容量型半導体センサの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10284737A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003502165A (ja) * | 1999-06-24 | 2003-01-21 | ハネウェル・インコーポレーテッド | 精密に画定された微細電気機械構造体及び関連する製造方法 |
JP2007335857A (ja) * | 2006-05-23 | 2007-12-27 | Sensirion Ag | 室を有する圧力センサおよびその製造方法 |
CN103434999A (zh) * | 2013-09-02 | 2013-12-11 | 东南大学 | 基于soi片衬底硅阳极键合的电容式温度、湿度、气压和加速度传感器集成制造方法 |
-
1997
- 1997-04-08 JP JP8958497A patent/JPH10284737A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2003502165A (ja) * | 1999-06-24 | 2003-01-21 | ハネウェル・インコーポレーテッド | 精密に画定された微細電気機械構造体及び関連する製造方法 |
JP2007335857A (ja) * | 2006-05-23 | 2007-12-27 | Sensirion Ag | 室を有する圧力センサおよびその製造方法 |
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