KR20020020954A - 이중 웨이퍼 부착 방법 - Google Patents

이중 웨이퍼 부착 방법 Download PDF

Info

Publication number
KR20020020954A
KR20020020954A KR1020027001481A KR20027001481A KR20020020954A KR 20020020954 A KR20020020954 A KR 20020020954A KR 1020027001481 A KR1020027001481 A KR 1020027001481A KR 20027001481 A KR20027001481 A KR 20027001481A KR 20020020954 A KR20020020954 A KR 20020020954A
Authority
KR
South Korea
Prior art keywords
layer
wafer
polyimide
forming
etching
Prior art date
Application number
KR1020027001481A
Other languages
English (en)
Other versions
KR100704249B1 (ko
Inventor
콜리바레트이.
라이들리제프리에이.
히가시로버트이.
Original Assignee
추후보정
허니웰 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 추후보정, 허니웰 인크. filed Critical 추후보정
Publication of KR20020020954A publication Critical patent/KR20020020954A/ko
Application granted granted Critical
Publication of KR100704249B1 publication Critical patent/KR100704249B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J5/00—Radiation pyrometry, e.g. infrared or optical thermometry
    • G01J5/10—Radiation pyrometry, e.g. infrared or optical thermometry using electric radiation detectors
    • G01J5/20—Radiation pyrometry, e.g. infrared or optical thermometry using electric radiation detectors using resistors, thermistors or semiconductors sensitive to radiation, e.g. photoconductive devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
    • G01K7/00—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements
    • G01K7/02—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using thermoelectric elements, e.g. thermocouples
    • G01K7/028—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using thermoelectric elements, e.g. thermocouples using microstructures, e.g. made of silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Micromachines (AREA)
  • Measuring Fluid Pressure (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Pressure Sensors (AREA)

Abstract

본 발명은 접합되는 개별의 기판들 상에 미세구조부를 생성시키는 것에 관한 것이다. 이러한 구조부들 중의 하나는 감온성 CMOS 전자소자가 될 수 있다. 거기에는 한 웨이퍼 상의 고온 열센서와 저온 CMOS 전자소자가 있을 수 있다. 접합재료가 폴리미드인 경우, 접합되는 양 표면 상의 폴리미드는 소프트 베이킹 가공된다. 웨이퍼들은 웨이퍼 접합기 내에 배치되어 정밀 얼라인먼트를 이용하여 접촉된다. 압력과 열을 가하여 폴리미드로 된 두 코팅 사이에 접합부를 형성한다. 하나의 웨이퍼는 결합구조로부터 제거되어지는 것이 필요할 수 있다. 접합된 구조부들 중의 하나는 에칭가공으로 제거될 수 있어 연삭가공 없이 웨이퍼의 제거를 용이하게 하는 희생층 상에 배치될 수 있다. 웨이퍼 제거 후에, 폴리미드 상의 구조부들 중의 하나의 배면으로부터 웨이퍼 상의 다른 구조부로의 접촉부가 만들어질 수 있다. 예컨대 폴리미드와 같은 희생물질은 접촉부를 통해 연결된 구조부들 사이로부터 제거되어질 수 있다. 하나의 미세구조부는 결정질 또는 비결정질의 단일 또는 다층 재료 미세구조부가 아닌 것과 접합될 수 있다.

Description

이중 웨이퍼 부착 방법{DUAL WAFER ATTACHMENT PROCESS}
본 발명은 별개의 웨이퍼상에 제작되는 재료 또는 디바이스의 접합을 포함하고 있다. 미세구조의 앞면은 또 다른 미세구조에 접합될 수 있다. 하지만, 하나의 기판상의 미세구조는 다른 미세구조를 만드는데 사용되는 공정과 서로 양립될 수 없다. 본 발명은 이러한 비양립성에 의해 야기되는 문제를 회피하도록 설계된 것이다.
이러한 공정에 대한 필요성은 열적 및 기계적인 센서, 자성저항 메모리 어레이 및 초전도 채널을 포함하는 군사적인 응용 및 산업적인 응용의 다양한 영역에서의 성능 요구에 의해서 이루어지게 되었다.
웨이퍼 접합 기술은 전부터 존속하고 있었다. 그러므로, 다소 유사한 구조를 만들는 특허된 다른 공정들이 존재한다. 비양립적인 공정으로 처리되는 웨이퍼를 접합시키는 아이디어가 시도되었다. 현존하는 불로미터 기술은 판독 전자소자, CMOS 및 금속화물이 검출기 재료를 위해 사용되는 공정 조건을 견디는 것을 요구한다. 매우 높은 공정 온도를 요구하는 높은 저항온도계수(TCR) 재료의 개발은 불로미터 기술내에 이들 재료를 연결하기 위한 기술을 개발하도록 동기를 제공하였다. 검출기 필름은 CMOS 디바이스의 실제적인 한계인 섭씨 450도 보다 훨씬 높은 온도에서 처리되기 때문에, 본 발명의 기술은 단일 웨이퍼 기술 관련 기술보다 우수하다.
본 발명은 미세구조 웨이퍼에 관한 것이다. 특히 웨이퍼의 부착 및 보다 구체적으로는 감온성 웨이퍼에 관한 것이다.
도 1-6 은 실리콘 웨이퍼상에 형성되는 고온 열적 센서의 단면도이다.
도 7-10 은 실리콘 웨이퍼상의 CMOS 전자소자 위에 형성되는 적응 구조의 단면도이다.
도 11 은 서로 접합된 이후의 센서와 전자소자를 도시한 도면이다.
도 12-13 은 구조가 접합된 이후에 희생층을 사용하는 실리콘 웨이퍼를 제거하는 어떤 방법을 나타내는 도면이다.
도 14 는 제거된 웨이퍼상에 형성된 구조에 대한 또 다른 공정을 나타내는 도면이다.
도 15 는 원래의 접합 매질중의 일부가 제거된 것을 나타내는 도면이다.
도 16 은 접촉부가 용착되는 영역에서 유전성 재료의 제거를 나타내는 도면이다.
도 17 은 최종적인 접합 매질상에 구조적인 그리고 전기적인 접촉부의 용착의 용착을 나타내는 도면이다.
도 18 은 다른 희생 재료의 제거를 나타내는 도면이다.
도 19 는 웨이퍼에 리플렉터 및 폴리이미드 희생층의 용착을 나타내는 도면이다.
도 20 은 폴리이미드층을 통하여 두개의 웨이퍼의 부착을 나타내는 도면이다.
도 21 은 실리콘 웨이퍼를 통하여 에칭 정지층까지 접근 구멍의 에칭을 나타내는 도면이다.
도 22 는 도 21의 에칭 정지층의 제거로 실리콘 웨이퍼가 제거되는 것을 나타내는 도면이다.
도 23 은 YSZ 결정 배향층과 밀링에 의해 얇아진 폴리이드층을 나타내는 도면이다.
도 24 는 폴리이미드층의 제거 및 전자 디바이스의 리플렉터 또는 접촉부까지 다른 폴리이미드층의 천공을 나타내는 도면이다.
도 25 는 유전성층의 자체 정렬된 절결부를 나타내는 도면이다.
도 26 은 전자 디바이스의 접촉부 또는 리플렉터와 레그 금속 사이의 구조적 및 전기적인 접촉부를 나타내는 도면이다.
도 27 은 레그 금속과 디바이스 전자소자 사이의 열적 차단을 일으키는 희생 폴리이미드의 제거를 나타내는 도면이다.
도 28 은 이중 웨이퍼 부착 공정의 결과적인 디바이스에서 사용되는 픽셀의 평면도이다.
본 발명은 별개의 기판상에 원하는 미세구조를 만들고 적합한 접합 재료로 미세구조를 코팅하는 것으로 구성된다. 이들 구조는 CMOS 전자소자 또는 순수한 미세구조가 될 수 있다. 한 실시예는 한 웨이퍼에 고온 열적 센서 그리고 다른 웨이퍼에 전기적 및 열적 특징을 가진 저온 CMOS 전자소자를 포함하고 있다. 접합 재료가 폴리이미드인 경우에, 접합되는 양 표면상의 폴리이미드는 소프트 베이킹된다. 웨이퍼들은 웨이퍼 접합기에 놓여지고 정밀 얼라이먼트를 사용하여 접촉하게 된다. 압력과 열을 가하여 폴리이미드의 두 코팅부 사이에 접합을 형성한다.
웨이퍼는 결합된 구조로부터 제거될 필요가 있다. 특히 유리한 기술은 연마하지 않고 웨이퍼의 제거를 용이하게 하도록 부식될 수 있는 희생층에 접합된 구조의 하나를 형성하는 것이다. 또 다른 공정이 한 쪽 구조에 또는 양 쪽 구조에 대하여 실행될 수 있다.
웨이퍼 제거 후에, 폴리이미드상의 구조부 중 하나의 배면으로부터 웨이퍼상의 다른 하나까지의 접촉부가 드러나게 된다. 전기적 또는 물리적인 이런 접촉부는 만들어질 수 있는 많은 종류의 하나이다. 예를 들면 폴리이미드인 희생 재료는 접촉부를 통하여 접합되는 구조 사이에서 제거될 수 있다. 또한 미세구조부를 결정질 또는 비정질의 단일 또는 복수의층 재료와 같은 미세구조부가 아닌 것과 접합하는 것이 바람직할 수 있다. 본 발명의 공정은 이들 아이템의 우수한 접합 방법을 제공하며, 한편 웨이퍼에 대한 2 %/C 의 전형적인 값으로부터 3.5 %/C 의 높은 값까지 범위의 저항온도계수를 가진 재료를 통합한다. 저항온도계수는 VOX(바나듐 산화물)(k=10-13) 필름보다 훨씬 낮은 1/f(k=10-14) 노이즈를 가진 벌크 기판에 대한 12 %/C의 값에서 측정될 수 있다. 작은 질량으로 성능을 향상시키도록 재료는 웨이퍼 제거후에 얇아질 수 있다.
이중 웨이퍼 미세구조 부착 공정(DWaMA 공정)은 볼로미터를 제조하는 환경에서 설명된다. 일반적으로 이러한 환경에 있어서, 공정은 제작시 3개의 상으로 분활된다.
첫번째 상은 열 센싱용 미세구조를 생성하는데 있다. 고온 저항 계수(TCR)의 필름은 고성능 미세구조에 필요하고, 고온 처리를 필요로 한다. 미세구조는 릴리스층이 처음에 용착되는 일시적인 웨이퍼에 처음 형성된다. 이러한 단계는 주어진 많은 웨이퍼에서 하나의 디바이스를 위하여 도 1 내지 도 6에 설명된다.
도 1에 있어서, 적합한 특성의 실리콘 웨이퍼(2)가 열센싱 미세구조용 기판으로 사용되도록 준비되어 통용된다. 하스텔로이의층(4)은 웨이퍼(2)의 면을 가로질러 처음에 용착된다. 이러한 재료는 센서의 부분이 아닌, 센서를 형성하는데 필요한 공정으로 호환되고 센서와 접촉되는 재료에 대한 유효 선택성을 갖춘 방법으로서 에칭될 수 있어, 웨이퍼를 차단한다. 또한 센서를 형성하도록 적당한 표면을 제공한다. 이러한 희생적인층 용으로 사용되는 임의의 재료는 3개의 특성을 갖고 있다. 본 출원에 알맞은 지르코니아 크리스탈 배향 필름(6)을 안정시키는 이트리아(YSZ)는 하스텔로이층(4)의 표면을 가로질러 용착되고 패턴화되어, 이러한 특별한 센서의 디자인에 의하여 메사(6)를 제거한다. 이러한 웨이퍼의 앞 표면이 다른 웨이퍼의 앞 표면과 접착되기 때문에, 센서는 위아래로부터 실제로 구성된다. 제시된 방법의 이러한 특성은 이러한 방법론에 따라 디자인할 때 고려될 수 있다. 주어진 웨이퍼(2)는 미러링 효과에 따라 디자인되고, 웨이퍼를 면과 면 접착할 때 발생한다.
BixTiOy의층(8)은 도 2에 도시한 바와 같이, 졸겔(solgel) 공정을 사용하고 YSZ 메사(6)의 표면 뿐만 아니라 하스텔로이층(4)의 드러난 구역에 배치된다. BixTiOy의층(8), CMR(거대 자성-저항) 필름(10)은 졸겔 공정으로 모든 면에 용착되고 최상의 열 공정이 이용가능하다. Si3N4층(12)은 CMR 필름(10)에 용착되어, 필름을 패시베이팅한다.
포토레지스트는 Si3N4층(12)의 면에 적용되고, 그리고 YSZ(6) 메사에서의 BixTiOy(8), CMR(10) 및 Si3N4(12)의층의 메사를 형성하도록 패턴화된다. YSZ 및 하스텔로이층(6, 4)에서의 이러한 3개의층의 에칭을 이어서 패턴화한다. 폴리이미드(14)는 도 3에서의 구조의 결과로서, 전 메사의 높이보다 더 큰 깊이로 용착되고 메사의 레벨로 평탄화된다.
Si3N4층(12)은 도 4에 도시한 바와 같이, 동일 방법으로 패턴화되고, CMR 필름(10)에 접촉부를 한정하는 마스크를 사용한다. 금속(16)은 폴리이미드층(14)이층(6, 8, 10, 12)을 사전 제거하는 구역에서의 부분(15)에 드러나도록 패턴화되고 용착된다. 금속(16)에서의 절결부(16)의 폭은 공정에서의 접촉 구조층의 용착을 허용하는데 충분하다. 금속(16)의 패시베이션을 제공하는 유전체(18)가 용착된다.
유전체(18)는 스페이스(15)의 부분에서 패턴화되고 이동되어, 미세구조의 면으로부터 폴리이미드층(14)에 직접 접근을 제공한다. 도 5는 이러한 구조를 도시한다.
결국, 폴리이미드층(19)은 약 1000 옹스트롬의 깊이로 면을 가로질러 용착되어, 사전에 용착된 폴리이미드층(14)으로 그리고 스페이스(15)의 깊이보다 더 큰 높이로 연장한다. 이러한 웨이퍼 및 미세구조는 부분적으로 경화 폴리이미드층(14)을 위하여 대략 100도로 지금 열 공정을 한다. 도 6 참조. 이러한 점에 있어서, 센서 자체의 제작은 완료된다.
두번째 상은 구동 전자소자 또는 판독은 표준 CMOS 공정을 사용하는 웨이퍼(22)에 형성된다. 전자소자 연결부는 하나의 상에 형성되는 미세구조와 전기적 접촉을 이루기 위하여 CMOS 디바이스의 상부 레벨에서 형성된다. 본 웨이퍼는 미세구조로부터 CMOS 디바이스의 열 차단용 및 광 반사용 공동을 제공하는 다른 웨이퍼상에 얇은 폴리이미드층으로서 제거될 때 희생적인 접착재의 두꺼운층을 지탱한다. 이러한 공정 단계는 도 7 내지 도 10에서 도시된다.
CMOS 디바이스(20)는 도 7에 도시된 제1 실리콘 웨이퍼(22) 상에 형성된다. 하나의 리플렉터(69)가 CMOS 디바이스(20)의 정상부 상에 적층되고 패턴형성되어 리플렉터와 그것 위의 미세구조부 사이에 광학적 공동부를 형성한다. 두꺼운 폴리미드층(24)이 적층되고 패턴형성되어, 적층될 금속 형상부를 제공하기 위해 CMOS 리드(23) 위에 바스켓(21)을 생성한다. 폴리미드층(24)은 또한 전자소자(20)와 미세구조부 사이의 공간을 차지하여 희생층으로서 기능한다.
알루미늄(26)은 도 8에 도시된 바와 같이 폴리미드층(24)의 전체 표면을 횡단하여 적층되어, 바스켓(21)의 바닥부에서 리드(23)와 그리고 그에 따라 전자소자(20)와 전기접촉을 이루고, 폴리미드층(24)의 레벨을 넘는 레벨까지 바스켓(21)을 채운다.
알루미늄 포스트(27)는 기계화학적 폴리쉬(CMP; Chemical Mechanical Polish)에 의해 도 9에서와 같이 평탄화된다. 이 CMP는 폴리미드(24)를 재노출시키면서도 그것을 상당한 정도로 얇게 만들지 않도록 지속된다.
폴리미드층(28)은 도 10에 도시된 바와 같이 평탄화된 폴리미드(24) 및 알루미늄 포스트(27)의 표면을 횡단하여 적층된다. 이 폴리미드층(28)은 100℃로 2분동안 베이킹가공함으로써 부분적으로 경화된다. 이층의 두께는 약 1000 옹스트롬이지만, 비평탄면의 존재 하에서는 더 두꺼워질 필요가 있을 수 있다. 이는 웨이퍼(22) 상에서의 공정을 순간적으로 완전하게 한다.
제3 및 최종 상의 제1 절반은 각각의 웨이퍼 상의 정상층들인 폴리미드층(19,28)을 각각 접합함으로써 고온 미세구조 필름을 CMOS 디바이스에 부착시키기 위한 것이다. 이는 도 10에 도시되어 있다. 다음으로, 웨이퍼(2)는 센서의 노출을 가능하게 해주기 위해 제거된다.
소프트 베이킹가공된 폴리미드로 코팅되어, 웨이퍼들은 수 미크론(예컨대, < 100 미크론) 이격되어 유지된 채 웨이퍼-웨이퍼 접합디바이스 내에서 서로에 대해 대향하는 1 미크론의 전방 표면들 내에 정렬된다. 그것들은 압력과 열을 가함으로서 함께 용융된다. 여기에 본 발명의 본질이 있다. 이 고정은 이 2개의 구조부를접합시키는 간단한 방법을 개시한다. 또한, 그것은 25만개의 디바이스가 동시에 제작되는 것을 가능하게 해주는 웨이퍼 레벨 공정이다. 압력은 20 내지 100 psi 범위내에 있을 수 있으며, 60 psi가 공칭값이다. 온도는 400 ℃를 초과하지 않는다. 온도는 미세전자소자가 포함될 경우 450 ℃를 초과해서는 안된다. 접합공정은 진공중이나 비산화 또는 불활성 가스의 존재 하에 행해진다. 결과적인 단면이 도 11에 도시되어 있다.
액세스 홀(40)은 도 12에 도시된 깊은 RIE(Reactive Ion Etch) 실리콘 에칭을 사용하여 배면으로부터 순간적인 제2 웨이퍼(2) 내로 절결되고, 하스텔로이 릴리스층(4)에서 멈춘다. 이들 홀은 하스텔로이층(4)에 국부적인 노출을 제공하여, 하스텔로이가 보다 짧은 기간 동안 에칭되는 것을 가능하게 해준다. 릴리스층은 화학적으로 에칭되어 도 13에 도시된 접합된 조립체로부터 순간적인 웨이퍼(2)의 제거를 가능하게 해준다.
YSZ 결정 배향층(6)과 주변 폴리미드층(14)은 블랭킷 밀링에 의해 센서에 요구되는 바의 두께로 얇아진다. 도 14는 이를 도시하고 있다.
제3 및 최종 상의 제2 절반은 리드아웃 웨이퍼 상에 생성된 미세구조부와 포스트(27) 사이의 영역을 개방하여, 전기적 및 물리적 접속을 만들고 희생성 폴리미드층(19,24,28)을 제거하여, 미세구조부와 리드아웃 기판 사이에 열절연성을 제공하도록 하기 위한 것이다.
도 15는 폴리미드(14,19,24) 중 몇 개가 제거되어진 후 접합된 조립체를 표시하고 있다. 이방성 에칭은 구조부의 표면에서 폴리미드층(14)의 일부분을 제거하고 금속(16)내의 관통공간(15)을 연장시키는 것이 허용된다. 에칭액은 접합시에 공간(15) 아래의 웨이퍼의 표면에 있던 폴리미드(19,28)의 일부분을 제거하면서 알루미늄 포스트(27)에 멈춘다.
YSZ 필름(6)과 레그 메탈(16)에 자체 정렬된 절결부는 도 16에 도시되는 바와 같이 영역(42)에서 유전체층(18)으로 만들어진다.
공정의 제 2 내지 최종 단계는 논의된 영역(42)에서 포스트(27) 및 레그 메탈(16)에 부착된 전기적이고 구조적인 접촉부(44)를 용착 및 패턴형성하는 단계를 포함한다. 도 17은 접촉부를 도시하고 있다.
최종적으로, 도 18은 드라이 에칭이 폴리이미드층(24, 28, 19)의 잔존하는 부분을 제거하여 최종적인 소정의 단열을 형성한 후의 최종 제품을 도시하고 있다.
상기 공정은 포스트(27)의 사용을 제거하기 위해서 수정될 수 있다. 이하는 그 수정을 예시하고 있다. 도 19에 있어서, 도 1에 도시한 바와 같이, 리플렉터(69)는 CMOS 전자소자(20) 및 그들의 상호연결 메탈(50)의 정상부 상에 용착되고 패턴형성되어, 웨이퍼(22)의 정상부에 용착되고 패턴형성되는 리플렉터 및 웨이퍼(2)의 미세구조부 사이에 공진 캐비티를 형성한다. 폴리이미드층(51)은 결과적인 구조의 정상부에 용착되지만, 여기서 패턴형성 또는 에칭되지는 않는다.
이전과 같이, 도 19 및 도 20의 웨이퍼(2, 22)는 각각 결합된다. 구멍(52)은, 도 21에 도시되어 있는 바와 같이, 웨이퍼(2)를 통해서 하스텔로이층(53)에 에칭된다. 웨이퍼(2)는 도 22에 있어서의 하스텔로이층(53)의 에칭으로 제거된다. YSZ 크리스탈 배향층(56)은 도 23에 있어서의 폴리이미드층(54)을 따라 블랭킷 밀링에 의해 얇아진다.
도 24에 있어서, 도 15에 도시되어 있는 바와 같이, 레그 메탈(58)을 노출하고 CMOS 납(50)까지 펀칭하여 관통하고, CMOS 디바이스(20)에 전기적으로 연결되는 폴리이미드층(54)과층(51 및 60)의 부분이 에칭된다.
YSZ 필름(56)과 레그 메탈 특성부(58)에 자체 정렬된, 유전체층(62)의 절결부가 만들어지고, 도 25에 도시되어 있다.
최종적으로, 접촉부(64)는 용착되고 패턴형성되고, 도 26의 CMOS 납 메탈(50)과 레그 메탈(58) 사이에 전기적이고 구조적인 접촉부를 만든다. 도 27에 있어서, 잔존하는 폴리이미드층(51 및 60)이 에칭되어 버린다. 결과적인 조립체는 레그 메탈(58)로부터 CMOS 납 메탈(50)까지 후면 접촉부를 만들기 위해서 단지 하나의 용착된 메탈을 사용한다.
상기 공정은 보다 빠른 에칭을 위해 하스텔로이의 사용을 몰리브덴으로 대체하도록 더욱 수정될 수 있다. 몰리브덴은 릴리스를 위한 보다 작은 에칭 시간을 요구하지만, YSZ에서의 결정도를 향상시키지 못할 수도 있고 그것에 의해 CMR 필름 뿐만 아니라 하스텔로이에서의 결정도를 향상시키지 못할 수도 있다.
도 28은 상술한 공정의 결과로서 생기는 디바이스의 픽셀의 평면도를 도시하고 있다. 리플렉터(69), YSZ(6) 및 CMR 저항체(10)를 도시하고 있다. 또한, 접촉부(44 및 64)와 레그 메탈(16)을 도시하고 있다. 이 도면은, 디바이스의 단면은 도시되지 않는, 패드까지의 상호연결부(71)를 도시하고 있다.
이 경우에서는 센서 재료의 고온 공정인, 이 공정은 CMOS 전자소자를 형성하는데 필요한 것으로부터 비 CMOS 호환성의 공정 단계의 분리를 허용한다. 이것은 또한 얇은 필름 접촉층과 희생 릴리스층을 통하는 이러한 구조의 조립체를 설명하고 있다. 비록 이 공정은 CMOS 및 비 CMOS 공정을 사용하여 설명되었지만, 폭 넓은 응용이 가능하다.
비록 본 발명은 특정의 바람직한 실시예에 관련하여 설명되었지만, 많은 변화와 수정이 본 출원의 명세서를 읽는 당업자에게는 명백하게 될 것이다. 그러므로, 첨부한 청구의 범위는 종래 기술과 관련하여 가능한 한 넓게 해석되어야 하고 이러한 변화와 수정 전부를 포함하는 것이다.

Claims (16)

  1. 적어도 하나의 웨이퍼가 미세구조부를 가지는, 제 1 및 제 2 웨이퍼를 부착시키는 방법으로서,
    제 1 연결부 세트를 가지고 있는, 저온 미세 전자소자를 가지는 제 1 웨이퍼를 만드는 공정;
    제 1 연결부 세트와 결합하도록 경상으로 배치된 제 2 연결부 세트를 가지고 있는 제 2 웨이퍼를 고온에서 만드는 공정;
    폴리이미드층을 상기 제 1 웨이퍼의 상부측에 도포하는 공정;
    폴리이미드층을 상기 제 2 웨이퍼의 상부측에 도포하는 공정;
    상기 제 1 및 제 2 웨이퍼를 소프트 베이킹하는 공정;
    상기 제 1 및 제 2 웨이퍼의 상부측을 서로 마주 대하게 하는 공정;
    상기 제 1 및 제 2 웨이퍼를 서로에 대해 정렬시키는 공정;
    상기 제 1 및 제 2 웨이퍼를 비-산화 상태로 일정온도 및 일정 압력하에서 서로 접합시키는 공정;
    각각의 연결부 세트에 상기 폴리이미드층을 관통하는 구멍을 에칭하는 공정; 그리고
    연결부 세트에 접촉부를 만들기 위하여 상기 구멍 속으로 도전성 물질을 스퍼터링하는 공정을 포함하고 있는 것을 특징으로 하는 방법.
  2. 고온에서 처리된 웨이퍼를 가진 감온성 웨이퍼를 만드는 방법으로서,
    제 1 실리콘 웨이퍼 상에 하스텔로이층을 형성하는 공정;
    하스텔로이층에 YSZ 필름층을 형성하는 공정;
    YSZ층을 패턴형성하고 에칭하는 공정;
    YSZ층에 BixTiOy층을 형성하는 공정;
    BixTiOy층에 CMR층을 형성하는 공정;
    CMR층에 실리콘 나이트라이드층을 형성하는 공정;
    실리콘 나이트라이드층, CMR층, BixTiOy층을 저항체 패턴으로 패턴형성하고 에칭하는 공정;
    실리콘 나이트라이드층 및 하스텔로이층의 일부분 상에 제 1 폴리이미드층을 형성하는 공정;
    제 1 폴리이미드층을 실리콘 나이트라이드층에 평탄화하는 공정;
    실리콘 나이트라이드층을 통하여 제 1 비아를 CMR층으로 절삭하는 공정;
    CMR층과 접촉하기 위해 제 1 비아를 채우는 금속층을 형성하는 공정;
    금속층을 패턴형성하고 에칭하는 공정;
    금속층 상에 유전체층을 형성하는 공정;
    유전체층 및 금속층을 관통하는 제 2 비아를 제 1 폴리이미드층에 에칭하는 공정;
    유전체층 상에 제 2 폴리이미드층을 형성하는 공정;
    제 2 실리콘 웨이퍼 사에 CMOS 전자소자를 형성하는 공정;
    CMOS 전자소자 상에 제 3 폴리이미드층을 형성하는 공정;
    제 3 폴리이미드층을 관통하는 제 3 비아를 CMOS 전자소자에 패턴형성하고 에칭하는 공정;
    제 3 폴리이미드층 상에서, CMOS 전자소자와 접촉하기 위해서 제 3 비아를 채우는 금속층을 형성하는 공정;
    금속층을 제 3 폴리이미드층에 평탄화하는 공정;
    제 3 폴리이미드층 및 금속층의 일부분 상에 제 4 폴리이미드층을 형성하는 공정;
    서로에 대해 인접하는 제 2 및 제 4 폴리이미드층을 가지는, 제 1 및 제 2 웨이퍼를 정렬시키는 공정;
    제 2 및 제 4 폴리이미드층을 서로에 대해 가압-접합시키는 공정;
    제 1 실리콘 웨이퍼를 관통하는 액세스 홀을 하스텔로이층까지 절삭하는 공정;
    제 1 실리콘층을 릴리스하기 위해서 하스텔로이층을 에칭하는 공정;
    YSZ층을 얇게 하기 위해서 제 1 폴리이미드층 및 YSZ층을 밀링하는 공정;
    제 1 폴리이미드층을 제거하는 공정;
    제 3 비아에 위치된 금속층에 제 2 비아를 통하여 통로를 제공하기 위해서 제 2 및 제 4 폴리이미드층의 일부분을 제거하는 공정;
    제 2 비아 내의 접촉 포스트를 제 3 비아에 위치된 금속층에 형성하는 공정;그리고
    제 2, 제 3 및 제 4 폴리이미드층을 제거하는 공정을 포함하고 있고,
    제 3 비아 내에 위치된 접촉 포스트 및 금속층이 YSZ층, BixTiOy층, CMR층, 실리콘 나이트라이드층과 CMOS 전자소자 및 제 2 실리콘 웨이퍼 사이에 지지구조 및 열적 차단을 제공하는 것을 특징으로 하는 방법.
  3. 고온 웨이퍼에 감온성 웨이퍼를 부착시키는 방법으로서,
    제 1 웨이퍼 상에 하스텔로이층을 형성하는 공정;
    하스텔로이층 상에 YSZ층을 형성하는 공정;
    YSZ층을 패턴형성하고 에칭하는 공정;
    YSZ층 상에 티타네이트층을 형성하는 공정;
    BixTiOy층 상에 CMR층을 형성하는 공정;
    CMR층 상에 제 1 유전체층을 형성하는 공정;
    제 1 유전체층, CMR층 및 티타네이트층을 저항체 패턴으로 패턴형성하고 에칭하는 공정;
    제 1 유전체층 및 하스텔로이층의 일부분 상에 제 1 폴리이미드층을 형성하는 공정;
    제 1 폴리이미드층을 제 1 유전체층에 평탄화하는 공정;
    제 1 유전체층을 관통하는 제 1 비아를 CMR층까지 절삭하는 공정;
    CMR층과 접촉하기 위하여 제 1 비아를 채우는 금속층을 형성하는 공정;
    금속층을 패턴형성하고 에칭하여 금속층 상에 제 2 유전체층을 형성하는 공정;
    제 2 유전체층 및 금속층을 관통하는 제 2 비아를 제 1 폴리이미드층에 에칭하는 공정;
    유전체층 상에 제 2 폴리이미드층을 형성하는 형성하는 공정;
    제 2 웨이퍼 상에 CMOS를 형성하는 공정;
    CMOS 상에 제 3 폴리이미드층을 형성하는 공정;
    서로에 대해 인접한 제 2 및 제 3 폴리이미드층을 가지는 제 1 및 제 2 웨이퍼를 정렬시키는 공정;
    제 2 및 제 3 폴리이미드층을 서로에 대해 가압-접합하는 공정;
    제 1 웨이퍼를 관통하는 액세스 홀을 절삭하는 공정;
    제 1 웨이퍼를 릴리스하기 위하여 액세스 홀을 통하여 하스텔로이층을 제거하는 공정;
    제 1 폴리이미드층을 제거하는 공정;
    제 2 비아 그리고 제 2 및 제 3 폴리이미드층을 관통하는 구멍을 CMOS까지 펀칭하는 공정;
    구멍을 통하여 금속층, 유전체층, 그리고 제 2 및 제 3 폴리이미드층을 관통하는 접촉 포스트를 형성하는 공정; 그리고
    CMOS와 금속층 사이의 열적 차단을 제공하기 위해 제 2 및 제 3 폴리이미드층을 제거하는 공정을 포함하는 것을 특징으로 하는 방법.
  4. 제 1 및 제 2 웨이퍼를 부착시키는 방법으로서,
    제 1 웨이퍼 상에 제 1 미세구조부를 형성하는 공정;
    제 2 웨이퍼 상에 제 2 미세구조부를 형성하는 공정;
    제 1 두꺼운 부분을 가지는 제 1 접합재로 제 1 미세구조부를 코팅하는 공정;
    제 2 두꺼운 부분을 가지는 제 2 접합재로 제 2 미세구조부를 코팅하는 곧정;
    제 1 및 제 2 웨이퍼를 정렬시키는 공정;
    제 1 및 제 2 접합재를 접촉시키는 공정; 그리고
    제 1 및 제 2 접합재의 제 1 및 제 2 두꺼운 부분 각각이 제 1 미세구조부와 제 2 미세구조부 사이의 간격을 결정하도록 제 1 접합재와 제 2 접합재 사이 그리고 제 1 미세구조부와 제 2 미세구조부 사이의 코팅부를 융해하여 접합을 형성하는 공정을 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 제 1 웨이퍼가 실리콘으로 된 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 제 2 웨이퍼가 실리콘으로 된 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 제 1 웨이퍼 상에 형성된 제 1 미세구조부는 미세 이렉트로닉스인 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 제 1 및 제 2 접합재는 폴리이미드인 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 제 1 및 제 2 접합재의 제 1 및 제 2 두꺼운 부분 각각이 대략 동일한 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 접합재를 제거하는 공정 후에 코팅부를 융해하는 공정이 이어지는 것을 특징으로 하는 방법.
  11. 제 1 항에 있어서, 제 2 웨이퍼를 제거하는 공정 후에 코팅부를 융해하는 공정이 이어지는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 제 2 웨이퍼를 제거하는 공정은 제 2 미세구조부로부터 제 2 웨이퍼를 분리시키는 희생층을 제거하는 공정을 포함하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 희생층을 제거하는 공정이 희생층에 액세스를 형성하는공정에 앞서 일어나는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 제 1 미세구조부로부터 제 2 미세구조부까지 접촉부를 형성하는 공정을 더 포함하는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서, 접촉부가 제 1 또는 제 2 미세구조부 중 하나의 배면으로부터 형성되어 있는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 미세구조부를 가지고 있으며 접합재로 코팅된, 부가적인 웨이퍼를 기존의 접합된 미세구조부에 융합시키는 공정을 더 포함하는 것을 특징으로 하는 방법.
KR1020027001481A 1999-08-02 2000-08-02 이중 웨이퍼 부착 방법 KR100704249B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/365,703 1999-08-02
US09/365,703 US6287940B1 (en) 1999-08-02 1999-08-02 Dual wafer attachment process

Publications (2)

Publication Number Publication Date
KR20020020954A true KR20020020954A (ko) 2002-03-16
KR100704249B1 KR100704249B1 (ko) 2007-04-05

Family

ID=23439992

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027001481A KR100704249B1 (ko) 1999-08-02 2000-08-02 이중 웨이퍼 부착 방법

Country Status (8)

Country Link
US (1) US6287940B1 (ko)
EP (1) EP1198835B1 (ko)
JP (1) JP4890708B2 (ko)
KR (1) KR100704249B1 (ko)
CN (1) CN1377512A (ko)
AU (1) AU6754600A (ko)
CA (1) CA2381081C (ko)
WO (1) WO2001009948A1 (ko)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6969635B2 (en) 2000-12-07 2005-11-29 Reflectivity, Inc. Methods for depositing, releasing and packaging micro-electromechanical devices on wafer substrates
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
DE19856573C1 (de) * 1998-12-08 2000-05-18 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration von aktiven Schaltungsebenen und unter Verwendung desselben erzeugte vertikale integrierte Schaltung
JP2001102523A (ja) * 1999-09-28 2001-04-13 Sony Corp 薄膜デバイスおよびその製造方法
SE0000148D0 (sv) * 2000-01-17 2000-01-17 Forskarpatent I Syd Ab Tillverkningsförfarande för IR-detektormatriser
US7307775B2 (en) 2000-12-07 2007-12-11 Texas Instruments Incorporated Methods for depositing, releasing and packaging micro-electromechanical devices on wafer substrates
US20050048688A1 (en) * 2000-12-07 2005-03-03 Patel Satyadev R. Methods for depositing, releasing and packaging micro-electromechanical devices on wafer substrates
EP1370497B1 (en) * 2001-03-09 2007-08-22 Datec Coating Corporation Sol-gel derived resistive and conductive coating
US7189595B2 (en) * 2001-05-31 2007-03-13 International Business Machines Corporation Method of manufacture of silicon based package and devices manufactured thereby
US6878608B2 (en) * 2001-05-31 2005-04-12 International Business Machines Corporation Method of manufacture of silicon based package
US7015457B2 (en) * 2002-03-18 2006-03-21 Honeywell International Inc. Spectrally tunable detector
US7145165B2 (en) * 2001-09-12 2006-12-05 Honeywell International Inc. Tunable laser fluid sensor
US20070133001A1 (en) * 2001-09-12 2007-06-14 Honeywell International Inc. Laser sensor having a block ring activity
US7470894B2 (en) * 2002-03-18 2008-12-30 Honeywell International Inc. Multi-substrate package assembly
US7196790B2 (en) * 2002-03-18 2007-03-27 Honeywell International Inc. Multiple wavelength spectrometer
US7276798B2 (en) * 2002-05-23 2007-10-02 Honeywell International Inc. Integral topside vacuum package
US7405860B2 (en) * 2002-11-26 2008-07-29 Texas Instruments Incorporated Spatial light modulators with light blocking/absorbing areas
FR2848336B1 (fr) 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
DE10314274B3 (de) * 2003-03-29 2004-09-16 Infineon Technologies Ag Verfahren zum Herstellen einer Kontaktlochebene in einem Speicherbaustein
US20040232535A1 (en) * 2003-05-22 2004-11-25 Terry Tarn Microelectromechanical device packages with integral heaters
FR2856844B1 (fr) * 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
US6821826B1 (en) * 2003-09-30 2004-11-23 International Business Machines Corporation Three dimensional CMOS integrated circuits having device layers built on different crystal oriented wafers
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
US20050093134A1 (en) 2003-10-30 2005-05-05 Terry Tarn Device packages with low stress assembly process
GB0330010D0 (en) 2003-12-24 2004-01-28 Cavendish Kinetics Ltd Method for containing a device and a corresponding device
US7531363B2 (en) * 2003-12-30 2009-05-12 Honeywell International Inc. Particle detection using fluorescence
GB2411521A (en) * 2004-02-27 2005-08-31 Qinetiq Ltd Fabrication method for micro-sensor device
US7259458B2 (en) * 2004-08-18 2007-08-21 Advanced Micro Devices, Inc. Integrated circuit with increased heat transfer
US7586114B2 (en) * 2004-09-28 2009-09-08 Honeywell International Inc. Optical cavity system having an orthogonal input
US7902534B2 (en) * 2004-09-28 2011-03-08 Honeywell International Inc. Cavity ring down system having a common input/output port
US7408250B2 (en) * 2005-04-05 2008-08-05 Texas Instruments Incorporated Micromirror array device with compliant adhesive
US7508063B2 (en) * 2005-04-05 2009-03-24 Texas Instruments Incorporated Low cost hermetically sealed package
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
EP1986950A4 (en) * 2006-01-31 2014-06-04 Frank Niklaus MEMS COMPONENTS AND MANUFACTURING METHOD THEREFOR
US7656532B2 (en) * 2006-04-18 2010-02-02 Honeywell International Inc. Cavity ring-down spectrometer having mirror isolation
US7649189B2 (en) * 2006-12-04 2010-01-19 Honeywell International Inc. CRDS mirror for normal incidence fiber optic coupling
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
US20080164606A1 (en) * 2007-01-08 2008-07-10 Christoffer Graae Greisen Spacers for wafer bonding
WO2009022578A1 (ja) * 2007-08-10 2009-02-19 Murata Manufacturing Co., Ltd. 素子構造およびその製造方法
US7989262B2 (en) 2008-02-22 2011-08-02 Cavendish Kinetics, Ltd. Method of sealing a cavity
US7993950B2 (en) 2008-04-30 2011-08-09 Cavendish Kinetics, Ltd. System and method of encapsulation
US20100075481A1 (en) * 2008-07-08 2010-03-25 Xiao (Charles) Yang Method and structure of monolithically integrated ic-mems oscillator using ic foundry-compatible processes
US9595479B2 (en) 2008-07-08 2017-03-14 MCube Inc. Method and structure of three dimensional CMOS transistors with hybrid crystal orientations
US7663756B2 (en) * 2008-07-21 2010-02-16 Honeywell International Inc Cavity enhanced photo acoustic gas sensor
US8148781B2 (en) 2008-07-28 2012-04-03 MCube Inc. Method and structures of monolithically integrated ESD suppression device
US7864326B2 (en) 2008-10-30 2011-01-04 Honeywell International Inc. Compact gas sensor using high reflectance terahertz mirror and related system and method
US8198590B2 (en) * 2008-10-30 2012-06-12 Honeywell International Inc. High reflectance terahertz mirror and related method
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
EP2363888A1 (en) * 2010-03-02 2011-09-07 SensoNor Technologies AS Focal plane array and method for manufacturing the same
EP2363887A1 (en) * 2010-03-02 2011-09-07 SensoNor Technologies AS Focal plane array and method for manufacturing the same
US8437000B2 (en) 2010-06-29 2013-05-07 Honeywell International Inc. Multiple wavelength cavity ring down gas sensor
US8269972B2 (en) 2010-06-29 2012-09-18 Honeywell International Inc. Beam intensity detection in a cavity ring down sensor
US8322191B2 (en) 2010-06-30 2012-12-04 Honeywell International Inc. Enhanced cavity for a photoacoustic gas sensor
US8871637B2 (en) 2010-11-02 2014-10-28 Empire Technology Development Llc Semiconductor structure with insulated through silicon via
KR102116856B1 (ko) 2014-06-18 2020-06-01 엑스-셀레프린트 리미티드 마이크로 어셈블리를 위한 gan 및 관련 물질들을 제조하기 위한 시스템들 및 방법들
US9640715B2 (en) 2015-05-15 2017-05-02 X-Celeprint Limited Printable inorganic semiconductor structures
FR3081989B1 (fr) 2018-05-30 2020-08-21 Commissariat Energie Atomique Systeme de detection a pixel sensible comportant un detecteur thermique et un dispositif de compensation

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63177451A (ja) * 1987-01-17 1988-07-21 Nissan Motor Co Ltd 半導体装置
JP2642645B2 (ja) * 1987-11-19 1997-08-20 株式会社日立製作所 半導体基板の製造方法及び半導体装置の製造方法
US5173474A (en) 1990-04-18 1992-12-22 Xerox Corporation Silicon substrate having an epitaxial superconducting layer thereon and method of making same
US5449659A (en) 1991-07-05 1995-09-12 Conductus, Inc. Method of bonding multilayer structures of crystalline materials
US5465009A (en) 1992-04-08 1995-11-07 Georgia Tech Research Corporation Processes and apparatus for lift-off and bonding of materials and devices
US5246880A (en) 1992-04-27 1993-09-21 Eastman Kodak Company Method for creating substrate electrodes for flip chip and other applications
US5489554A (en) * 1992-07-21 1996-02-06 Hughes Aircraft Company Method of making a 3-dimensional circuit assembly having electrical contacts that extend through the IC layer
EP0721662A1 (en) * 1993-09-30 1996-07-17 Kopin Corporation Three-dimensional processor using transferred thin film circuits
US5455445A (en) 1994-01-21 1995-10-03 Kulite Semiconductor Products, Inc. Multi-level semiconductor structures having environmentally isolated elements
US5627106A (en) 1994-05-06 1997-05-06 United Microelectronics Corporation Trench method for three dimensional chip connecting during IC fabrication
EP0690509A1 (en) 1994-06-30 1996-01-03 Texas Instruments Incorporated Substrate contact for gate array base cell and method of forming same
US5880010A (en) * 1994-07-12 1999-03-09 Sun Microsystems, Inc. Ultrathin electronics
US5572060A (en) 1995-02-01 1996-11-05 Southern Methodist University Uncooled YBaCuO thin film infrared detector
US5627112A (en) 1995-11-13 1997-05-06 Rockwell International Corporation Method of making suspended microstructures
JPH10303434A (ja) 1997-04-24 1998-11-13 Murata Mfg Co Ltd 半導体加工部品の製造方法

Also Published As

Publication number Publication date
WO2001009948A1 (en) 2001-02-08
EP1198835B1 (en) 2015-11-11
AU6754600A (en) 2001-02-19
JP2003506871A (ja) 2003-02-18
CA2381081C (en) 2010-05-04
US6287940B1 (en) 2001-09-11
JP4890708B2 (ja) 2012-03-07
CN1377512A (zh) 2002-10-30
KR100704249B1 (ko) 2007-04-05
EP1198835A1 (en) 2002-04-24
CA2381081A1 (en) 2001-02-08

Similar Documents

Publication Publication Date Title
KR100704249B1 (ko) 이중 웨이퍼 부착 방법
JP3605487B2 (ja) 浮遊式微細構造を製造するための方法および浮遊式微細構造処理アセンブリ
US7067345B2 (en) Method of joining components
JP4906994B2 (ja) 極薄基板の転写方法及び該方法を用いた多層薄膜デバイスの製造方法
JP2024504035A (ja) 直接接合構造体
US8809135B2 (en) MEMS device and interposer and method for integrating MEMS device and interposer
JP2005506701A (ja) １つ又は複数のスルーホールを備えた半導体構造
JP6017297B2 (ja) 半導体装置の製造方法
KR20150021959A (ko) 비패턴화된 접착제층을 이용하는 3차원 전자 패키지들
JP3535461B2 (ja) 半導体装置の製造方法及び半導体装置
KR100435137B1 (ko) 두꺼운도체를갖는모노리식마이크로파집적회로를제조하는방법
WO2007089204A1 (en) Mems components and method for manufacturing same
CN104053082B (zh) 集成麦克风的结构和方法
JP2004533119A (ja) エネルギ吸収構造を備えた集積回路
JP3585337B2 (ja) 中空梁を有するマイクロデバイス及びその製造方法
US7060521B2 (en) Bonding method
Bouwstra Stacked multichip-module technology for high-performance intelligent transducers
CN114314500A (zh) 半导体器件制造方法及电子装置
JPH05235494A (ja) 導電パターンとその形成方法
JPH0364924A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161229

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180319

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190320

Year of fee payment: 13