JP4873980B2 - 気密パッケージ - Google Patents
気密パッケージ Download PDFInfo
- Publication number
- JP4873980B2 JP4873980B2 JP2006102609A JP2006102609A JP4873980B2 JP 4873980 B2 JP4873980 B2 JP 4873980B2 JP 2006102609 A JP2006102609 A JP 2006102609A JP 2006102609 A JP2006102609 A JP 2006102609A JP 4873980 B2 JP4873980 B2 JP 4873980B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- electrode
- lid
- mounting
- electronic device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
- Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
Description
本発明は、半導体素子等の電子デバイスを気密封止して収容する気密パッケ−ジおよび気密パッケージの製造方法に関するものである。
半導体素子のベアチップ等の電子デバイスを気密パッケージに封止収容して製品に搭載することが一般的に行なわれている。
以下、図４を用いて、従来の電子デバイスを封止収容する気密パッケージの構造を説明する。
以下、図４を用いて、従来の電子デバイスを封止収容する気密パッケージの構造を説明する。
図４は従来の気密パッケージの構造を示す概念図である。
図４において、１３は半導体素子、１５は半導体素子１３を搭載するベース部、１６は半導体素子１３を収容する空間を形成するための側壁、１７は半導体素子１３と電気的に接続された外部端子、１９は側壁１６上面に固着されるキャップ、２０は側壁１６とキャップ１９を封着する融着剤である。
図４において、１３は半導体素子、１５は半導体素子１３を搭載するベース部、１６は半導体素子１３を収容する空間を形成するための側壁、１７は半導体素子１３と電気的に接続された外部端子、１９は側壁１６上面に固着されるキャップ、２０は側壁１６とキャップ１９を封着する融着剤である。
半導体素子１３はベース部１５上に搭載さる。そして、半導体素子１３の端子はベース部１５の端子にワイヤボンディングされ、ベース部１５の内部配線を介して外部端子１７と電気的に接続されている。ベース部１５の半導体素子１３搭載領域の周囲には側壁１６が形成されて半導体素子１３を封止収容する空間が形成されている。側壁１６の上部開口部にキャップ１９が融着剤２０によって封着され、ベース部１５，側壁１６およびキャップ１９によって半導体素子１３を気密封止する気密パッケージを成している（例えば、特許文献１参照）。
特開２００２−２４６４９２号公報
しかしながら、従来の気密パッケージは、半導体素子の搭載領域の周囲に側壁を形成して封止収容する空間を形成するため、パッケージサイズが大きくなるという問題点があった。また、側壁を形成し、側壁とキャップを融着剤によって融着するために、製造プロセスが複雑化し、工数が大きくなるという問題点があった。
本発明の気密パッケージおよび気密パッケージの製造方法は、パッケージサイズを縮小化し、容易かつ小工数の製造プロセスを実現することを目的とする。
上記目的を達成するために、本発明の気密パッケージは、１または複数の電子デバイスを気密封止して収容する気密パッケージであって、前記電子デバイスを搭載領域に搭載するデバイス基板と、前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、前記搭載領域とで前記電子デバイスを収容可能なキャビティを成す凹部を備える蓋基板と、前記デバイス電極と対応して前記蓋基板に形成される貫通孔と、前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成されて前記デバイス基板の前記搭載領域および前記蓋基板の前記凹部とで前記電子デバイスを封止収容する酸化膜と、前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、前記基板電極に接して形成される実装電極とを有し、前記デバイス基板と前記蓋基板が前記酸化膜を介して接合され、前記デバイス基板がＬｉＴａＯ ３ であり、前記蓋基板が水晶であることを特徴とする。
また、本発明の気密パッケージは、１または複数の電子デバイスを気密封止して収容する気密パッケージであって、前記電子デバイスを搭載領域に搭載するデバイス基板と、前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、前記デバイス電極と対応する貫通孔を備える蓋基板と、前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成され膜厚が前記電子デバイス厚以上と成り、前記デバイス基板の前記搭載領域および前記蓋基板とで前記全ての電子デバイスを収容可能なキャビティを形成して前記電子デバイスを封止収容する酸化膜と、前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、前記基板電極に接して形成される実装電極とを有し、前記デバイス基板と前記蓋基板が接合されることを特徴とする。
また、本発明の気密パッケージは、１または複数の電子デバイスを気密封止して収容する気密パッケージであって、前記電子デバイスを搭載領域に搭載するデバイス基板と、前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、前記デバイス電極と対応する貫通孔を備える蓋基板と、前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成され膜厚が前記電子デバイス厚以上と成り、前記デバイス基板の前記搭載領域および前記蓋基板とで前記全ての電子デバイスを収容可能なキャビティを形成して前記電子デバイスを封止収容する酸化膜と、前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、前記基板電極に接して形成される実装電極とを有し、前記デバイス基板と前記蓋基板が接合され、前記デバイス基板がＬｉＴａＯ ３ であり、前記蓋基板が水晶であることを特徴とする。
また、本発明の気密パッケージは、１または複数の電子デバイスを気密封止して収容する気密パッケージであって、前記電子デバイスを搭載領域に搭載するデバイス基板と、前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、前記デバイス電極と対応する貫通孔を備える蓋基板と、前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成され膜厚が前記電子デバイス厚以上と成り、前記デバイス基板の前記搭載領域および前記蓋基板とで前記全ての電子デバイスを収容可能なキャビティを形成して前記電子デバイスを封止収容する酸化膜と、前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、前記基板電極に接して形成される実装電極とを有し、前記デバイス基板と前記蓋基板が接合され、前記デバイス基板がＬｉＴａＯ ３ であり、前記蓋基板が水晶であることを特徴とする。
また、本発明の気密パッケージは、１または複数の電子デバイスを気密封止して収容する気密パッケージであって、前記電子デバイスが収容可能な深さの凹部を備えるデバイス基板と、前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、前記デバイス基板の前記凹部とでキャビティを形成して前記電子デバイスを封止収容し、前記デバイス電極と対応する貫通孔を備える蓋基板と、前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、前記基板電極に接して形成される実装電極とを有し、前記デバイス基板と前記蓋基板が密着接合され、前記デバイス基板がＬｉＴａＯ ３ であり、前記蓋基板が水晶であることを特徴とする。
また、前記基板電極が金属のスパッタあるいは蒸着またはめっきにより形成される単層構造であっても良い。
また、前記基板電極が金属のスパッタあるいは蒸着またはめっきにより形成される多層構造であっても良い。
また、前記酸化膜がＳｉＯ２膜であっても良い。
また、前記貫通孔にテーパーを設けて前記デバイス電極と接触する開口部の大きさを前記デバイス電極の大きさより小さくしても良い。
以上により、パッケージサイズを縮小化し、容易かつ小工数の製造プロセスを実現することができる。
以上のように、２つの基板により形成された空間に電子デバイスを封止収容することにより、気密パッケージのパッケージサイズを縮小化することができ、また、２つの基板を接合することで封止することができるため、製造プロセスを容易にし、工数を削減することができる。
本発明の気密パッケージは、酸化膜を介してデバイス基板と蓋基板とを接合することにより構成され、両基板の間に１または複数の電子デバイスを封止収容する空間と、デバイス基板に接続され、各電子デバイスの端子と電気的に接続された電極と、蓋基板に形成されて両基板の接合時に電極の一部を露出する貫通孔と、貫通孔に接する実装電極とを備える構成である。
このように、２つの基板により形成された空間に電子デバイスを封止収容することにより、気密パッケージのパッケージサイズを縮小化することができ、また、２つの基板を接合することで封止することができるため、製造プロセスを容易にし、工数を削減することができる。
以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
以下、図１を用いて、実施の形態１における気密パッケージの製造方法を説明しながら、その構成を説明する。
（実施の形態１）
以下、図１を用いて、実施の形態１における気密パッケージの製造方法を説明しながら、その構成を説明する。
図１は本発明の実施の形態１における気密パッケ−ジの構造を示す断面図である。図１において、図４と同じ構成要素については同じ符号を用い、説明を省略する。
まず、ＬｉＴａＯ３等で形成され、一方の基板と成るデバイス基板１を形成する。デバイス基板１には、電子デバイスとして１または複数の半導体素子１３を搭載する搭載領域と、半導体素子１３の電極とデバイス基板１内部の配線で接続されたデバイス電極５が形成されている。
まず、ＬｉＴａＯ３等で形成され、一方の基板と成るデバイス基板１を形成する。デバイス基板１には、電子デバイスとして１または複数の半導体素子１３を搭載する搭載領域と、半導体素子１３の電極とデバイス基板１内部の配線で接続されたデバイス電極５が形成されている。
次に、水晶等で形成され、もう一方の基板と成る蓋基板３を形成する。蓋基板３には、デバイス基板１との接合時にデバイス電極５と接合する位置に形成された貫通孔４と、デバイス基板１との接合時にデバイス基板１の搭載領域とで半導体素子１３の封止収容領域となるキャビティ２を形成する凹部が形成されている。
次に、デバイス基板１の搭載領域に電子デバイスの例として１または複数の半導体素子１３を搭載する。
次に、デバイス電極５の表面が露出する様に、デバイス基板１のキャビティ２となる領域以外の全面に酸化膜として、例えばＳｉＯ２膜７を堆積する。
次に、デバイス電極５の表面が露出する様に、デバイス基板１のキャビティ２となる領域以外の全面に酸化膜として、例えばＳｉＯ２膜７を堆積する。
次に、デバイス電極５と貫通孔４を位置合わせしてデバイス基板１と蓋基板３を接合する。このようにして、蓋基板３の凹部，デバイス基板１の搭載領域およびＳｉＯ２膜７でキャビティ２を気密封止することができる。ここで、あらかじめ、半導体素子１３と蓋基板３の凹部が接触しないように凹部の深さを調整しておく。また、接合により、キャビティ２が確実に気密封止されるように、ＳｉＯ２膜７の膜厚等を調整しておく。さらに、貫通孔４にテーパーを設けてデバイス電極５と接触する開口部の大きさをデバイス電極５の大きさより小さくしておくことにより、貫通孔４からデバイス電極５がはみ出す構成となり、貫通孔４の開口部からＳｉＯ２膜７が流出することを防ぐことができる。
最後に、貫通孔４の表面に金属スパッタ膜などの基板電極６を形成し、その上に金属めっきを施して突起電極等の実装電極８を形成する。この実装電極８により、容易にプリント基板に実装できる構造を実現する。
また、実装電極８の形成は、貫通孔４に形成した基板電極６に半田、Ａｇペ−ストなどの導電性の材料を印刷法、ディスペンス法などで供給することにより形成することもできる。また、基板電極６は金属の蒸着やメッキにより形成することもできる。さらに、基板電極６は単層構造であっても、多層構造であってもかまわない。
このように、２つの基板に形成した空間に、酸化膜によって電子デバイスを封止収容することにより、側壁等により封止領域を新たに形成する必要がないため、気密パッケージのパッケージサイズを縮小化することができ、また、２つの基板を接合することにより封止することで、側壁等により封止領域を新たに形成する必要がないため、製造プロセスを容易にし、工数を削減することができる。
（実施の形態２）
次に、図２を用いて、実施の形態２における気密パッケージの構成を説明する。
（実施の形態２）
次に、図２を用いて、実施の形態２における気密パッケージの構成を説明する。
図２は本発明の実施の形態２における気密パッケ−ジの構造を示す断面図である。図２において、図１と同じ構成要素については同じ符号を用い、説明を省略する。
図２に示すように、実施の形態２においても、実施の形態１と同様に、１または複数の半導体素子１３を搭載したデバイス基板１と蓋基板３を接合することにより、半導体素子１３をキャビティ２に気密封止する構成である。実施の形態１との相違点は、キャビティ２の構成である。実施の形態１では蓋基板３に凹部を形成してデバイス基板１の搭載領域と合わせてＳｉＯ２膜７により気密密閉されるキャビティ２を形成していたが、本実施の形態では、蓋基板３に凹部を形成せず、搭載された全ての半導体素子１３が蓋基板１３に接合しないようにＳｉＯ２膜７の膜圧を調整してデバイス基板１と蓋基板３接合することによりキャビティ２を形成し、ＳｉＯ２膜７により気密密閉されるキャビティ２に半導体素子１３が搭載される構成である。
図２に示すように、実施の形態２においても、実施の形態１と同様に、１または複数の半導体素子１３を搭載したデバイス基板１と蓋基板３を接合することにより、半導体素子１３をキャビティ２に気密封止する構成である。実施の形態１との相違点は、キャビティ２の構成である。実施の形態１では蓋基板３に凹部を形成してデバイス基板１の搭載領域と合わせてＳｉＯ２膜７により気密密閉されるキャビティ２を形成していたが、本実施の形態では、蓋基板３に凹部を形成せず、搭載された全ての半導体素子１３が蓋基板１３に接合しないようにＳｉＯ２膜７の膜圧を調整してデバイス基板１と蓋基板３接合することによりキャビティ２を形成し、ＳｉＯ２膜７により気密密閉されるキャビティ２に半導体素子１３が搭載される構成である。
このように、２つの基板に形成した空間に、酸化膜によって電子デバイスを封止収容することにより、気密パッケージのパッケージサイズを縮小化することができ、また、２つの基板を接合することにより封止することができるため、製造プロセスを容易にし、工数を削減することができる。さらに、封止収容する領域を基板に凹部を形成することなく、酸化膜厚を調整することで封止収容するキャビティを形成することにより、より容易に気密パッケージを製造することができる。
（実施の形態３）
次に、図３を用いて、実施の形態３における気密パッケージの構成を説明する。
図３は本発明の実施の形態３における気密パッケ−ジの構造を示す断面図である。図３において、図１または図２と同じ構成要素については同じ符号を用い、説明を省略する。
次に、図３を用いて、実施の形態３における気密パッケージの構成を説明する。
図３は本発明の実施の形態３における気密パッケ−ジの構造を示す断面図である。図３において、図１または図２と同じ構成要素については同じ符号を用い、説明を省略する。
図３に示すように、実施の形態１においても、実施の形態１と同様に、１または複数の半導体素子１３を搭載したデバイス基板１と蓋基板３を接合することにより、半導体素子１３をキャビティ２に気密封止する構成である。実施の形態１との相違点は、キャビティ２の構成である。実施の形態１では蓋基板３に凹部を形成してデバイス基板１の搭載領域と合わせてＳｉＯ２膜７により気密密閉されるキャビティ２を形成していたが、本実施の形態では、蓋基板３に凹部を形成せず、デバイス基板１に凹部を形成してその凹部を搭載領域とし、搭載された全ての半導体素子１３が蓋基板１３に接合しないように凹部の深さを調整することによりキャビティ２を形成し、デバイス基板１と蓋基板３をＳｉＯ２膜７を介して密着接合することにより気密密閉されるキャビティ２に半導体素子１３が搭載される構成である。
このように、２つの基板に形成した空間に、電子デバイスを封止収容することにより、気密パッケージのパッケージサイズを縮小化することができ、また、２つの基板を接合することにより封止することができるため、製造プロセスを容易にし、工数を削減することができる。
本発明は、パッケージサイズを縮小化することができると共に、製造プロセスを容易にし、工数を削減することができ、半導体素子等の電子デバイスを気密封止して収容する気密パッケ−ジおよび気密パッケージの製造方法等に有用である。
１ デバイス基板
２ キャビティ
３ 蓋基板
４ 貫通孔
５ デバイス電極
６ 基板電極
７ ＳｉＯ２膜
８ 実装電極
１３ 半導体素子
１５ ベース部
１６ 側壁
１７ 外部端子
１９ キャップ
２０ 融着剤
２ キャビティ
３ 蓋基板
４ 貫通孔
５ デバイス電極
６ 基板電極
７ ＳｉＯ２膜
８ 実装電極
１３ 半導体素子
１５ ベース部
１６ 側壁
１７ 外部端子
１９ キャップ
２０ 融着剤
Claims (8)
- １または複数の電子デバイスを気密封止して収容する気密パッケージであって、
前記電子デバイスを搭載領域に搭載するデバイス基板と、
前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、
前記搭載領域とで前記電子デバイスを収容可能なキャビティを成す凹部を備える蓋基板と、
前記デバイス電極と対応して前記蓋基板に形成される貫通孔と、
前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成されて前記デバイス基板の前記搭載領域および前記蓋基板の前記凹部とで前記電子デバイスを封止収容する酸化膜と、
前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、
前記基板電極に接して形成される実装電極と
を有し、前記デバイス基板と前記蓋基板が前記酸化膜を介して接合され、前記デバイス基板がＬｉＴａＯ ３ であり、前記蓋基板が水晶であることを特徴とする気密パッケージ。 - １または複数の電子デバイスを気密封止して収容する気密パッケージであって、
前記電子デバイスを搭載領域に搭載するデバイス基板と、
前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、
前記デバイス電極と対応する貫通孔を備える蓋基板と、
前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成され膜厚が前記電子デバイス厚以上と成り、前記デバイス基板の前記搭載領域および前記蓋基板とで前記全ての電子デバイスを収容可能なキャビティを形成して前記電子デバイスを封止収容する酸化膜と、
前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、
前記基板電極に接して形成される実装電極と
を有し、前記デバイス基板と前記蓋基板が接合されることを特徴とする気密パッケージ。 - １または複数の電子デバイスを気密封止して収容する気密パッケージであって、
前記電子デバイスを搭載領域に搭載するデバイス基板と、
前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、
前記デバイス電極と対応する貫通孔を備える蓋基板と、
前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成され膜厚が前記電子デバイス厚以上と成り、前記デバイス基板の前記搭載領域および前記蓋基板とで前記全ての電子デバイスを収容可能なキャビティを形成して前記電子デバイスを封止収容する酸化膜と、
前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、
前記基板電極に接して形成される実装電極と
を有し、前記デバイス基板と前記蓋基板が接合され、前記デバイス基板がＬｉＴａＯ ３ であり、前記蓋基板が水晶であることを特徴とする気密パッケージ。 - １または複数の電子デバイスを気密封止して収容する気密パッケージであって、
前記電子デバイスが収容可能な深さの凹部を備えるデバイス基板と、
前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、
前記デバイス基板の前記凹部とでキャビティを形成して前記電子デバイスを封止収容し、前記デバイス電極と対応する貫通孔を備える蓋基板と、
前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、
前記基板電極に接して形成される実装電極と
を有し、前記デバイス基板と前記蓋基板が密着接合され、前記デバイス基板がＬｉＴａＯ ３ であり、前記蓋基板が水晶であることを特徴とする気密パッケージ。 - 前記基板電極が金属のスパッタあるいは蒸着またはめっきにより形成される単層構造であることを特徴とする請求項１〜請求項４のいずれかに記載の気密パッケージ。
- 前記基板電極が金属のスパッタあるいは蒸着またはめっきにより形成される多層構造であることを特徴とする請求項１〜請求項４のいずれかに記載の気密パッケージ。
- 前記酸化膜がＳｉＯ２膜であることを特徴とする請求項１〜請求項６のいずれかに記載の気密パッケージ。
- 前記貫通孔にテーパーを設けて前記デバイス電極と接触する開口部の大きさを前記デバイス電極の大きさより小さくすることを特徴とする請求項１〜請求項７のいずれかに記載の気密パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006102609A JP4873980B2 (ja) | 2006-04-04 | 2006-04-04 | 気密パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006102609A JP4873980B2 (ja) | 2006-04-04 | 2006-04-04 | 気密パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007281042A JP2007281042A (ja) | 2007-10-25 |
| JP4873980B2 true JP4873980B2 (ja) | 2012-02-08 |
Family
ID=38682212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006102609A Expired - Fee Related JP4873980B2 (ja) | 2006-04-04 | 2006-04-04 | 気密パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4873980B2 (ja) |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6514789B2 (en) * | 1999-10-26 | 2003-02-04 | Motorola, Inc. | Component and method for manufacture |
| JP3772702B2 (ja) * | 2001-07-23 | 2006-05-10 | 松下電器産業株式会社 | 弾性表面波装置の製造方法 |
| US6929974B2 (en) * | 2002-10-18 | 2005-08-16 | Motorola, Inc. | Feedthrough design and method for a hermetically sealed microdevice |
| KR100447851B1 (ko) * | 2002-11-14 | 2004-09-08 | 삼성전자주식회사 | 반도체장치의 플립칩 방식 측면 접합 본딩 방법 및 이를이용한 ｍｅｍｓ 소자 패키지 및 패키지 방법 |
| JP2004248243A (ja) * | 2002-12-19 | 2004-09-02 | Murata Mfg Co Ltd | 電子部品およびその製造方法 |
| US7045868B2 (en) * | 2003-07-31 | 2006-05-16 | Motorola, Inc. | Wafer-level sealed microdevice having trench isolation and methods for making the same |
| JP2005125447A (ja) * | 2003-10-23 | 2005-05-19 | Hitachi Ltd | 電子部品およびその製造方法 |
| JP2006041201A (ja) * | 2004-07-27 | 2006-02-09 | Matsushita Electric Works Ltd | 封止型電子部品及びその製造方法 |
| JP2006173557A (ja) * | 2004-11-22 | 2006-06-29 | Toshiba Corp | 中空型半導体装置とその製造方法 |
| JP2006196619A (ja) * | 2005-01-12 | 2006-07-27 | Sanyo Electric Co Ltd | 電子装置及びその製造方法 |
| JP2006202974A (ja) * | 2005-01-20 | 2006-08-03 | Sanyo Electric Co Ltd | 電子装置及びその製造方法 |
| US7615406B2 (en) * | 2005-01-28 | 2009-11-10 | Panasonic Corporation | Electronic device package manufacturing method and electronic device package |
| JP3938195B1 (ja) * | 2005-12-22 | 2007-06-27 | 松下電工株式会社 | ウェハレベルパッケージ構造体の製造方法 |
-
2006
- 2006-04-04 JP JP2006102609A patent/JP4873980B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007281042A (ja) | 2007-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8253505B2 (en) | Package and vibrating device using the same | |
| US7829993B2 (en) | Semiconductor apparatus | |
| JP4873980B2 (ja) | 気密パッケージ | |
| JPH11126847A (ja) | 電子部品収納用パッケージ | |
| JP4585908B2 (ja) | 圧電デバイスの製造方法 | |
| JP6482282B2 (ja) | 電子部品 | |
| JP2005072421A (ja) | 電子部品収納用パッケージおよび電子装置 | |
| JP2010129661A (ja) | 電子装置の実装構造 | |
| JP2008011309A (ja) | 圧電発振器 | |
| JP3464138B2 (ja) | 電子部品収納用パッケージ | |
| JP3464137B2 (ja) | 電子部品収納用パッケージ | |
| JP2514094Y2 (ja) | 半導体素子収納用パッケ―ジ | |
| JP2728585B2 (ja) | 半導体素子収納用パッケージ | |
| JPH06196577A (ja) | 電子素子収納用パッケージ | |
| JP3464136B2 (ja) | 電子部品収納用パッケージ | |
| JP6257150B2 (ja) | 電子部品パッケージ及び電子部品パッケージの製造方法 | |
| JP2004022957A (ja) | 電子部品搭載用基板 | |
| JP3464143B2 (ja) | 電子部品収納用パッケージ | |
| JP2004296725A (ja) | 電子部品収納用パッケージ | |
| JP2010226420A (ja) | 圧電デバイス | |
| JP2004147110A (ja) | 圧電振動子収納用パッケージ | |
| JP2005064821A (ja) | 表面弾性波素子の実装構造 | |
| JP2000106409A (ja) | 電子部品収納用容器 | |
| JP2003188206A (ja) | 半導体装置用パッケージおよびその製造方法 | |
| JP2003163560A (ja) | 圧電振動子収納用容器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080430 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090107 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090409 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110817 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110929 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111025 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111122 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141202 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4873980 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141202 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |