JP4873980B2 - 気密パッケージ - Google Patents

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本発明は、半導体素子等の電子デバイスを気密封止して収容する気密パッケ−ジおよび気密パッケージの製造方法に関するものである。
半導体素子のベアチップ等の電子デバイスを気密パッケージに封止収容して製品に搭載することが一般的に行なわれている。
以下、図4を用いて、従来の電子デバイスを封止収容する気密パッケージの構造を説明する。
図4は従来の気密パッケージの構造を示す概念図である。
図4において、13は半導体素子、15は半導体素子13を搭載するベース部、16は半導体素子13を収容する空間を形成するための側壁、17は半導体素子13と電気的に接続された外部端子、19は側壁16上面に固着されるキャップ、20は側壁16とキャップ19を封着する融着剤である。
半導体素子13はベース部15上に搭載さる。そして、半導体素子13の端子はベース部15の端子にワイヤボンディングされ、ベース部15の内部配線を介して外部端子17と電気的に接続されている。ベース部15の半導体素子13搭載領域の周囲には側壁16が形成されて半導体素子13を封止収容する空間が形成されている。側壁16の上部開口部にキャップ19が融着剤20によって封着され、ベース部15,側壁16およびキャップ19によって半導体素子13を気密封止する気密パッケージを成している(例えば、特許文献1参照)。
特開2002−246492号公報
しかしながら、従来の気密パッケージは、半導体素子の搭載領域の周囲に側壁を形成して封止収容する空間を形成するため、パッケージサイズが大きくなるという問題点があった。また、側壁を形成し、側壁とキャップを融着剤によって融着するために、製造プロセスが複雑化し、工数が大きくなるという問題点があった。
本発明の気密パッケージおよび気密パッケージの製造方法は、パッケージサイズを縮小化し、容易かつ小工数の製造プロセスを実現することを目的とする。
上記目的を達成するために、本発明の気密パッケージは、1または複数の電子デバイスを気密封止して収容する気密パッケージであって、前記電子デバイスを搭載領域に搭載するデバイス基板と、前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、前記搭載領域とで前記電子デバイスを収容可能なキャビティを成す凹部を備える蓋基板と、前記デバイス電極と対応して前記蓋基板に形成される貫通孔と、前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成されて前記デバイス基板の前記搭載領域および前記蓋基板の前記凹部とで前記電子デバイスを封止収容する酸化膜と、前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、前記基板電極に接して形成される実装電極とを有し、前記デバイス基板と前記蓋基板が前記酸化膜を介して接合され、前記デバイス基板がLiTaO であり、前記蓋基板が水晶であることを特徴とする。
また、本発明の気密パッケージは、1または複数の電子デバイスを気密封止して収容する気密パッケージであって、前記電子デバイスを搭載領域に搭載するデバイス基板と、前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、前記デバイス電極と対応する貫通孔を備える蓋基板と、前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成され膜厚が前記電子デバイス厚以上と成り、前記デバイス基板の前記搭載領域および前記蓋基板とで前記全ての電子デバイスを収容可能なキャビティを形成して前記電子デバイスを封止収容する酸化膜と、前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、前記基板電極に接して形成される実装電極とを有し、前記デバイス基板と前記蓋基板が接合されることを特徴とする。
また、本発明の気密パッケージは、1または複数の電子デバイスを気密封止して収容する気密パッケージであって、前記電子デバイスを搭載領域に搭載するデバイス基板と、前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、前記デバイス電極と対応する貫通孔を備える蓋基板と、前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成され膜厚が前記電子デバイス厚以上と成り、前記デバイス基板の前記搭載領域および前記蓋基板とで前記全ての電子デバイスを収容可能なキャビティを形成して前記電子デバイスを封止収容する酸化膜と、前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、前記基板電極に接して形成される実装電極とを有し、前記デバイス基板と前記蓋基板が接合され、前記デバイス基板がLiTaO であり、前記蓋基板が水晶であることを特徴とする。
また、本発明の気密パッケージは、1または複数の電子デバイスを気密封止して収容する気密パッケージであって、前記電子デバイスが収容可能な深さの凹部を備えるデバイス基板と、前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、前記デバイス基板の前記凹部とでキャビティを形成して前記電子デバイスを封止収容し、前記デバイス電極と対応する貫通孔を備える蓋基板と、前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、前記基板電極に接して形成される実装電極とを有し、前記デバイス基板と前記蓋基板が密着接合され、前記デバイス基板がLiTaO であり、前記蓋基板が水晶であることを特徴とする。
また、前記基板電極が金属のスパッタあるいは蒸着またはめっきにより形成される単層構造であっても良い
また、前記基板電極が金属のスパッタあるいは蒸着またはめっきにより形成される多層構造であっても良い
また、前記酸化膜がSiO膜であっても良い
また、前記貫通孔にテーパーを設けて前記デバイス電極と接触する開口部の大きさを前記デバイス電極の大きさより小さくしても良い
以上により、パッケージサイズを縮小化し、容易かつ小工数の製造プロセスを実現することができる。
以上のように、2つの基板により形成された空間に電子デバイスを封止収容することにより、気密パッケージのパッケージサイズを縮小化することができ、また、2つの基板を接合することで封止することができるため、製造プロセスを容易にし、工数を削減することができる。
本発明の気密パッケージは、酸化膜を介してデバイス基板と蓋基板とを接合することにより構成され、両基板の間に1または複数の電子デバイスを封止収容する空間と、デバイス基板に接続され、各電子デバイスの端子と電気的に接続された電極と、蓋基板に形成されて両基板の接合時に電極の一部を露出する貫通孔と、貫通孔に接する実装電極とを備える構成である。
このように、2つの基板により形成された空間に電子デバイスを封止収容することにより、気密パッケージのパッケージサイズを縮小化することができ、また、2つの基板を接合することで封止することができるため、製造プロセスを容易にし、工数を削減することができる。
以下本発明の実施の形態について、図面を参照しながら説明する。
(実施の形態1)
以下、図1を用いて、実施の形態1における気密パッケージの製造方法を説明しながら、その構成を説明する。
図1は本発明の実施の形態1における気密パッケ−ジの構造を示す断面図である。図1において、図4と同じ構成要素については同じ符号を用い、説明を省略する。
まず、LiTaO等で形成され、一方の基板と成るデバイス基板1を形成する。デバイス基板1には、電子デバイスとして1または複数の半導体素子13を搭載する搭載領域と、半導体素子13の電極とデバイス基板1内部の配線で接続されたデバイス電極5が形成されている。
次に、水晶等で形成され、もう一方の基板と成る蓋基板3を形成する。蓋基板3には、デバイス基板1との接合時にデバイス電極5と接合する位置に形成された貫通孔4と、デバイス基板1との接合時にデバイス基板1の搭載領域とで半導体素子13の封止収容領域となるキャビティ2を形成する凹部が形成されている。
次に、デバイス基板1の搭載領域に電子デバイスの例として1または複数の半導体素子13を搭載する。
次に、デバイス電極5の表面が露出する様に、デバイス基板1のキャビティ2となる領域以外の全面に酸化膜として、例えばSiO膜7を堆積する。
次に、デバイス電極5と貫通孔4を位置合わせしてデバイス基板1と蓋基板3を接合する。このようにして、蓋基板3の凹部,デバイス基板1の搭載領域およびSiO膜7でキャビティ2を気密封止することができる。ここで、あらかじめ、半導体素子13と蓋基板3の凹部が接触しないように凹部の深さを調整しておく。また、接合により、キャビティ2が確実に気密封止されるように、SiO膜7の膜厚等を調整しておく。さらに、貫通孔4にテーパーを設けてデバイス電極5と接触する開口部の大きさをデバイス電極5の大きさより小さくしておくことにより、貫通孔4からデバイス電極5がはみ出す構成となり、貫通孔4の開口部からSiO膜7が流出することを防ぐことができる。
最後に、貫通孔4の表面に金属スパッタ膜などの基板電極6を形成し、その上に金属めっきを施して突起電極等の実装電極8を形成する。この実装電極8により、容易にプリント基板に実装できる構造を実現する。
また、実装電極8の形成は、貫通孔4に形成した基板電極6に半田、Agペ−ストなどの導電性の材料を印刷法、ディスペンス法などで供給することにより形成することもできる。また、基板電極6は金属の蒸着やメッキにより形成することもできる。さらに、基板電極6は単層構造であっても、多層構造であってもかまわない。
このように、2つの基板に形成した空間に、酸化膜によって電子デバイスを封止収容することにより、側壁等により封止領域を新たに形成する必要がないため、気密パッケージのパッケージサイズを縮小化することができ、また、2つの基板を接合することにより封止することで、側壁等により封止領域を新たに形成する必要がないため、製造プロセスを容易にし、工数を削減することができる。
(実施の形態2)
次に、図2を用いて、実施の形態2における気密パッケージの構成を説明する。
図2は本発明の実施の形態2における気密パッケ−ジの構造を示す断面図である。図2において、図1と同じ構成要素については同じ符号を用い、説明を省略する。
図2に示すように、実施の形態2においても、実施の形態1と同様に、1または複数の半導体素子13を搭載したデバイス基板1と蓋基板3を接合することにより、半導体素子13をキャビティ2に気密封止する構成である。実施の形態1との相違点は、キャビティ2の構成である。実施の形態1では蓋基板3に凹部を形成してデバイス基板1の搭載領域と合わせてSiO膜7により気密密閉されるキャビティ2を形成していたが、本実施の形態では、蓋基板3に凹部を形成せず、搭載された全ての半導体素子13が蓋基板13に接合しないようにSiO膜7の膜圧を調整してデバイス基板1と蓋基板3接合することによりキャビティ2を形成し、SiO膜7により気密密閉されるキャビティ2に半導体素子13が搭載される構成である。
このように、2つの基板に形成した空間に、酸化膜によって電子デバイスを封止収容することにより、気密パッケージのパッケージサイズを縮小化することができ、また、2つの基板を接合することにより封止することができるため、製造プロセスを容易にし、工数を削減することができる。さらに、封止収容する領域を基板に凹部を形成することなく、酸化膜厚を調整することで封止収容するキャビティを形成することにより、より容易に気密パッケージを製造することができる。
(実施の形態3)
次に、図3を用いて、実施の形態3における気密パッケージの構成を説明する。
図3は本発明の実施の形態3における気密パッケ−ジの構造を示す断面図である。図3において、図1または図2と同じ構成要素については同じ符号を用い、説明を省略する。
図3に示すように、実施の形態1においても、実施の形態1と同様に、1または複数の半導体素子13を搭載したデバイス基板1と蓋基板3を接合することにより、半導体素子13をキャビティ2に気密封止する構成である。実施の形態1との相違点は、キャビティ2の構成である。実施の形態1では蓋基板3に凹部を形成してデバイス基板1の搭載領域と合わせてSiO膜7により気密密閉されるキャビティ2を形成していたが、本実施の形態では、蓋基板3に凹部を形成せず、デバイス基板1に凹部を形成してその凹部を搭載領域とし、搭載された全ての半導体素子13が蓋基板13に接合しないように凹部の深さを調整することによりキャビティ2を形成し、デバイス基板1と蓋基板3をSiO膜7を介して密着接合することにより気密密閉されるキャビティ2に半導体素子13が搭載される構成である。
このように、2つの基板に形成した空間に、電子デバイスを封止収容することにより、気密パッケージのパッケージサイズを縮小化することができ、また、2つの基板を接合することにより封止することができるため、製造プロセスを容易にし、工数を削減することができる。
本発明は、パッケージサイズを縮小化することができると共に、製造プロセスを容易にし、工数を削減することができ、半導体素子等の電子デバイスを気密封止して収容する気密パッケ−ジおよび気密パッケージの製造方法等に有用である。
本発明の実施の形態1における気密パッケ−ジの構造を示す断面図 本発明の実施の形態2における気密パッケ−ジの構造を示す断面図 本発明の実施の形態3における気密パッケ−ジの構造を示す断面図 従来の気密パッケージの構造を示す概念図
符号の説明
1 デバイス基板
2 キャビティ
3 蓋基板
4 貫通孔
5 デバイス電極
6 基板電極
7 SiO
8 実装電極
13 半導体素子
15 ベース部
16 側壁
17 外部端子
19 キャップ
20 融着剤

Claims (8)

  1. 1または複数の電子デバイスを気密封止して収容する気密パッケージであって、
    前記電子デバイスを搭載領域に搭載するデバイス基板と、
    前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、
    前記搭載領域とで前記電子デバイスを収容可能なキャビティを成す凹部を備える蓋基板と、
    前記デバイス電極と対応して前記蓋基板に形成される貫通孔と、
    前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成されて前記デバイス基板の前記搭載領域および前記蓋基板の前記凹部とで前記電子デバイスを封止収容する酸化膜と、
    前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、
    前記基板電極に接して形成される実装電極と
    を有し、前記デバイス基板と前記蓋基板が前記酸化膜を介して接合され、前記デバイス基板がLiTaO であり、前記蓋基板が水晶であることを特徴とする気密パッケージ。
  2. 1または複数の電子デバイスを気密封止して収容する気密パッケージであって、
    前記電子デバイスを搭載領域に搭載するデバイス基板と、
    前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、
    前記デバイス電極と対応する貫通孔を備える蓋基板と、
    前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成され膜厚が前記電子デバイス厚以上と成り、前記デバイス基板の前記搭載領域および前記蓋基板とで前記全ての電子デバイスを収容可能なキャビティを形成して前記電子デバイスを封止収容する酸化膜と、
    前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、
    前記基板電極に接して形成される実装電極と
    を有し、前記デバイス基板と前記蓋基板が接合されることを特徴とする気密パッケージ。
  3. 1または複数の電子デバイスを気密封止して収容する気密パッケージであって、
    前記電子デバイスを搭載領域に搭載するデバイス基板と、
    前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、
    前記デバイス電極と対応する貫通孔を備える蓋基板と、
    前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成され膜厚が前記電子デバイス厚以上と成り、前記デバイス基板の前記搭載領域および前記蓋基板とで前記全ての電子デバイスを収容可能なキャビティを形成して前記電子デバイスを封止収容する酸化膜と、
    前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、
    前記基板電極に接して形成される実装電極と
    を有し、前記デバイス基板と前記蓋基板が接合され、前記デバイス基板がLiTaO であり、前記蓋基板が水晶であることを特徴とする気密パッケージ。
  4. 1または複数の電子デバイスを気密封止して収容する気密パッケージであって、
    前記電子デバイスが収容可能な深さの凹部を備えるデバイス基板と、
    前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、
    前記デバイス基板の前記凹部とでキャビティを形成して前記電子デバイスを封止収容し、前記デバイス電極と対応する貫通孔を備える蓋基板と、
    前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、
    前記基板電極に接して形成される実装電極と
    を有し、前記デバイス基板と前記蓋基板が密着接合され、前記デバイス基板がLiTaO であり、前記蓋基板が水晶であることを特徴とする気密パッケージ。
  5. 前記基板電極が金属のスパッタあるいは蒸着またはめっきにより形成される単層構造であることを特徴とする請求項1請求項のいずれかに記載の気密パッケージ。
  6. 前記基板電極が金属のスパッタあるいは蒸着またはめっきにより形成される多層構造であることを特徴とする請求項1請求項のいずれかに記載の気密パッケージ。
  7. 前記酸化膜がSiO膜であることを特徴とする請求項1請求項のいずれかに記載の気密パッケージ。
  8. 前記貫通孔にテーパーを設けて前記デバイス電極と接触する開口部の大きさを前記デバイス電極の大きさより小さくすることを特徴とする請求項1請求項のいずれかに記載の気密パッケージ。
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* Cited by examiner, † Cited by third party
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US6514789B2 (en) * 1999-10-26 2003-02-04 Motorola, Inc. Component and method for manufacture
JP3772702B2 (ja) * 2001-07-23 2006-05-10 松下電器産業株式会社 弾性表面波装置の製造方法
US6929974B2 (en) * 2002-10-18 2005-08-16 Motorola, Inc. Feedthrough design and method for a hermetically sealed microdevice
KR100447851B1 (ko) * 2002-11-14 2004-09-08 삼성전자주식회사 반도체장치의 플립칩 방식 측면 접합 본딩 방법 및 이를이용한 mems 소자 패키지 및 패키지 방법
JP2004248243A (ja) * 2002-12-19 2004-09-02 Murata Mfg Co Ltd 電子部品およびその製造方法
US7045868B2 (en) * 2003-07-31 2006-05-16 Motorola, Inc. Wafer-level sealed microdevice having trench isolation and methods for making the same
JP2005125447A (ja) * 2003-10-23 2005-05-19 Hitachi Ltd 電子部品およびその製造方法
JP2006041201A (ja) * 2004-07-27 2006-02-09 Matsushita Electric Works Ltd 封止型電子部品及びその製造方法
JP2006173557A (ja) * 2004-11-22 2006-06-29 Toshiba Corp 中空型半導体装置とその製造方法
JP2006196619A (ja) * 2005-01-12 2006-07-27 Sanyo Electric Co Ltd 電子装置及びその製造方法
JP2006202974A (ja) * 2005-01-20 2006-08-03 Sanyo Electric Co Ltd 電子装置及びその製造方法
US7615406B2 (en) * 2005-01-28 2009-11-10 Panasonic Corporation Electronic device package manufacturing method and electronic device package
JP3938195B1 (ja) * 2005-12-22 2007-06-27 松下電工株式会社 ウェハレベルパッケージ構造体の製造方法

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