JP4866259B2 - 電子回路、スレーブ基板、及びデータ更新方法 - Google Patents

Description

本発明は、ゲーム装置などの各種装置に搭載されるウォッチドッグタイマ（ＷＤＴ）が実装された電子回路、スレーブ基板、及びデータ更新方法に関する。

ゲームセンターなどの遊技場に設置される業務用のゲーム装置には、動作や通信状態が正常であるかを自ら監視する制御ユニット（電子回路）が実装されている。このような動作の監視は、制御ユニット内のウォッチドッグタイマ（ＷＤＴ）によって行われることが多い（例えば特許文献１参照）。

ＷＤＴは、初期化指令（生存確認信号）を受信する度に初期化処理を行い、初期値のカウントダウンと初期化処理とを常に繰り返すと共に、０までカウントダウンした場合（初期値のカウントダウンまでに初期化指令を受信しなかった場合）に、リセット信号を出力して強制割込みやシステムリセットを行うことでＣＰＵの正常動作を監視・維持する回路である。

ところで、ゲーム装置には、装置を制御するプログラムが書き込まれるメモリ（フラッシュメモリ）が内蔵されたＲＯＭ内蔵ＣＰＵが搭載されている。ＲＯＭ内蔵ＣＰＵは、マスタ基板と接続されたスレーブ基板上に実装されている。

従来、ＲＯＭ内蔵ＣＰＵのメモリに記憶されるプログラムを更新する場合には、ジャンパやスイッチを人為的な操作により切り替えてＣＰＵを書込み（ＢＯＯＴ）モードにしたり、プログラムを書き込む際にＷＤＴによってリセットが掛からないように、ＷＤＴをハードウェア的に解除する作業が必要となっていた。
特開２００６−１１０１５０号公報

このように従来では、ＲＯＭ内蔵ＣＰＵに記憶させるプログラムを更新する場合には、ジャンパやスイッチなどに対する人為的な切り替え操作や、ＷＤＴをハードウェア的に解除する作業が必要であり手間がかかっていた。

また、ゲーム装置を生産する現場においては、出荷前に予めＲＯＭ内蔵ＣＰＵにプログラムを記憶させておく必要があるため、プログラムについては出荷予定日より前に開発を完了しておかなければならなかった。また、プログラムの変更（バージョンアップなど）により、異なるプログラムがＲＯＭ内蔵ＣＰＵに記憶されて出荷される場合には、ＲＯＭ内蔵ＣＰＵが実装されたスレーブ基板がハードウェアとしては同一の構成であったとしても、プログラムの違いにより異なるスレーブ基板（ＲＯＭ内蔵ＣＰＵ）として個別に管理しなければならなかった。

本発明は前述した事情に考慮してなされたもので、その目的は、スレーブ基板に実装されたメモリへのプログラムの記録及びスレーブ基板の管理を容易にすることが可能な電子回路、スレーブ基板、及びデータ更新方法を提供することにある。

本発明は、マスタ基板と、前記マスタ基板とデータを送受信する通信線を介して接続されたスレーブ基板と、前記マスタ基板から前記スレーブ基板に対して、データ書き込みを指示する書込み制御信号を送信するための書込み制御線とを含む電子回路であって、前記マスタ基板は、前記書込み制御線から書込み制御信号を送信してから一定時間経過した後にデータの送信を開始し、前記スレーブ基板は、前記書込み制御線からの書込み制御信号が受信された場合に、前記マスタ基板から受信されるデータに応じてクリア信号を出力するクリア信号出力手段と、前記クリア信号出力手段から出力されるクリア信号が一定時間内に入力されない場合にリセット信号を出力するウォッチドッグタイマと、前記書込み制御線からの書込み制御信号が受信され、前記ウォッチドッグタイマからリセット信号が入力された後に、前記通信線を介して受信されるデータを内蔵されたメモリに記憶させるユニットとを有することを特徴とする。

本発明によれば、マスタ基板と通信線を介して接続されたスレーブ基板に対して、通信線により送信されるデータ（プログラム）を書込み制御信号により制御して記憶させることができるので、スレーブ基板に実装されたメモリへのプログラムの記録を人為的な切り替え操作や作業をすることなく容易に実行することができる。また、スレーブ基板に記憶されたプログラムをマスタ基板により更新することができるので、スレーブ基板に記憶されたプログラムのバージョンの違いなどを管理する必要もなくなる。

以下、図面を参照して本発明の実施の形態について説明する。
図１は、本実施形態における電子回路の構成を示すブロック図である。図１に示す電子回路は、例えばゲーム装置に実装されるもので、マスタ基板１とスレーブ基板２とが通信線を介して接続されている。マスタ基板１とスレーブ基板２とを接続する接続線としては、例えばＲＳ２３２、ＲＳ４８５、ＲＳ４２２…などの規格に従うケーブルを使用することができる。通信線には、マスタ基板１からスレーブ基板２への書き込みデータを送信する通信線Ｓ１と、スレーブ基板２（ＲＯＭ内蔵ＣＰＵ５）からマスタ基板１への書き込みデータを送信する通信線Ｓ２が含まれている。

さらに、本実施形態における電子回路では、マスタ基板１とスレーブ基板２とが書込み制御線Ｓ３により接続される。書込み制御線Ｓ３は、マスタ基板１から通信線Ｓ１を介して送信されるデータ（プログラム）をスレーブ基板２（ＲＯＭ内蔵ＣＰＵ５）に書き込む制御のための書込み制御信号が送信される。

マスタ基板１には、マスタＲＯＭ１ａが設けられており、スレーブ基板２に書き込むプログラムが記憶される。マスタ基板１は、データ更新プログラムを実行することにより、マスタＲＯＭ１ａに記憶されたプログラムをスレーブ基板２（ＲＯＭ内蔵ＣＰＵ５）に書き込む処理を実行する。

スレーブ基板２には、ＷＤＴクリア信号用セレクタ３、ウォッチドッグタイマ（ＷＤＴ）４、及びＲＯＭ内蔵ＣＰＵ５が実装されている。

ＷＤＴクリア信号用セレクタ３は、ＷＤＴ４に対してクリア信号（初期化指令）を出力するもので、ＲＯＭ内蔵ＣＰＵ５に設けられたＣＰＵポートからの信号を入力する第１の入力端子（ＩＮ Ａ）と、マスタ基板通信線Ｓ１からのデータを入力する第２の入力端子（ＩＮ Ｂ）と、書込み制御線Ｓ３からの書込み制御信号を入力する切り替え端子とが設けられている。ＷＤＴクリア信号用セレクタ３は、通常では、第１の入力端子(Ａ）側に入力を切り替えており、ＲＯＭ内蔵ＣＰＵ５のＣＰＵポートから出力される信号が入力されている場合にクリア信号を出力する。また、ＷＤＴクリア信号用セレクタ３は、切り替え端子に書込み制御信号が入力された場合には、第２の入力端子（Ｂ）側に入力を切り替えており、通信線Ｓ１によりデータが送信されている場合にクリア信号を出力する。

ＷＤＴ４は、一定時間内にＷＤＴクリア信号用セレクタ３からクリア信号が入力されない場合に、ＲＯＭ内蔵ＣＰＵ５に対してリセット信号を出力する。

ＲＯＭ内蔵ＣＰＵ５は、スレーブ基板２を制御するもので、内蔵ＲＯＭ６が実装されている。内蔵ＲＯＭ６は、例えばフラッシュメモリ（フラッシュＲＯＭ）であり、マスタ基板１によりプログラムが書き込まれる。ＲＯＭ内蔵ＣＰＵ５は、ＷＤＴ４から入力されるリセット信号に応じてハードウェアリセットを実行する。また、ＲＯＭ内蔵ＣＰＵ５は、マスタ基板１と書込み制御線Ｓ３を介して接続されており、書込み制御信号を受信した場合に、書込み用受信データ入力端子を介して入力されるデータ（プログラム）を内蔵ＲＯＭ６に書込む書込みモードに移行する。

次に、本実施形態の電子回路におけるプログラムの書き込み動作について、図２に示すフローチャートを参照しながら説明する。
図２（ａ）は、マスタ基板１におけるデータ更新処理を説明するためのフローチャート、図２（ｂ）は、スレーブ基板２のＷＤＴクリア信号用セレクタ３の動作を説明するためのフローチャート、図２（ｃ）は、スレーブ基板２のＲＯＭ内蔵ＣＰＵ５におけるデータ更新処理を説明するためのフローチャートである。

マスタ基板１のマスタＲＯＭ１ａには、スレーブ基板２に書き込むデータ（プログラム）が予め記憶されているものとする。マスタ基板１は、スレーブ基板２へプログラムを書き込むための処理を実行するプログラムを起動する。

まず、マスタ基板１は、書込みデータの送信に先立ち、スレーブ基板２のＲＯＭ内蔵ＣＰＵ５を書込みモードに移行させるために、書込み制御線Ｓ３を介して書込み制御信号を送信する（ステップＡ１）。

スレーブ基板２のＷＤＴクリア信号用セレクタ３は、書込み制御線Ｓ３に書込み制御信号が送信されると、切り替え端子から書込み制御信号が入力される（ステップＢ１、Ｙｅｓ）。ＷＤＴクリア信号用セレクタ３は、書込み制御信号の入力に応じて、マスタ基板通信線Ｓ１からのデータを入力する第２の入力端子（ＩＮ Ｂ）側に入力を切り替える（ステップＢ２）。

一方、マスタ基板１は、書込み制御信号を送信してから直ぐに書込みデータの送信を開始しないで一定時間待ち状態となる（ステップＡ２）。このため、ＷＤＴクリア信号用セレクタ３は、マスタ基板通信線Ｓ１に入力を切り替えた後、一定時間、通信線Ｓ１からの入力がない状態となる。従って、ＷＤＴクリア信号用セレクタ３は、ＷＤＴ４に対するクリア信号の出力を停止する。

ＷＤＴ４は、ＷＤＴクリア信号用セレクタ３から一定時間内にクリア信号が入力されないことにより、ＲＯＭ内蔵ＣＰＵ５に対してリセット信号を出力する。

ＲＯＭ内蔵ＣＰＵ５は、書込み制御線Ｓ３から書込み制御信号が受信され（ステップＣ１）、ＷＤＴ４からリセット信号が入力されると（ステップＣ２、Ｙｅｓ）書込みモードに移行する（ステップＣ３）。

マスタ基板１は、一定時間待った後、マスタＲＯＭ１ａに記憶された書込みデータ（プログラム）の送信を開始する（ステップＡ３）。ＷＤＴクリア信号用セレクタ３は、通信線Ｓ１によるデータの送信が開始されることにより、第２の入力端子（ＩＮ Ｂ）から信号が入力される（ステップＢ３、Ｙｅｓ）。従って、ＷＤＴクリア信号用セレクタ３は、ＷＤＴ４に対してクリア信号を出力して（ステップＢ４）、ＷＤＴ４からリセット信号が出力されないようにすることができる。すなわち、通信線Ｓ１によりデータが送信されている間は、ＲＯＭ内蔵ＣＰＵ５にリセットが掛からないようにすることができる。

ＲＯＭ内蔵ＣＰＵ５は、書込みモードに移行した後、通信線Ｓ１を介して受信される書込みデータ（プログラム）を内蔵ＲＯＭ６に書き込んでいく（ステップＣ４，Ｃ５）。

マスタ基板１は、データ送信が完了すると（ステップＡ４、Ｙｅｓ）、スレーブ基板２の書込みモードを解除するために書込み制御信号の出力を停止する（ステップＡ５）。スレーブ基板２のＷＤＴクリア信号用セレクタ３は、書込み制御信号の入力がなくなると、ＲＯＭ内蔵ＣＰＵ５のＣＰＵポートからの信号を入力する第１の入力端子（ＩＮ Ａ）側に入力を切り替える（ステップＢ５、Ｙｅｓ）。

ＲＯＭ内蔵ＣＰＵ５は、通信線Ｓ１を介した書込みデータの受信が終了すると書込みを完了する（ステップＣ６）。ＷＤＴクリア信号用セレクタ３は、第１の入力端子（ＩＮ Ａ）側に入力が切り替えられることによりクリア信号の出力を停止する。このためＷＤＴ４は、一定時間内にクリア信号が入力されないことからＲＯＭ内蔵ＣＰＵ５に対してリセット信号を出力する。

ＲＯＭ内蔵ＣＰＵ５は、リセット信号を入力すると（ステップＣ７、Ｙｅｓ）、書込みモードから通常モードに切り替えて、動作を開始する（ステップＣ８）。ＲＯＭ内蔵ＣＰＵ５は、マスタ基板１によって内蔵ＲＯＭ６に書き込まれたプログラムに従う動作を実行可能となる。

このようにして、本実施形態における電子回路では、マスタ基板１から通信線Ｓ１と書込み制御線Ｓ３を利用して、スレーブ基板２のＲＯＭ内蔵ＣＰＵ５に対してプログラムを書き込むことができる。従って、マスタ基板１とスレーブ基板２が実装された例えばゲーム装置が出荷された後であっても、スレーブ基板２に記憶されるプログラムの更新を容易に実行することができる。また、ゲーム装置を出荷する前にプログラムの開発を完了しなくても良いため、プログラム開発の負担を軽減することができる。

スレーブ基板２（ＲＯＭ内蔵ＣＰＵ５）に記憶されるプログラムをマスタ基板１側で保管、更新することができるので、スレーブ基板２で使用されるプログラム（バージョンの違いなど）を別途管理しておく必要がなく負担を軽減できる。

本実施形態における電子回路では、スレーブ基板２のＷＤＴ４を書込み制御信号によりマスタ基板１から制御し、ＲＯＭ内蔵ＣＰＵ５のハードウェアリセットを実行させることができる。従って、スレーブ基板２にモード切り替え用のジャンパやスイッチ、あるいはＷＤＴ４をハードウェア的に解除するための構成が不要となる。このため、量産時のスレーブ基板だけでなく、開発中のスレーブ基板についてもスイッチやジャンパが設けられていない同一構成のスレーブ基板２とすることができる。

次に、１つのマスタ基板に対して、複数のスレーブ基板が接続される構成の電子回路例について図３を参照しながら説明する。
図３に示す電子回路は、例えば遊技場に設置される業務用のゲーム装置に搭載される。このゲーム装置は、同時に複数のプレイヤがゲームをすることが可能な比較的大型のもので、各プレイヤがプレイする装置筐体別にスレーブ基板が実装され、この複数のスレーブ基板がマスタ基板によって制御される。

図３に示す電子回路において、メイン部１０には、マスタ基板２０、複数のターミナル部１２−１，１２−２，…，１２−ｎ、ハブ２４とが含まれる。

マスタ基板２０は、複数のスレーブ基板２２−１，２２−２，…，２２−ｍと、それぞれに対応する通信線Ｓ１，Ｓ２と書込み制御線Ｓ３とにより相互に接続されている。マスタ基板２０は、図１を用いて説明したように、スレーブ基板２２−１，２２−２，…，２２−ｍのそれぞれに対して、個別にプログラム（データ）の書込みを実行する。スレーブ基板２２−１，２２−２，…，２２−ｍは、マスタ基板２０から受信されるプログラムを、それぞれに実装された内蔵ＲＯＭ２２ａ−１，２２ａ−２，…，２２ａ−ｍに記憶させる。

マスタ基板２０は、ハブ２４を介して、複数のターミナル部１２−１，１２−２，…，１２−ｎが接続されている。図３に示すように、ターミナル部１２−１には、マスタ基板３０と複数のスレーブ基板３２−１，…，３２−ｋが設けられている。マスタ基板３０は、ハブ２４を介してメイン部１０のマスタ基板２０と接続される。

ターミナル部１２−１において、マスタ基板３０は、複数のスレーブ基板３２−１，…，３２−ｋと、それぞれに対応する通信線Ｓ１，Ｓ２と書込み制御線Ｓ３とにより相互に接続されている。マスタ基板３０は、図１を用いて説明したように、スレーブ基板３２−１，…，３２−ｋのそれぞれに対して、個別にプログラム（データ）の書込みを実行する。スレーブ基板３２−１，…，３２−ｋは、マスタ基板３０から受信されるプログラムを、それぞれに実装された内蔵ＲＯＭ３２ａ−１，…，３２ａ−ｋに記憶させる。

なお、ターミナル部１２−２，…，１２−ｎにおいても、ターミナル部１２−１と同様にして、１枚のマスタ基板に複数のスレーブ基板が接続されて構成され、前述と同様にしてマスタ基板から複数のスレーブ基板のそれぞれに対してプログラムの書込みを実行するものとする。

なお、前述したように、メイン部１０、ターミナル部１２−１，１２−２，…，１２−ｎのそれぞれにおいて、個別に複数のスレーブ基板についてプログラムの書込みを実行しても良いが、メイン部１０のマスタ基板２０から各ターミナル部１２−１，１２−２，…，１２−ｎのマスタ基板３０を制御して、メイン部１０及びターミナル部１２−１，１２−２，…，１２−ｎに実装される複数のスレーブ基板のプログラムの更新を実行するようにしても良い。

このようにして、本実施形態における電子回路では、１枚のマスタ基板により複数のスレーブ基板のプログラムを更新することができる。マスタ基板は、各スレーブ基板に対して、個別にプログラムの更新が可能なので、スレーブ基板別に異なるプログラムにより更新することも可能となる。

なお、前述した説明では、ゲーム装置に実装される電子回路（マスタ基板、スレーブ基板）を例にして説明しているが、その他の装置に実装される電子回路に適用することも勿論可能である。また、スレーブ基板２のＲＯＭ内蔵ＣＰＵ５に記憶されるプログラムを更新するだけでなく、各種のデータの書き換えを実行することも可能である。また、ＲＯＭ内蔵ＣＰＵ５に実装された内蔵ＲＯＭ６に記録されるプログラムやデータを更新するだけでなく、スレーブ基板２に実装された他のメモリに記録されるプログラムやデータを更新する場合に適用可能である。

また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本実施形態における電子回路の構成を示すブロック図。 本実施形態の電子回路におけるプログラムの書き込み動作について説明するためのフローチャート。 １つのマスタ基板に対して、複数のスレーブ基板が接続される構成の電子回路例について示すブロック図。

符号の説明

１…マスタ基板、１ａ…マスタＲＯＭ、２…スレーブ基板、３…ＷＤＴクリア信号用セレクタ、４…ＷＤＴ、５…ＲＯＭ内蔵ＣＰＵ、６…内蔵ＲＯＭ、１０…メイン部、１２−１，１２−２，…，１２−ｎ…ターミナル部、２０…マスタ基板、２２−１，２２−２，…，２２−ｍ…スレーブ基板、２２ａ−１，２２ａ−２，…，２２ａ−ｍ…内蔵ＲＯＭ、３０…マスタ基板、３２−１，…，３２−ｋ…スレーブ基板、３２ａ−１，…，３２ａ−ｋ…内蔵ＲＯＭ。

Claims (4)

1. マスタ基板と、
   前記マスタ基板とデータを送受信する通信線を介して接続されたスレーブ基板と、
   前記マスタ基板から前記スレーブ基板に対して、データ書き込みを指示する書込み制御信号を送信するための書込み制御線とを含む電子回路であって、
   前記マスタ基板は、前記書込み制御線から書込み制御信号を送信してから一定時間経過した後にデータの送信を開始し、
   前記スレーブ基板は、
   前記書込み制御線からの書込み制御信号が受信された場合に、前記マスタ基板から受信されるデータに応じてクリア信号を出力するクリア信号出力手段と、
   前記クリア信号出力手段から出力されるクリア信号が一定時間内に入力されない場合にリセット信号を出力するウォッチドッグタイマと、
   前記書込み制御線からの書込み制御信号が受信され、前記ウォッチドッグタイマからリセット信号が入力された後に、前記通信線を介して受信されるデータを内蔵されたメモリに記憶させるユニットとを有することを特徴とする電子回路。
2. マスタ基板と接続された書込み制御線からの書込み制御信号が受信された場合に、前記マスタ基板から通信線を介して受信されるデータに応じてクリア信号を出力するクリア信号出力手段と、
   前記クリア信号出力手段から出力されるクリア信号が一定時間内に入力されない場合にリセット信号を出力するウォッチドッグタイマと、
   前記書込み制御線からの書込み制御信号が受信され、前記ウォッチドッグタイマからリセット信号が入力された後に、前記通信線を介して受信されるデータを内蔵されたメモリに記憶させるユニットとを具備したことを特徴とするスレーブ基板。
3. マスタ基板と、
   前記マスタ基板とデータを送受信する第１の通信線を介して接続された第１のスレーブ基板と、
   前記マスタ基板とデータを送受信する第２の通信線を介して接続された第２のスレーブ基板と、
   前記マスタ基板から前記第１のスレーブ基板に対して、データ書き込みを指示する書込み制御信号を送信するための第１の書込み制御線と、
   前記マスタ基板から前記第２のスレーブ基板に対して、データ書き込みを指示する書込み制御信号を送信するための第２の書込み制御線とを含む電子回路であって、
   前記第１のスレーブ基板は、
   前記第１の書込み制御線からの書込み制御信号が受信された場合に、前記マスタ基板から受信されるデータに応じてクリア信号を出力する第１のクリア信号出力手段と、
   前記第１のクリア信号出力手段から出力されるクリア信号が一定時間内に入力されない場合にリセット信号を出力する第１のウォッチドッグタイマと、
   前記第１の書込み制御線からの書込み制御信号が受信され、前記第１のウォッチドッグタイマからリセット信号が入力された後に、前記第１の通信線を介して受信されるデータを内蔵された第１のメモリに記憶させる第１のユニットを有し、
   前記第２のスレーブ基板は、
   前記第２の書込み制御線からの書込み制御信号が受信された場合に、前記マスタ基板から受信されるデータに応じてクリア信号を出力する第２のクリア信号出力手段と、
   前記第２のクリア信号出力手段から出力されるクリア信号が一定時間内に入力されない場合にリセット信号を出力する第２のウォッチドッグタイマと、
   前記第２の書込み制御線からの書込み制御信号が受信され、前記第２のウォッチドッグタイマからリセット信号が入力された後に、前記第２の通信線を介して受信されるデータを内蔵された第２のメモリに記憶させる第２のユニットを有したことを特徴とする電子回路。
4. マスタ基板と、
   前記マスタ基板とデータを送受信する通信線を介して接続されたスレーブ基板と、
   前記マスタ基板から前記スレーブ基板に対して、データ書き込みを指示する書込み制御信号を送信するための書込み制御線とを含む電子回路におけるデータ更新方法であって、
   前記マスタ基板は、前記書込み制御線から書込み制御信号を送信してから一定時間経過した後にデータの送信を開始し、
   前記スレーブ基板は、
   前記書込み制御線からの書込み制御信号が受信された場合に、前記マスタ基板から受信されるデータに応じてクリア信号出力手段によりクリア信号を出力し、
   前記クリア信号出力手段から出力されるクリア信号が一定時間内に入力されない場合にリセット信号をウォッチドッグタイマから出力し、
   前記書込み制御線からの書込み制御信号が受信され、前記ウォッチドッグタイマからリセット信号がユニットに入力された後に、前記通信線を介して受信されるデータを前記ユニットに内蔵されたメモリに記憶させることを特徴とするデータ更新方法。

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