JP4849048B2 - オフ保持回路 - Google Patents

Description

本発明は、例えばパワーＭＯＳトランジスタのオフ時に、このパワーＭＯＳトランジスタのゲート電位を強制的にグランド電位に固定するオフ保持回路に関する。

従来、例えば特許文献１に記載の技術のように、直流電源に直列に接続された一対のスイッチング素子の一方をオンさせるとともに他方をオフさせて、各スイッチング素子の接続点に接続された電気負荷への通電経路を切り換えることで、電気負荷の通電切換回路が知られている。この技術では、一対のスイッチング素子が同時にオンされることで生じる貫通電流の発生が抑制されている。

ところで、インバータ用パワーＭＯＳトランジスタのオフ時に、このパワーＭＯＳトランジスタのゲート電位を強制的にグランド電位に固定するオフ保持回路が知られている。以下、図７及び８を参照して、従来一般に知られたオフ保持回路について説明する。

図７に示すように、従来のオフ保持回路１０１は、入力信号ＩＮが入力されるＩＮ端子１０２と、例えばインバータ駆動用のＩＧＢＴ２００のゲート電極に接続されて、このＩＧＢＴ２００のオンオフを制御するための第１出力信号ＯＵＴ１が出力されるＧＶ端子１０３と、ＩＧＢＴ２００のゲート電極にドレイン電極が接続された例えばＰチャンネルＭＯＳトランジスタ（以下、単にＭＯＳトランジスタと記載する）３００のゲート電極に接続されて、このＭＯＳトランジスタ３００のオンオフを制御するための第２出力信号ＯＵＴ２が出力されるＯＦＫ端子１０４とを備える。

また、図７に示すように、オフ保持回路１０１は、シュミットトリガインバータ（以下、単にインバータと記載する）１１０と、第１駆動部１２０と、第２駆動部１３０とを備える。

このうち、インバータ１１０は、その前段に上記ＩＮ端子１０２が接続されて、このＩＮ端子１０２から入力信号ＩＮを取り込むとともに、その後段に第１駆動部１２０及び第２駆動部１３０がそれぞれ接続されて、これら第１駆動部１２０及び第２駆動部１３０に対し出力信号を出力する。ちなみに、インバータ１１０は、入力信号ＩＮの立ち上がり時における閾値（例えば「２．８Ｖ」）が入力信号ＩＮの立ち下がり時における閾値（例えば「２．２Ｖ」）よりも高く設定されている。そのため、インバータ１１０は、入力信号ＩＮの電圧レベルの立ち上がり時において、電圧レベルが「２．８Ｖ」に達するまで、論理Ｌレベルに対応する電圧レベルにて出力信号を出力する一方、電圧レベルが「２．８Ｖ」を上回ると、論理Ｈレベルに対応する電圧レベルにて出力信号を出力する。同様に、インバータ１１０は、入力信号ＩＮの電圧レベルの立ち下がり時において、電圧レベルが「２．２Ｖ」に達するまで、論理Ｈレベルに対応する電圧レベルにて出力信号を出力する一方、電圧レベルが「２．２Ｖ」を下回ると、論理Ｌレベルに対応する電圧レベルにて出力信号を出力する。

また、第１駆動部１２０は、その前段に上記インバータ１１０が接続されて、このインバータ１１０の上記出力信号を取り込むとともに、その後段にＧＶ端子１０３（ひいてはＩＧＢＴ２００のゲート電極）及び第２駆動部１３０がそれぞれ接続されて、ＧＶ端子１０３及び第２駆動部１３０に対し第１出力信号ＯＵＴ１を生成出力する。詳しくは、第１駆動部１２０は、インバータ１１０から取り込んだ上記出力信号が論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルへ変化すると、上限電圧値まで電圧レベルが一定割合で上昇するような第１出力信号ＯＵＴ１を生成し、ＧＶ端子１０３及び第２駆動部１３０に対し出力する。そして、第１出力信号ＯＵＴ１の電圧レベルが上限電圧値に達したところでＩＧＢＴ２００は完全にオンとされる。一方、第１駆動部１２０は、インバータ１１０から取り込んだ上記出力信号が論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルへの変化すると、下限電圧値まで電圧レベルが一定割合で低下するような第１出力信号ＯＵＴ１を生成し、ＧＶ端子１０３及び第２駆動部１３０に対して出力する。そして、第１出力信号ＯＵＴ１の電圧レベルが下限電圧値に達したところでＩＧＢＴ２００は完全にオフとされる。なお、第１出力信号ＯＵＴ１の電圧レベルの変化開始条件が成立してから、第１出力信号ＯＵＴ１の電圧レベルが実際に変化開始するまでに、所定時間（後述の図８（ｂ）中、時刻ｔ３０２〜時刻ｔ３０５の間）だけ遅延が生じる。

また、第２駆動部１３０は、その前段に上記インバータ１１０及び上記第１駆動部１２０がそれぞれ接続されて、インバータ１１０の上記出力信号及び上記第１出力信号ＯＵＴ１をそれぞれ取り込むとともに、その後段にＯＦＫ端子１０４（ひいてはＭＯＳトランジスタ３００のゲート電極）が接続され、ＭＯＳトランジスタ３００に対し第２出力信号ＯＵＴ２を生成出力する。詳しくは、第２駆動部１３０は、インバータ１１０から取り込んだ上記出力信号が論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルへ変化すると、下限電圧値まで電圧レベルが一定割合で低下するような第２出力信号ＯＵＴ２を生成し、ＯＦＫ端子１０４に対し出力する。そして、第２出力信号ＯＵＴ２の電圧レベルが下限電圧値に達したところでＭＯＳトランジスタ３００は完全にオフとされる。一方、第２駆動部１３０は、インバータ１１０から取り込んだ上記出力信号が論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルへ変化し、且つ、第１駆動部１２０から取り込んだ上記第１出力信号ＯＵＴ１に、例えば閾値「３．３Ｖ」を下回る変化を検出すると、上限電圧値まで電圧レベルが一定割合で上昇するような第２出力信号ＯＵＴ２を生成し、ＯＦＫ端子１０４に対し出力する。なお、第２出力信号ＯＵＴ２の電圧レベルの変化開始条件が成立してから、第２出力信号ＯＵＴ２の電圧レベルが実際に変化開始するまでに、所定時間（後述の図８（ｃ）中、時刻ｔ３０２〜時刻ｔ３０４の間）だけ遅延が生じる。

以上のように構成された、従来のオフ保持回路１０１の動作例を図８を併せ参照しつつ説明する。この図８（ａ）に示すような入力信号ＩＮがオフ保持回路１０１のＩＮ端子１０２に入力されていたとする。すなわち、図８（ａ）に示すように、入力信号ＩＮは、当初、ＩＮ端子１０２に上限電圧値にて入力されていたとする。そして、入力信号ＩＮは、例えば時刻ｔ３０１において上限電圧値から一定割合にて低下開始し、例えば時刻ｔ３０２において上記閾値「２．２Ｖ」を下回り、例えば時刻ｔ３０３において下限電圧値に到達し、その後、下限電圧値を維持する。また、入力信号ＩＮは、例えば時刻ｔ３０７において下限電圧値から一定割合にて上昇開始し、例えば時刻ｔ３０８において上記閾値「２．８Ｖ」を上回り、例えば時刻ｔ３１０において上限電圧値に到達し、その後、上限電圧値を維持する。

入力信号ＩＮがこのように推移すると、第１駆動部１２０にて生成される第１出力信号ＯＵＴ１は、図８（ｂ）に示すように推移することとなる。詳しくは、入力信号ＩＮの電圧レベルが例えば時刻ｔ３０２において上記閾値「２．２Ｖ」を下回ると、インバータ１１０の出力信号が論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化するため、第１駆動部１２０はその旨を検出する。その旨を検出すると、第１駆動部１２０は、その検出時から所定時間経過した例えば時刻ｔ３０５において第１出力信号ＯＵＴ１の電圧レベルを一定割合にて上昇開始する。そして、第１出力信号ＯＵＴ１の電圧レベルが上限電圧値に到達した例えば時刻ｔ３０６において、ＩＧＢＴ２００が完全にオンとされる（時刻ｔ３０５〜時刻ｔ３０６間は、ＩＧＢＴ２００のオフからオンへの移行期間）。また、入力信号ＩＮの電圧レベルが例えば時刻ｔ３０８において上記閾値「２．８Ｖ」を上回ると、インバータ１１０の出力信号が論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに変化するため、第１駆動部１２０はその旨を検出する。その旨を検出すると、第１駆動部１２０は、その検出時から所定時間経過した例えば時刻ｔ３０９において第１出力信号ＯＵＴ１の電圧レベルを一定割合にて低下開始する。そして、第１出力信号ＯＵＴ１の電圧レベルが下限電圧値に到達した例えば時刻ｔ３１２において、ＩＧＢＴ２００が完全にオフとされる（時刻ｔ３０９〜時刻ｔ３１２の間は、ＩＧＢＴ２００のオンからオフへの移行期間）。

一方、入力信号ＩＮが上述のように推移すると、第２駆動部１３０にて生成される第２出力信号ＯＵＴ２は、図８（ｃ）に示すように推移することとなる。詳しくは、第２駆動部１３０は、入力信号ＩＮの電圧レベルが例えば時刻ｔ３０２において上記閾値「２．２Ｖ」を下回ると、インバータ１１０の出力信号が論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化するため、第２駆動部１３０はその旨を検出する。その旨を検出すると、第２駆動部１３０は、その検出時から所定時間経過した例えば時刻ｔ３０３において第２出力信号ＯＵＴ２の電圧レベルを一定割合にて低下開始する。そして、第２出力信号ＯＵＴ２の電圧レベルが下限電圧値に到達した例えば時刻ｔ３０４において、ＭＯＳトランジスタ３００が完全にオフとされる（時刻ｔ３０３〜時刻ｔ３０４の間は、ＭＯＳトランジスタ３００のオンからオフへの移行期間）。また、第２駆動部１３０は、例えば時刻ｔ３０８において入力信号ＩＮが上記閾値「２．８Ｖ」を上回ると、インバータ１１０の出力信号は、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに変化するため、第２駆動部１３０はその旨を検出する。さらに、第２駆動部１３０は、例えば時刻ｔ３１１において第１出力信号ＯＵＴ１が上記閾値「３．３Ｖ」を下回ることを検出すると、その検出時から所定時間経過した例えば時刻ｔ３１２において第２出力信号ＯＵＴ２の電圧レベルを一定割合にて上昇開始する。そして、第２出力信号ＯＵＴ２の電圧レベルが上限電圧値に到達した例えば時刻ｔ３１３において、ＭＯＳトランジスタ３００がオンとされる（時刻ｔ３１２から時刻ｔ３１３の間は、ＭＯＳトランジスタ３００のオフからオンへの移行期間）。

これにより、ＩＧＢＴ２００がオフからオンへ移行開始する（時刻ｔ３０５）前に、ＭＯＳトランジスタ３００が完全にオフとされており（時刻ｔ３０４）、ＩＧＢＴ２００が完全にオフとされた（時刻ｔ３１２）直後に、ＭＯＳトランジスタ３００が完全にオンとされる（時刻ｔ３１３）ようになる。そのため、ＩＧＢＴ２００及びＭＯＳトランジスタ３００が同時にオンとされると発生する、電流の貫通現象の発生は抑制されている。ちなみに、そうした貫通電流は、経路「ＧＶ端子１０３→ＭＯＳトランジスタ３００のドレイン電極→ＭＯＳトランジスタ３００のソース電極→ＧＮＤ」をたどって流れることになる。
特開平１０−５６７９６号公報

ところで、上記従来のオフ保持回路では、第２駆動部１３０が第２出力信号ＯＵＴ２を低下開始する条件（ＭＯＳトランジスタ３００をオフにしようとする条件）は、第１駆動部１２０が第１出力信号ＯＵＴ１を上昇開始する条件（ＩＧＢＴ２００をオンにしようとする条件）と同一条件であった。そのため、図８に示すように、ＩＧＢＴ２００及びＭＯＳトランジスタ３００が共に完全にオフとされる期間であるデッドタイムは、これら第１駆動部１２０及び第２駆動部１３０の遅延時間の差となり、時刻ｔ３０４から時刻ｔ３０５までの期間（例えば「１００ナノ秒」）と短い。このようにデッドタイムが短いと、例えば電源の駆動タイミングがずれて、第１駆動部１２０の遅延時間が僅かに短くなったり、逆に第２駆動部１３０の遅延時間が僅かに長くなったりするなど、遅延時間が僅かにぶれるだけで、ＩＧＢＴ２００及びＭＯＳトランジスタ３００が共にオンとされてしまい、上記貫通電流が発生することが懸念される。

本発明は、上記実情に鑑みてなされたものであって、その目的は、貫通電流が発生することをより低減することのできるオフ保持回路を提供することにある。

こうした目的を達成するため、請求項１に記載の発明では、第１トランジスタをオンオフ制御するための第１出力信号を、入力端子に入力される入力信号に基づいて生成するとともに、第１トランジスタのゲート端子に接続された第１出力端子を介して第１出力信号を出力する第１駆動部と、第１トランジスタのオフ時にこの第１トランジスタのゲート端子に印加されている電圧レベルを第１トランジスタがオフとなる電圧レベルに固定する第２トランジスタをオンオフ制御するための第２出力信号を、前記入力端子に入力される入力信号に基づいて生成するとともに、第２トランジスタのゲート端子に接続された第２出力端子を介して第２出力信号を出力する第２駆動部とを備え、第１トランジスタをオンとする前に第２トランジスタをオフとする一方、第１トランジスタをオフとした後に第２トランジスタをオンとするオフ保持回路として、第１駆動部は、第１トランジスタをオフとする電圧レベルから第１トランジスタをオンとする電圧レベルへ前記入力信号が変化する際に第１閾値を横切るとき、第１トランジスタをオンとする第１出力信号を生成出力するとともに、第２駆動部は、第１トランジスタをオフとする電圧レベルから第１トランジスタをオンとする電圧レベルへ前記入力信号が変化する際に、第１トランジスタをオフとする電圧レベルに第１閾値よりも近い第２閾値を横切るとき、第２トランジスタをオフとする第２出力信号を生成出力することとした。

オフ保持回路としてのこのような構成では、第２駆動部によって、第１トランジスタをオフとする電圧レベルから第１トランジスタをオンとする電圧レベルへ入力信号が変化する際に、第１トランジスタをオフとする電圧レベルに第１閾値よりも近い第２閾値を横切るとき、第２トランジスタをオフとする第２出力信号を生成出力されるようになる。これにより、第２トランジスタをオフとする第２出力信号はより早期に生成出力されるようになるため、第１及び第２トランジスタが共に完全にオフとされる期間であるデッドタイムをより長期にすることができるようになる。その結果、背景技術の欄に記載した従来技術とは異なり、例えば第１駆動部及び第２駆動部の遅延時間が僅かにずれたとしても、貫通電流が発生することをより低減することができるようになる。

上記請求項１に記載の構成において、例えば請求項２に記載の発明のように、第２駆動部は、第１トランジスタをオフとする電圧レベルから第１トランジスタをオンとする電圧レベルへ前記入力信号が変化する際の閾値として、第２閾値を用いるとともに、第１トランジスタをオンとする電圧レベルから第１トランジスタをオフとする電圧レベルへ前記入力信号が変化する際の閾値として、第１トランジスタをオンとする電圧レベルに第２閾値よりも近い第３閾値を用いる逆ヒステリシス回路部を含むこととしてもよい。これにより、既存の逆ヒステリシス回路を利用して第２駆動部を構成することができるようになる。

ただし、入力信号に周波数の変化が生じるような場合にあっては、例えば請求項３に記載の発明のように、前記逆ヒステリシス回路部は、第１トランジスタをオンとする電圧レベルから第１トランジスタをオフとする電圧レベルへ前記入力信号が変化する際に、第３閾値を横切るまで、第１論理レベルに対応する一定の電圧レベルにて第１内部信号を出力する一方、第３閾値を横切ると、第２論理レベルに対応する一定の電圧レベルにて第１内部信号を出力する第１インバータと、第１トランジスタをオフとする電圧レベルから第１トランジスタをオンとする電圧レベルへ前記入力信号が変化する際に、第２閾値を横切るまで、第２論理レベルに対応する一定の電圧レベルにて第２内部信号を出力する一方、第２閾値を横切ると、第１論理レベルに対応する一定の電圧レベルにて第２内部信号を出力する第１インバータと、第１論理レベルに対応する電圧レベルから第２論理レベルに対応する電圧レベルへの第１内部信号の変化時にパルスを生成する第１フリップフロップと、前記パルス及び第２内部信号に基づいて第３内部信号を生成する第２フリップフロップとを有し、第２駆動部は、第３内部信号に基づいて第２出力信号を生成出力することが望ましい。逆ヒステリシス回路部を構成する第１及び第２インバータ並びに第１及び第２フリップフロップは入力信号の変化に迅速に対応することのできる素子であるため、例えば入力信号の周波数がオフ保持回路の設計時に想定していた入力信号の周波数よりも高くなったとしても、換言すれば、入力信号の周波数に変化が生じた場合であっても、安定してデッドタイムを形成することができ、オフ保持回路として確実に動作することができるようになる。

なお、上記請求項３に記載の構成において、例えば請求項４に記載の発明のように、前記逆ヒステリシス回路部を構成する第１及び第２インバータは、第１トランジスタをオンとする電圧レベルから第１トランジスタをオフとする電圧レベルへ前記入力信号が変化する際に用いられる閾値が、第１トランジスタをオフとする電圧レベルから第１トランジスタをオンとする電圧レベルへ前記入力信号が変化する際に用いられる閾値よりも、第１トランジスタをオフとする電圧レベルに近いシュミットトリガインバータであり、第１トランジスタをオフとする電圧レベルから第１トランジスタをオンとする電圧レベルへ前記入力信号が変化する際に、第２インバータで用いられる閾値は、第１トランジスタをオンとする電圧レベルから第１トランジスタをオフとする電圧レベルへ前記入力信号が変化する際に、第１インバータで用いられる閾値よりも、第１トランジスタをオンとする電圧レベルに近く設定されていることとしてもよい。これにより、上記請求項３に記載の構成に準じた効果を得ることができるようになるだけでなく、入力信号の周波数が低い場合であっても、逆ヒステリシス回路部としての動作がより安定するようになる。

特に上記請求項４に記載の構成において、例えば請求項５に記載の発明では、前記逆ヒステリシス回路部を構成する第１インバータは、第１駆動部に共用されていることとした。これにより、オフ保持回路の構成要素数を低減することができ、体格の小型化を図ることができるようにもなる。

以下、本発明に係るオフ保持回路の一実施の形態について、図１〜図４を参照して説明する。図１は、本実施の形態のオフ保持回路について、その全体構成の一例を示すブロック図であり、図２は、本実施の形態を構成する逆ヒステリシス回路部について、その構成の一例を示す等価回路図である。

はじめに、図１及び図２を参照して本実施の形態の構成について説明する。図１に示すように、本実施の形態は、先の図８に示した従来のオフ保持回路に準じた構成を有している。すなわち、オフ保持回路１０は、図１に示すように、入力信号ＩＮが入力されるＩＮ端子２と、例えばインバータ駆動用のＩＧＢＴ２００のゲート電極に接続されて、このＩＧＢＴ２００のオンオフを制御するための第１出力信号ＯＵＴ１が出力されるＧＶ端子３と、ＩＧＢＴ２００のゲート電極にドレイン電極が接続された例えばＰチャンネルＭＯＳトランジスタ（以下、単にＭＯＳトランジスタと記載する）３００のゲート電極に接続されて、このＭＯＳトランジスタ３００のオンオフを制御するための第２出力信号ＯＵＴ２が出力されるＯＦＫ端子４とを備える。また、オフ保持回路１０は、第１駆動部２０及び第２駆動部３０を備える。

第１駆動部２０は、図１に示すように、シュミットトリガインバータ（以下、単にインバータとも記載する）２１及び第１生成部２２等々を有する。

詳しくは、インバータ２１は、その前段にＩＮ端子２が接続されて、このＩＮ端子２から入力信号ＩＮを取り込むとともに、その後段に第１生成部２２が接続されて、第１生成部２２に対し出力信号を出力する。ちなみに、インバータ２１は、入力信号ＩＮの立ち上がり時における第４閾値（例えば「２．８Ｖ」）が入力信号ＩＮの立ち下がり時における第１閾値（例えば「２．２Ｖ」）よりも高く設定されている。そのため、インバータ２１は、入力信号ＩＮの電圧レベルの立ち上がり時において、電圧レベルが「２．８Ｖ」に達するまで、論理Ｌレベルに対応する電圧レベルにて出力信号を出力する一方、電圧レベルが「２．８Ｖ」を上回ると、論理Ｈレベルに対応する電圧レベルにて出力信号を出力する。同様に、インバータ２１は、入力信号ＩＮの電圧レベルの立ち下がり時において、電圧レベルが「２．２Ｖ」に達するまで、論理Ｈレベルに対応する電圧レベルにて出力信号を出力する一方、電圧レベルが「２．２Ｖ」を下回ると、論理Ｌレベルに対応する電圧レベルにて出力信号を出力する。

また、第１生成部２２は、その前段に上記インバータ２１が接続されて、このインバータ２１の上記出力信号を取り込むとともに、その後段にＧＶ端子３（ひいてはＩＧＢＴ２００のゲート電極）及び第２駆動部３０（正確には第２生成部３２）がそれぞれ接続されて、ＧＶ端子３及び第２駆動部３０に対し第１出力信号ＯＵＴ１を生成出力する。詳しくは、第１生成部２２は、インバータ２１から取り込んだ上記出力信号が論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルへ変化すると、上限電圧値まで電圧レベルが一定割合で上昇するような第１出力信号ＯＵＴ１を生成し、ＧＶ端子３及び第２駆動部３０に対し出力する。そして、第１出力信号ＯＵＴ１の電圧レベルが上限電圧値に達したところでＩＧＢＴ２００は完全にオンとされる。一方、第１生成部２２は、インバータ２１から取り込んだ上記出力信号が論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルへの変化すると、下限電圧値まで電圧レベルが一定割合で低下するような第１出力信号ＯＵＴ１を生成し、ＧＶ端子３及び第２駆動部３０に対して出力する。そして、第１出力信号ＯＵＴ１の電圧レベルが下限電圧値に達したところでＩＧＢＴ２００は完全にオフとされる。なお、第１出力信号ＯＵＴ１の電圧レベルの変化開始条件が成立してから、第１出力信号ＯＵＴ１の電圧レベルが実際に変化開始するまでに、所定時間（後述の図４（ｂ）中、時刻ｔ１０３〜時刻ｔ１０５の間）だけ遅延が生じる。

このようにして、第１駆動部２０は、入力信号ＩＮの立ち下がり時にその電圧レベルが第１閾値を下回るとき、ＩＧＢＴ２００をオンとする第１出力信号ＯＵＴ１を生成出力する一方、入力信号ＩＮの立ち上がり時にその電圧レベルが第４閾値を上回るとき、ＩＧＢＴ２００をオフとする第１出力信号ＯＵＴ１を生成出力する。

また、第２駆動部３０は、図１に示すように、逆ヒステリシス回路部３１及び第２生成部３２等々を有する。

逆ヒステリシス回路部３１は、その前段にＩＮ端子２が接続されて、このＩＮ端子２から入力信号ＩＮを取り込むとともに、その後段に第２生成部３２が接続されて、第２生成部３２に対し第３内部信号Ｏｉｎ３を出力する。ちなみに、逆ヒステリシス回路部３１の具体的な回路構成については図２を参照しつつ後述する。逆ヒステリシス回路部３１は、入力信号ＩＮの立ち下がり時における第２閾値（例えば「３．０Ｖ」）が入力信号ＩＮの立ち上がり時における第３閾値（例えば「２．８Ｖ」）よりも高く設定されている。そのため、逆ヒステリシス回路部３１は、入力信号ＩＮの電圧レベルの立ち上がり時において、電圧レベルが「２．８Ｖ」に達するまで、論理Ｌレベルに対応する電圧レベルにて第３内部信号Ｏｉｎ３を出力する一方、電圧レベルが「２．８Ｖ」を上回ると、論理Ｈレベルに対応する電圧レベルにて第３内部信号Ｏｉｎ３を出力する。同様に、逆ヒステリシス回路部３１は、入力信号ＩＮの電圧レベルの立ち下がり時において、電圧レベルが「３．０Ｖ」に達するまで、論理Ｈレベルに対応する電圧レベルにて第３内部信号Ｏｉｎ３を出力する一方、電圧レベルが「３．０Ｖ」を下回ると、論理Ｌレベルに対応する電圧レベルにて第３内部信号Ｏｉｎ３を出力する。

また、第２生成部３２は、その前段に上記逆ヒステリシス回路部３１及び上記第１駆動部２０（正確には第１生成部２２）がそれぞれ接続されて、逆ヒステリシス回路部３１の上記第３内部信号Ｏｉｎ３及び上記第１出力信号ＯＵＴ１をそれぞれ取り込むとともに、その後段にＯＦＫ端子４（ひいてはＭＯＳトランジスタ３００のゲート電極）が接続され、第２出力信号ＯＵＴ２を生成し、ＭＯＳトランジスタ３００に対し出力する。

詳しくは、基本的に、第２生成部３２は、逆ヒステリシス回路部３１から取り込んだ上記第３内部信号Ｏｉｎ３が論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルへ変化すると、下限電圧値まで電圧レベルが一定割合で低下するような第２出力信号ＯＵＴ２を生成し、ＯＦＫ端子４に対し出力する。そして、第２出力信号ＯＵＴ２の電圧レベルが下限電圧値に達したところでＭＯＳトランジスタ３００は完全にオフとされる。一方、第２生成部３２は、逆ヒステリシス回路部３１から取り込んだ上記第３内部信号Ｏｉｎ３が論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルへ変化すると、上限電圧値まで電圧レベルが一定割合で上昇するような第２出力信号ＯＵＴ２を生成し、ＯＦＫ端子４に対し出力する。

このようにして、第２駆動部３０は、基本的に、入力信号ＩＮの立ち下がり時にその電圧レベルが第２閾値を下回るとき、ＭＯＳトランジスタ３００をオフとする第２出力信号ＯＵＴ２を生成出力する一方、入力信号ＩＮの立ち上がり時にその電圧レベルが第３閾値を上回るとき、ＭＯＳトランジスタ３００をオンとする第２出力信号ＯＵＴ２を生成出力する。

ただし、第２生成部３２は、実際には、逆ヒステリシス回路部３１から取り込んだ上記第３内部信号Ｏｉｎ３が論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルへ変化したとしても、第１駆動部２０から取り込んだ上記第１出力信号ＯＵＴ１に、例えば第５閾値「３．３Ｖ」を下回る変化を検出しなければ、上限電圧値まで電圧レベルが一定割合で上昇するような第２出力信号ＯＵＴ２を生成し、ＯＦＫ端子４に対し出力しない。すなわち、第２出力信号ＯＵＴ２の電圧レベルの変化開始条件は、「上記第３内部信号Ｏｉｎ３が論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルへ変化すること」及び「第１駆動部２０から取り込んだ上記第１出力信号ＯＵＴ１に、例えば第５閾値「３．３Ｖ」を下回る変化を検出すること」としている。なお、第２出力信号ＯＵＴ２の電圧レベルの変化開始条件が成立してから、第２出力信号ＯＵＴ２の電圧レベルが実際に変化開始するまでに、所定時間（後述の図４（ｃ）中、時刻ｔ１０２〜時刻ｔ１０３の間）だけ遅延が生じる。

また、本実施の形態では、第２生成部３２が第２出力信号ＯＵＴ２を生成する条件として、「上記第３内部信号Ｏｉｎ３が論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルへ変化すること」且つ「第１駆動部２０から取り込んだ上記第１出力信号ＯＵＴ１に第５閾値「３．３Ｖ」を下回る変化を検出すること」を採用したが、「上記第３内部信号Ｏｉｎ３が論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルへ変化すること」のみを採用することとしてもよい。

以下、図２を併せ参照しつつ、第２駆動部３０を構成する逆ヒステリシス回路部３１について詳述する。この図２に示されるように、逆ヒステリシス回路部３１は、基本的に、第１インバータ３１０、第２インバータ３２０及び第３内部信号生成部３３０等々を備えている。

このうち、第１インバータ３１０は、逆ヒステリシス回路部３１としての入力端子が前段に接続されており、第３内部信号生成部３３０（正確にはＮＯＴゲート３３１）が後段に接続されている。第１インバータ３１０は、逆ヒステリシス回路部３１としての入力端子から入力される入力信号ＩＮの電圧レベルが第３閾値（例えば「２．８Ｖ」）以下であるとき、論理Ｌレベルに対応する一定の電圧レベル（例えば「０．０Ｖ」）にて第３内部信号生成部３３０（ＮＯＴゲート３３１）に対して第１内部信号Ｏｉｎ１を出力する。一方、第１インバータ３１０は、入力信号ＩＮの電圧レベルが第３閾値を超えるとき、論理Ｈレベルに対応する一定の電圧レベル（例えば「５．０Ｖ」）にて第３内部信号生成部３３０（ＮＯＴゲート３３１）に対して第１内部信号Ｏｉｎ１を出力する。

また、第２インバータ３２０は、上記第１インバータ３１０と同様に、逆ヒステリシス回路部３１としての入力端子が前段に接続されており、第３内部信号生成部３３０（正確には第２フリップフロップ３３５）が後段に接続されている。第２インバータ３２０は、上記入力端子から入力される入力信号ＩＮの電圧レベルが第２閾値（例えば「３．０Ｖ」）以下であるとき、論理Ｌレベルに対応する一定の電圧レベル（例えば「０．０Ｖ」）にて第３内部信号生成部３３０（第２フリップフロップ３３５）に対して第２内部信号Ｏｉｎ２を出力する。一方、第２インバータ３２０は、入力信号ＩＮの電圧レベルが第２閾値を超えるとき、論理Ｈレベルに対応する一定の電圧レベル（例えば「５．０Ｖ」）にて第３内部信号生成部３３０（正確には第２フリップフロップ３３５）に対して第２内部信号Ｏｉｎ２を出力する。なお、第３閾値レベルは、第２閾値よりも低く設定されている。

そして、第３内部信号生成部３３０は、上記第１インバータ３１０及び第２インバータ３２０並びにＰＯＲ端子が前段に接続されており、逆ヒステリシス回路部３１としての出力端子が後段に接続されている。そして第３内部信号生成部３３０は、ＮＯＴゲート３３１、第１フリップフロップ３３２、ＮＯＴゲート３３３、ＡＮＤゲート３３４、第２フリップフロップ３３５及びＮＯＴゲート３３６等々を備えている。

このうち、ＮＯＴゲート３３１は、上記第１インバータ３１０が前段に接続されており、第１フリップフロップ３３２が後段に接続されている。ＮＯＴゲート３３１は、入力された第１内部信号Ｏｉｎ１の論理レベルを反転した論理レベルに対応する電圧レベルにて、第１フリップフロップ３３２に対し出力信号を出力する。すなわち、第１内部信号Ｏｉｎ１の電圧レベルが論理Ｈレベルに対応する電圧レベルであるとき、ＮＯＴゲート３３１は、反転した論理Ｌレベルに対応する電圧レベルにて、第１フリップフロップ３３２に対し出力信号を出力する。一方、第１内部信号Ｏｉｎ１の電圧レベルが論理Ｌレベルに対応する電圧レベルであるとき、ＮＯＴゲート３３１は、反転した論理Ｈレベルに対応する電圧レベルにて、第１フリップフロップ３３２に対して出力信号を出力する。

第１フリップフロップ３３２は、例えばＤフリップフロップにて構成されており、入力端子３３２ａ及び３３２ｂ並びに出力端子３３２ｃを有している。図２に示すように、第１フリップフロップ３３２は、その入力端子３３２ａが上記ＮＯＴゲート３３１に接続されており、その入力端子３３２ｂがＡＮＤゲート３３４に接続されており、その出力端子３３２ｃがＮＯＴゲート３３３に接続されている。ここで、第１フリップフロップ３３２は、論理Ｈレベルに対応する電圧レベルにて入力信号が入力端子３３２ｂに入力され、且つ、入力端子３３２ａに入力される入力信号が論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する（入力信号が立ち下がる）とき、論理Ｈレベルに対応する電圧レベルにてＮＯＴゲート３３３に対して出力端子３３２ｃから出力信号を出力する。また、第１フリップフロップ３３２は、論理Ｈレベルに対応する電圧レベルにて入力信号が入力端子３３２ｂに入力され、入力端子３３２ａに入力される入力信号の電圧レベル（論理レベル）に変化がないとき、ＮＯＴゲート３３３に対して出力端子３３２ｃから出力する出力信号の電圧レベルを保持する。さらに、第１フリップフロップ３３２は、論理Ｌレベルに対応する電圧レベルの入力信号が入力端子３３２ｂに入力されると、入力端子３３２ａに入力される入力信号の電圧レベル（論理レベル）にかかわらず、論理Ｌレベルに対応する電圧レベルにてＮＯＴゲート３３３に対して出力端子３３２ｃから出力信号を出力する。なお、通常Ｄフリップフロップは、Ｄ端子、ＣＬＫ端子、Ｒ端子及びＱ端子を有しているが、図２では便宜上、Ｄ端子に相当する端子の図示を割愛しており、論理Ｈレベルに対応する電圧レベルの入力信号が常にＤ端子に入力されているものとする。また、入力端子３３２ａがＣＬＫ端子に相当し、入力端子３３２ｂがＲ端子に相当し、出力端子３３２ｃがＱ端子にそれぞれ相当する。

ＮＯＴゲート３３３は、第１フリップフロップ３３２が前段に接続されており、ＡＮＤゲート３３４が後段に接続されている。なお、ＮＯＴゲート３３３の動作は、上記ＮＯＴゲート３３１の動作と同じであるため、ここでの重複する説明を割愛する。

ＡＮＤゲート３３４は、入力端子３３４ａ及び３３４ｂ並びに出力端子３３４ｃを有している。図２に示すように、ＡＮＤゲート３３４は、その入力端子３３４ａがＰＯＲ端子に接続されており、その入力端子３３４ｂが上記ＮＯＴゲート３３３に接続されており、その出力端子３３４ｃが第１フリップフロップ３３２の入力端子３３２ｂ及び第２フリップフロップ３３５の入力端子３３５ｂにそれぞれ接続されている。ここで、ＡＮＤゲート３３４は、論理Ｈレベルに対応する電圧レベルの入力信号が入力端子３３４ａに対しＰＯＲ端子から入力され、且つ、論理Ｈレベルに対応する電圧レベルの入力信号が入力端子３３４ｂに対しＮＯＴゲート３３３から入力されるときにのみ、論理Ｈレベルに対応する電圧レベルにて出力端子３３４ｃから出力信号を出力する。

第２フリップフロップ３３５は、先の第１フリップフロップ３３２と同様に、例えばＤフリップフロップにて構成されており、入力端子３３５ａ及び３３５ｂ並びに出力端子３３５ｃを有している。図２に示すように、第２フリップフロップ３３５は、その入力端子３３５ａが上記第２インバータ３２０に接続されており、その入力端子３３５ｂがＡＮＤゲート３３４に接続されており、その出力端子３３５ｃがＮＯＴゲート３３６に接続されている。ここで、第２フリップフロップ３３５は、論理Ｈレベルに対応する電圧レベルにて入力信号が入力端子３３５ｂに入力され、且つ、入力端子３３５ａに入力される入力信号が論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する（入力信号が立ち下がる）とき、論理Ｈレベルに対応する電圧レベルにてＮＯＴゲート３３６に対して出力端子３３５ｃから出力信号を出力する。また、第２フリップフロップ３３２は、論理Ｈレベルに対応する電圧レベルにて入力信号が入力端子３３５ｂに入力され、入力端子３３５ａに入力される入力信号の電圧レベル（論理レベル）に変化がないとき、ＮＯＴゲート３３６に対して出力端子３３５ｃから出力する出力信号の電圧レベルを保持する。さらに、第２フリップフロップ３３２は、論理Ｌレベルに対応する電圧レベルの入力信号が入力端子３３５ｂに入力されると、入力端子３３５ａに入力される入力信号の電圧レベル（論理レベル）にかかわらず、論理Ｌレベルに対応する電圧レベルにてＮＯＴゲート３３６に対して出力端子３３５ｃから出力信号を出力する。なお、これも先の第１フリップフロップ３３２と同様に、通常Ｄフリップフロップは、Ｄ端子、ＣＬＫ端子、Ｒ端子及びＱ端子を有しているが、図１では便宜上、Ｄ端子に相当する端子の図示を割愛しており、論理Ｈレベルに対応する電圧レベルの入力信号が常にＤ端子に入力されているものとする。また、入力端子３３５ａがＣＬＫ端子に相当し、入力端子３３５ｂがＲ端子に相当し、出力端子３３５ｃがＱ端子にそれぞれ相当する。

ＮＯＴゲート３３６は、第２フリップフロップ３３５が前段に接続されており、逆ヒステリシス回路１の出力端子（ひいては、上記第２生成部３２）が後段に接続されている。そしてＮＯＴゲート３３６は、第２フリップフロップ３３５の出力端子３３５ｃから出力された出力信号の論理レベルを反転させた上で、第３内部信号Ｏｉｎ３として出力端子から出力する。

次に、逆ヒステリシス回路部３１の入力端子に入力される入力信号ＩＮに基づく動作例を説明するに先立ち、逆ヒステリシス回路部３１に対する電源（図示略）投入直後の、各構成要素の出力信号について説明する。

逆ヒステリシス回路部３１は、既述したように、多くの能動素子によって構成されているため、電源が投入されてから能動素子の動作が安定するまでに待機時間が必要である。そうした間、逆ヒステリシス回路部３１としての動作が不安定になることを防止するため、論理Ｌレベルに対応する電圧レベルの信号がＰＯＲ端子に入力されている。

論理Ｌレベルに対応する電圧レベルの信号がＰＯＲ端子に入力されると、換言すれば、論理Ｌレベルに対応する電圧レベルの入力信号がＡＮＤゲート３３４の入力端子３３４ａに入力されると、ＡＮＤゲート３３４の入力端子３３４ｂに入力される入力信号の電圧レベルにかかわらず、ＡＮＤゲート３３４は、論理Ｌレベルに対応する電圧レベルの出力信号を出力端子３３４ｃから出力する。すると、第１及び第２フリップフロップ３３２及び３３５の入力端子３３２ｂ及び３３５ｂにはそれぞれ論理Ｌレベルに対応する電圧レベルにて入力信号が入力されるため、第１及び第２フリップフロップ３３２及び３３５の出力端子３３２ｃ及び３３５ｃから論理Ｌレベルに対応する電圧レベルにて出力信号が出力される。その後、ＮＯＴゲート３３３にて論理レベルが反転されるため、ＡＮＤゲート３３４の出力端子３３４ｃから論理Ｈレベルに対応する出力信号が出力され、第１及び第２フリップフロップ３３２及び３３５の出力端子３３２ｃ及び３３５ｃから出力される出力信号は、論理Ｌレベルに対応する電圧レベルに安定する。すなわち、逆ヒステリシス回路部３１の出力端子から出力される第３内部信号Ｏｉｎ３は、ＮＯＴゲート３３６にて論理レベルが反転されるため、論理Ｈレベルに対応する電圧レベルに安定することになる。

逆ヒステリシス回路部３１の動作が安定すると、論理Ｈレベルに対応する電圧レベルの信号がＰＯＲ端子に入力され、第１及び第２フリップフロップ３３２及び３３５は、論理Ｌ及び論理Ｈレベルに対応する電圧レベルの出力信号を出力端子３３２ｃ及び３３５ｃからそれぞれ出力するようにリセットされる。

このようにリセットされると、ＡＮＤゲート３３４は、論理Ｈレベルに対応する電圧レベルにて出力端子３３４ｃから出力信号を出力する。ここで、入力端子３３２ｂ及び３３５ｂには、論理Ｈレベルに対応する電圧レベルにて入力信号がそれぞれ入力され、入力端子３３２ａ及び３３５ａに入力される入力信号の電圧レベル（論理レベル）に変化は無いため、出力端子３３２ｃ及び３３５ｃから出力される出力信号の電圧レベルは保持される。すなわち、第１及び第２フリップフロップ３３２及び３３５は、論理Ｌ及び論理Ｈレベルに対応する電圧レベルにてＮＯＴゲート３３３及び３３６に対して出力信号３３２ｃ及び３３５ｃから出力信号をそれぞれ出力する。そして、逆ヒステリシス回路部３１の出力端子から出力される第３内部信号Ｏｉｎ３は、ＮＯＴゲート３３６にて論理レベルが反転されるため、論理Ｌレベルに対応する電圧レベルが出力されることになる。

以下、そうした状態において、動作開始した逆ヒステリシス回路部３１の動作について、図３を参照しつつさらに説明する。なお、図３は、逆ヒステリシス回路部３１の動作の一例を示すタイミングチャートである。このとき、逆ヒステリシス回路部３１は、既に安定して動作している状態にあるものとする。すなわち、ＡＮＤゲート３３４の入力端子３３４ａに対して論理Ｈレベルに対応する電圧レベルにて入力信号が入力されており、第１及び第２フリップフロップ３３２及び３３５は、論理Ｌ及び論理Ｈレベルに対応する電圧レベルにて出力端子３３２ｃ及び３３５ｃから出力信号をそれぞれ出力している。

図３（ａ）に示すように、逆ヒステリシス回路部３１の入力端子に入力される入力信号ＩＮの電圧レベルは、例えば時刻ｔ１２１において「０．０Ｖ」であり、一定の割合で高くなる。すなわち、例えば時刻ｔ１２２において「２．８Ｖ」を上回り、例えば時刻ｔ１３において「３．０Ｖ」を上回り、そして例えば時刻ｔ１２４において「５．０Ｖ」に達する。その後、入力信号ＩＮの電圧レベルは、一定の割合で低下する。すなわち、例えば時刻ｔ１２５において「３．０Ｖ」を下回り、例えば時刻ｔ１２６において「２．８Ｖ」を下回り、最終的には「０．０Ｖ」に達する。

時刻ｔ１２１より以前においては、入力信号ＩＮの電圧レベルは、上記第３閾値に達していない。そのため、第１インバータ３１０の出力信号である第１内部信号Ｏｉｎ１は、図３（ｂ）に示すように、論理Ｌレベルに対応する電圧レベルとなっている。同様に、入力信号ＩＮの電圧レベルは、上記第２閾値に達していない。そのため、第２インバータ３２０の出力信号である第２内部信号Ｏｉｎ２は、図３（ｃ）に示すように、論理Ｌレベルに対応する電圧レベルとなっている。

このとき、第１内部信号Ｏｉｎ１及び第２内部信号Ｏｉｎ２の電圧レベルは論理Ｌレベルに対応して一定であるため、第１及び第２フリップフロップ３３２及び３３５の出力端子３３２ｃ及び３３５ｃから出力される出力信号の電圧レベルに変化はない。すなわち、第１フリップフロップ３３２が論理Ｌレベルに対応する電圧レベルにて出力端子３３２ｃから出力信号を出力しているため、ＡＮＤゲート３３４は論理Ｈレベルに対応する電圧レベルにて出力端子３３４ｃから出力信号を出力する。したがって、第２フリップフロップ３３５が論理Ｈレベルに対応する電圧レベルにて出力端子３３５ｃから出力信号を保持し、ＮＯＴゲート３３６にて論理レベルが反転されるため、逆ヒステリシス回路部３１は、図３（ｄ）に示すように、論理Ｌレベルに対応する電圧レベルにて出力端子から第３内部信号Ｏｉｎ３を出力することになる。

時刻ｔ１２２においては、入力信号ＩＮの電圧レベルは、上記第３閾値を上回るため、第１インバータの出力信号である第１内部信号Ｏｉｎ１は、図３（ｂ）に示すように、論理Ｈレベルに対応する電圧レベルに変化する。しかしながら、入力信号ＩＮの電圧レベルは、上記第２閾値に達していないため、第２インバータの出力信号である第２内部信号Ｏｉｎ２は、図３（ｃ）に示すように、論理Ｌレベルに対応する電圧レベルとなっている。

このとき、第１フリップフロップ３３２の入力端子３３２ａに入力される入力信号は、ＮＯＴゲート３３１によって論理レベルが反転されるため、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する。ここで、第１フリップフロップ３３２の入力端子３３２ｂに入力されている入力信号の電圧レベルは論理Ｈレベルに対応するため、第１フリップフロップ３３２は、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに、出力端子３３２ｃから出力する出力信号の電圧レベルを変化させる。すると、ＡＮＤゲート３３４が論理Ｌレベルに対応する電圧レベルにて出力端子３３４ｃから出力信号を出力するため、第１及び第２フリップフロップ３３２及び３３５の入力端子３３２ｂ及び３３５ｂには、論理Ｌレベルに対応する電圧レベルにて入力信号がそれぞれ入力されることになる。そのため、第１及び第２フリップフロップ３３２及び３３５は、論理Ｌレベルに対応する電圧レベルにて出力信号を出力端子３３２ｃ及び３３５ｃからそれぞれ出力する。したがって、逆ヒステリシス回路部３１は、図３（ｄ）に示すように、論理Ｈレベルに対応する電圧レベルにて出力端子から第３内部信号Ｏｉｎ３を出力することになる。

なお、第１フリップフロップ３３２の入力端子３３２ｂに論理Ｌレベルに対応する電圧レベルにて入力信号がそれぞれ入力された後、第１フリップフロップ３３２は論理Ｌレベルに対応する電圧レベルにて出力端子３３２ｃから出力信号を出力することになり、ＡＮＤゲート３３４が論理Ｈレベルに対応する電圧レベルにて出力端子３３４ｃから出力信号を出力するため、第１及び第２フリップフロップはともに、論理Ｌレベルに対応する出力信号を出力端子３３２ｃ及び３３５ｃからそれぞれ出力することになる。こうした状態が上記時刻ｔ１２３（正確には時刻１２５）まで継続される。

このように、第１フリップフロップ３３２は、入力信号ＩＮの立ち上がり時に、「論理Ｌ→論理Ｈ→論理Ｌ」といった１パルスを出力端子３３２ｃから出力する。また、第２フリップフロップ３３３は、入力端子３３５ｂにパルスが入力されることで、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに立ち上げている。

時刻ｔ１２３においては、入力信号ＩＮの電圧レベルは、上記第３閾値を既に上回っているため、第１インバータの出力信号である第１内部信号Ｏｉｎ１は、図３（ｂ）に示すように、論理Ｈレベルに対応する電圧レベルが維持されている。しかしながら、入力信号ＩＮの電圧レベルは、上記第２閾値を上回るため、第２インバータの出力信号である第２内部信号Ｏｉｎ２は、図３（ｃ）に示すように、論理Ｈレベルに対応する電圧レベルに変化する。このとき、第２フリップフロップ３３５の入力端子３３５ａに入力される入力信号は、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに変化するものの、第２フリップフロップ３３５は、出力端子３３５ｃから出力する出力信号の電圧レベルを変化させない。そのため、逆ヒステリシス回路部３１は、図３（ｄ）に示すように、出力端子から出力する第３内部信号Ｏｉｎ３の電圧レベルを維持している。なお、こうした状態は、時刻ｔ１２５まで継続される。

時刻ｔ１２５においては、入力信号ＩＮの電圧レベルは、上記第２閾値を依然として上回っているため、第１インバータの出力信号である第１内部信号Ｏｉｎ１は、図３（ｂ）に示すように、論理Ｈレベルに対応する電圧レベルを維持している。しかしながら、入力信号ＩＮの電圧レベルは、上記第２閾値を下回るため、第２インバータの出力信号である第２内部信号Ｏｉｎ２は、図３（ｃ）に示すように、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する。

このとき、第２フリップフロップ３３５の入力端子３３５ａに入力される入力信号は、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する。ここで、第２フリップフロップ３３５の入力端子３３５ｂに入力されている入力信号の電圧レベルは論理Ｈレベルに対応するため、第２フリップフロップ３３５は、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに、出力端子３３５ｃから出力する出力信号の電圧レベルを変化させる。したがって、逆ヒステリシス回路部３１は、図３（ｄ）に示すように、論理Ｈレベルに対応する電圧レベルにて出力端子から出力していた第３内部信号Ｏｉｎ３を、論理Ｌレベルに対応する電圧レベルに変更して出力端子から出力することになる。なお、第１フリップフロップ３３２の入力端子３３２ｂに入力される入力信号の電圧レベルに変化はないため、こうした状態が上記時刻ｔ１２６（正確には時刻１２６以降も）まで継続される。

時刻ｔ１２６においては、入力信号ＩＮの電圧レベルは、上記第３閾値を下回るため、第１インバータの出力信号である第１内部信号Ｏｉｎ１は、図３（ｂ）に示すように、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する。しかしながら、入力信号ＩＮの電圧レベルは、上記第２閾値を既に下回っているため、第２インバータの出力信号である第２内部信号Ｏｉｎ２は、図３（ｃ）に示すように、論理Ｌレベルに対応する電圧レベルを維持している。このとき、第１フリップフロップ３３２の入力端子３３２ａに入力される入力信号は、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化するものの、第１フリップフロップ３３２は、出力端子３３２ｃから出力する出力信号の電圧レベルを変化させない。そのため、逆ヒステリシス回路部３１は、図３（ｄ）に示すように、出力端子から出力する第３内部信号Ｏｉｎ３の電圧レベルを維持している。なお、こうした状態は、時刻ｔ１２６以後も継続される。

このようにして、入力信号の立ち上がり時における閾値を上記第３閾値（「２．８Ｖ」）とし、入力信号の立ち下がり時における閾値を上記第２閾値（「３．０Ｖ」）としており、逆ヒステリシス回路部３１が実現されている。

以上説明した本実施の形態の逆ヒステリシス回路部３１によれば、第１内部信号Ｏｉｎ１の立ち上がり時にパルスを生成する第１フリップフロップ３３２と、そのパルス及び第２内部信号Ｏｉｎ２に基づいて第３内部信号Ｏｉｎ３を生成する第２フリップフロップ３３５とを含んで第３内部信号生成部３３０を構成しているため、逆ヒステリシス回路部３１への入力信号の周波数に変化が生じた場合であれ、確実に動作することができるようになる。

次に、オフ保持回路１０全体の動作例を図４を併せ参照しつつ説明する。この図４（ａ）に示すような入力信号ＩＮがオフ保持回路１０のＩＮ端子２に入力されていたとする。すなわち、図４（ａ）に示すように、入力信号ＩＮは、当初、ＩＮ端子２に上限電圧値にて入力されていたとする。そして、入力信号ＩＮは、例えば時刻ｔ１０１において上限電圧値から一定割合にて低下開始し、例えば時刻ｔ１０２において上記第２閾値「３．０Ｖ」を下回り、例えば時刻ｔ１０３において上記第１閾値「２．２Ｖ」を下回り、例えば時刻ｔ１０４において下限電圧値に到達し、その後、下限電圧値を維持する。また、入力信号ＩＮは、例えば時刻ｔ１０７において下限電圧値から一定割合にて上昇開始し、例えば時刻ｔ１０８において上記第３及び第３閾値「２．８Ｖ」を上回り、例えば時刻ｔ１１０において上限電圧値に到達し、その後、上限電圧値を維持する。

入力信号ＩＮがこのように推移すると、第１駆動部２０にて生成される第１出力信号ＯＵＴ１は、図４（ｂ）に示すように推移することとなる。詳しくは、入力信号ＩＮの電圧レベルが例えば時刻ｔ１０３において上記第１閾値「２．２Ｖ」を下回ると、インバータ２１の出力信号が論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化するため、第１生成部２２はその旨を検出する。その旨を検出すると、第１生成部２２は、その検出時から所定時間経過した例えば時刻ｔ１０５において第１出力信号ＯＵＴ１の電圧レベルを一定割合にて上昇開始する。そして、第１出力信号ＯＵＴ１の電圧レベルが上限電圧値に到達した例えば時刻ｔ１０６において、ＩＧＢＴ２００が完全にオンとされる（時刻ｔ１０５〜時刻ｔ１０６間は、ＩＧＢＴ２００のオフからオンへの以降期間）。また、入力信号ＩＮの電圧レベルが例えば時刻ｔ１０８において上記第４閾値「２．８Ｖ」を上回ると、インバータ２１の出力信号が論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに変化するため、第１生成部２２はその旨を検出する。その旨を検出すると、第１生成部２２は、その検出時から所定時間経過した例えば時刻ｔ１０９において第１出力信号ＯＵＴ１の電圧レベルを一定割合にて低下開始する。そして、第１出力信号ＯＵＴ１の電圧レベルが下限電圧値に到達した例えば時刻ｔ１１２において、ＩＧＢＴ２００が完全にオフとされる（時刻ｔ１０９〜時刻ｔ１１２の間は、ＩＧＢＴ２００のオンからオフへの移行期間）。

一方、入力信号ＩＮが上述のように推移すると、第２駆動部３０にて生成される第２出力信号ＯＵＴ２は、図４（ｃ）に示すように推移することとなる。詳しくは、第２駆動部３０は、入力信号ＩＮの電圧レベルが例えば時刻ｔ１０２において上記第２閾値「３．０Ｖ」を下回ると、逆ヒステリシス回路部３１の第３内部信号Ｏｉｎ３が論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化するため、第２生成部３２はその旨を検出する。その旨を検出すると、第２生成部３２は、その検出時から所定時間経過した例えば時刻ｔ１０３において第２出力信号ＯＵＴ２の電圧レベルを一定割合にて低下開始する。そして、第２出力信号ＯＵＴ２の電圧レベルが下限電圧値に到達した例えば時刻ｔ１０４において、ＩＧＢＴ２００が完全にオンとされる（時刻ｔ１０３〜時刻ｔ１０４の間は、ＭＯＳトランジスタ３００のオンからオフへの移行期間）。また、第２駆動部３０は、例えば時刻ｔ１０８において入力信号ＩＮが上記第３閾値「２．８Ｖ」を上回ると、逆ヒステリシス回路部３１の第３内部信号Ｏｉｎ３は、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに変化するため、第２生成部３２はその旨を検出する。さらに、第２生成部３２は、例えば時刻ｔ１１１において第１出力信号ＯＵＴ１が上記第５閾値「３．３Ｖ」を下回ることを検出すると、その検出時から所定時間経過した例えば時刻ｔ１１２において第２出力信号ＯＵＴ２の電圧レベルを一定割合にて上昇開始する。そして、第２出力信号ＯＵＴ２の電圧レベルが上限電圧値に到達した例えば時刻ｔ１１３において、ＭＯＳトランジスタ３００がオンとされる（時刻ｔ１１２から時刻ｔ１１３の間は、ＭＯＳトランジスタ３００のオフからオンへの移行期間）。

これにより、ＩＧＢＴ２００がオフからオンへ移行開始する（時刻ｔ１０５）前に、ＭＯＳトランジスタ３００が完全にオフとされており（時刻１０４）、ＩＧＢＴ２００が完全にオフとされた（時刻ｔ１１２）直後に、ＭＯＳトランジスタ３００が完全にオンとされる（時刻ｔ１１３）ようになる。そのため、ＩＧＢＴ２００及びＭＯＳトランジスタ３００が同時にオンとされると発生する、電流の貫通電流の発生は抑制されている。

以上説明した本実施の形態のオフ保持回路１０によれば、次のような効果が得られるようになる。

上記実施の形態では、オフ保持回路１０を構成する第２駆動部３０は、入力信号ＩＮの立ち下がり時にその電圧レベルが第１閾値「２．２Ｖ」よりも高い第２閾値「３．０Ｖ」を下回るとき、ＭＯＳトランジスタ３００をオフとする第２出力信号ＯＵＴ２を生成出力する。これにより、ＭＯＳトランジスタ３００をオフとする第２出力信号ＯＵＴ２がより早期に生成出力されるため、ＩＧＢＴ２００及びＭＯＳトランジスタ３００が共に完全にオフとされる期間であるデッドタイムをより長期化することができるようになる。ちなみに、上記実施の形態では、デッドタイムは、およそ「２マイクロ秒」に長期化されている。その結果、背景技術の欄に記載した従来技術とは異なり、例えば第１駆動部２０及び第２駆動部３０の遅延時間が僅かにずれたとしても、貫通電流が発生することをより低減することができるようになる。ちなみに、貫通電流が発生すると、貫通電流が生じている間、ＩＧＢＴ２００のゲート電極に印加可能な電圧が低下するため、ＩＧＢＴ２００のオンオフを制御すること自体ができなくなってしまったり、上記経路をたどって多大な量の電流が消費されてしまったりする。しかしながら、上記実施の形態では、貫通電流が発生することがそもそも低減されているため、ＩＧＢＴ２００のオンオフを制御不能になることは発生しなくなり、消費電流量も低減されるようになる。

上記実施の形態では、逆ヒステリシス回路部３１は、第１インバータ３１０、第２インバータ３２０及び第３内部信号生成部３３０を備えるとともに、第３内部信号生成部３３０は、ＮＯＴゲート３３１、第１フリップフロップ３３２、ＮＯＴゲート３３３、ＡＮＤゲート３３４、第２フリップフロップ３３５及びＮＯＴゲート３３６等々を有することとした。これにより、逆ヒステリシス回路部３１の構成要素は、入力信号ＩＮの変化に迅速に対応することのできる素子であるため、例えば入力信号の周波数がオフ保持回路の設計時に想定していた入力信号の周波数よりも高くなったとしても、換言すれば、入力信号の周波数に変化が生じた場合であっても、安定してデッドタイムを形成することができ、ひいては、オフ保持回路として確実に動作することができるようになる。

なお、本発明に係るオフ保持回路は、上記実施の形態にて例示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々に変形して実施することが可能である。すなわち、上記実施の形態を適宜変更した例えば次の形態として実施することもできる。

上記実施の形態では、逆ヒステリシス回路部３１を構成する第１及び第２インバータ３１０及び３２０は、単一の閾値を有する通常のインバータが採用されていたが、これに限らない。先の図２に対応する図として図５に示すように、逆ヒステリシス回路部３１ａを構成する第１及び第２インバータ３１０ａ及び３２０ａとして、入力信号ＩＮの立ち上がり時における閾値が入力信号ＩＮの立ち下がり時における閾値よりも高いシュミットトリガインバータを採用することとしてもよい。ちなみに、第１インバータ３１０ａは、ＩＮ端子２から入力される入力信号ＩＮの電圧レベルが立ち上がる場合においては、立ち上がり閾値（例えば「２．８Ｖ」）を下回っているとき、論理Ｌレベルに対応する一定の電圧レベル（例えば「０．０Ｖ」）にて第３内部信号生成部３３０に対して第１内部信号Ｏｉｎ１を出力するものの、立ち上がり閾値以上になるとき、論理Ｈレベルに対応する一定の電圧レベル（例えば「５．０Ｖ」）にて第３内部信号生成部３３０に対して第１内部信号Ｏｉｎ１を出力する。一方、第１インバータ３１０ａは、ＩＮ端子２から入力される入力信号ＩＮの電圧レベルが立ち下がる場合においては、立ち下がり閾値（例えば「２．２Ｖ」）を上回っているとき、論理Ｈレベルに対応する一定の電圧レベルにて第３内部信号生成部３３０に対して第１内部信号Ｏｉｎ１を出力するものの、立ち下がり閾値以下となるとき、論理Ｌレベルに対応する一定の電圧レベルにて第３内部信号生成部３３０に対して第１内部信号Ｏｉｎ１を出力する。このように、入力信号の立ち上がり時における立ち上がり閾値が入力信号の立ち下がり時における立ち下がり閾値よりも高くなっている。

上記実施の形態（変形例を含む）では、逆ヒステリシス回路部を構成する第１及び第２インバータとして、単一の閾値を有する通常のインバータのみを採用する、あるいは、シュミットトリガインバータのみを採用することとしたが、これに限らない。他に例えば、第１インバータとして通常のインバータを採用し、第２インバータとしてシュミットトリガインバータを採用するとともに、第２インバータの立ち下がり閾値電圧レベルを第１インバータの第１閾値電圧レベルよりも高く設定することとしてもよい。同様に、第１インバータとしてシュミットトリガインバータを採用し、第２インバータとして通常のインバータを採用するとともに、第２インバータの第２閾値電圧レベルを第１インバータの立ち下がり閾値電圧レベルよりも高く設定することとしてもよい。こうした構成によっても、上記実施の形態に準じた効果を得ることはできる。

特に第１インバータとしてシュミットトリガインバータを採用した場合にあっては、先の図１に対応する図として図６に示すように、第１駆動部２０を構成するインバータ２１と第１インバータ３１０ａとを共用することとしてもよい。この場合、第１インバータ３１０ａは、入力信号ＩＮの立ち上がり時における閾値が第１閾値（「２．８Ｖ」）となるように設定され、入力信号ＩＮの立ち下がり時における閾値が第４閾値（「２．２Ｖ」）となるように設定される。これにより、インバータの数を低減することができる、換言すれば、オフ保持回路の構成要素数を低減することができるようになるため、オフ保持回路の体格の小型化を図ることができるようになる。

上記実施の形態では、逆ヒステリシス回路部の構成例として、第１インバータ３１０、第２インバータ３２０及び第３内部信号生成部３３０を有する逆ヒステリシス回路部３１及び３１ａを採用したが、こうした逆ヒステリシス回路部を構成する構成要素はこれらに限らない。他に例えば、逆ヒステリシス回路部を遅延回路を有して構成することもできる。

上記実施の形態（変形例を含む）では、貫通電流が発生することを好適に抑制するべく、入力信号ＩＮの立ち上がり時における閾値として第３閾値（「２．８Ｖ」）を用いるとともに、入力信号ＩＮの立ち下がり時における閾値として第３閾値よりも高い第２閾値（「３．０Ｖ」）を用いる逆ヒステリシス回路部を構成するした。これにより、上記デッドタイムをより長期化することができるようになり、ひいては、貫通電流が発生することをさらに低減することができるようになる。しかしながら、こうした構成に限らない。第２閾値を第３閾値よりも高く設定しなくとも、少なくとも第１閾値よりも高く設定すればよい。これにより、ＭＯＳトランジスタ３００をオフとする第２出力信号ＯＵＴ２をより早期に生成出力することができ、ＩＧＢＴ２００及びＭＯＳトランジスタ３００が共に完全にオフとされる期間であるデッドタイムをより長期化することができるようになる。すなわち、所期の目的を達成することはできる。

上記実施の形態（変形例を含む）では、入力信号ＩＮが立ち下がると、ＩＧＢＴをオンとするとともにＭＯＳトランジスタをオフとするように、第１駆動部及び第２駆動部等々を構成していたがこれに限らない。逆に、入力信号ＩＮが立ち上がると、ＩＧＢＴをオンとするとともにＭＯＳトランジスタをオフとするように、第１駆動部及び第２駆動部等々を構成することとしてもよい。要は、第１駆動部は、ＩＧＢＴをオフとする電圧レベルからＩＧＢＴをオンとする電圧レベルへ入力信号ＩＮが変化する際に第１閾値を横切るとき、ＩＧＢＴをオンとする第１出力信号ＯＵＴ１を生成出力するとともに、第２駆動部は、ＩＧＢＴをオフとする電圧レベルからＩＧＢＴをオンとする電圧レベルへ入力信号ＩＮが変化する際に、ＩＧＢＴをオフとする電圧レベルに第１閾値よりも近い第２閾値を横切るとき、ＭＯＳトランジスタをオフとする第２出力信号ＯＵＴ２を生成出力することとすればよい。

上記実施の形態（変形例を含む）では、第１トランジスタとしてＩＧＢＴを採用し、第２トランジスタとしてＰチャネルＭＯＳトランジスタを採用したが、これに限らない。第１トランジスタとしては、例えばパワー用のＭＯＳトランジスタを採用することができ、第２トランジスタとしては、例えばバイポーラトランジスタを採用することができる。

上記実施の形態（変形例を含む）では、第１トランジスタとしてｎチャンネル型のＩＧＢＴが採用されていたため、ＩＧＢＴ２００をオンとする電圧レベルの方がＩＧＢＴ２００をオフとする電圧レベルよりも高かった。また、第１トランジスタとして例えばＮＰＮバイポーラトランジスタを採用すると、第１トランジスタをオンとする電圧レベルの方が、第１トランジスタをオフとする電圧レベルの方よりも高くなる。しかしながら、こうした構成に限らない。第１トランジスタとして、ｐチャンネル型のＩＧＢＴを採用したり、ＰＮＰバイポーラトランジスタを採用することもでき、その場合にあっては、第１トランジスタをオンとする電圧レベルの方が、第１トランジスタをオフとする電圧レベルよりも低くなるように構成することとなる。

本発明のオフ保持回路の第１の実施の形態について、その全体構成の一例を示すブロック図。 同第１の実施の形態を構成する第２駆動部の逆ヒステリシス回路部について、その構成の一例を示す等価回路図。 同第１の実施の形態を構成する第２駆動部の逆ヒステリシス回路部について、（ａ）〜（ｅ）は、その動作の一例を示すタイミングチャート。 同第１の実施の形態について、（ａ）〜（ｃ）は、その動作の一例を示すタイミングチャート。 同第１の実施の形態を構成する第２駆動部の逆ヒステリシス回路部の変形例について、その構成の一例を示す等価回路図。 同第１の実施の形態の変形例について、その全体構成の一例を示すブロック図。 従来一般に知られたオフ保持回路について、その全体構成の一例を示すブロック図。 同従来一般に知られたオフ保持回路について、（ａ）〜（ｃ）は、その動作の一例を示すタイミングチャート。

符号の説明

２…ＩＮ端子、３…ＧＶ端子、４…ＯＦＫ端子、１０、１０１…オフ保持回路、２０…第１駆動部、２１…シュミットトリガインバータ、２２…第１生成部、３０…第２駆動部、３１…逆ヒステリシス回路部、３２…第２生成部、２００…ＩＧＢＴ（第１トランジスタ）、３００…ＰチャネルＭＯＳトランジスタ（第２トランジスタ）、３１０、３１０ａ…第１インバータ、３２０、３２０ａ…第２インバータ、３３２…第１フリップフロップ、３３５…第２フリップフロップ。

Claims (5)

1. 第１トランジスタをオンオフ制御するための第１出力信号を、入力端子に入力される入力信号に基づいて生成するとともに、第１トランジスタのゲート端子に接続された第１出力端子を介して第１出力信号を出力する第１駆動部と、第１トランジスタのオフ時にこの第１トランジスタのゲート端子に印加されている電圧レベルを第１トランジスタがオフとなる電圧レベルに固定する第２トランジスタをオンオフ制御するための第２出力信号を、前記入力端子に入力される入力信号に基づいて生成するとともに、第２トランジスタのゲート端子に接続された第２出力端子を介して第２出力信号を出力する第２駆動部とを備え、第１トランジスタをオンとする前に第２トランジスタをオフとする一方、第１トランジスタをオフとした後に第２トランジスタをオンとするオフ保持回路であって、
   第１駆動部は、第１トランジスタをオフとする電圧レベルから第１トランジスタをオンとする電圧レベルへ前記入力信号が変化する際に第１閾値を横切るとき、第１トランジスタをオンとする第１出力信号を生成出力するとともに、
   第２駆動部は、第１トランジスタをオフとする電圧レベルから第１トランジスタをオンとする電圧レベルへ前記入力信号が変化する際に、第１トランジスタをオフとする電圧レベルに第１閾値よりも近い第２閾値を横切るとき、第２トランジスタをオフとする第２出力信号を生成出力することを特徴とするオフ保持回路。
2. 第２駆動部は、第１トランジスタをオフとする電圧レベルから第１トランジスタをオンとする電圧レベルへ前記入力信号が変化する際の閾値として、第２閾値を用いるとともに、第１トランジスタをオンとする電圧レベルから第１トランジスタをオフとする電圧レベルへ前記入力信号が変化する際の閾値として、第１トランジスタをオンとする電圧レベルに第２閾値よりも近い第３閾値を用いる逆ヒステリシス回路部を含むことを特徴とする請求項１に記載のオフ保持回路。
3. 前記逆ヒステリシス回路部は、
   第１トランジスタをオンとする電圧レベルから第１トランジスタをオフとする電圧レベルへ前記入力信号が変化する際に、第３閾値を横切るまで、第１論理レベルに対応する一定の電圧レベルにて第１内部信号を出力する一方、第３閾値を横切ると、第２論理レベルに対応する一定の電圧レベルにて第１内部信号を出力する第１インバータと、
   第１トランジスタをオフとする電圧レベルから第１トランジスタをオンとする電圧レベルへ前記入力信号が変化する際に、第２閾値を横切るまで、第２論理レベルに対応する一定の電圧レベルにて第２内部信号を出力する一方、第２閾値を横切ると、第１論理レベルに対応する一定の電圧レベルにて第２内部信号を出力する第１インバータと、
   第１論理レベルに対応する電圧レベルから第２論理レベルに対応する電圧レベルへの第１内部信号の変化時にパルスを生成する第１フリップフロップと、
   前記パルス及び第２内部信号に基づいて第３内部信号を生成する第２フリップフロップとを有し、
   第２駆動部は、第３内部信号に基づいて第２出力信号を生成出力することを特徴とする請求項２に記載のオフ保持回路。
4. 前記逆ヒステリシス回路部を構成する第１及び第２インバータは、第１トランジスタをオンとする電圧レベルから第１トランジスタをオフとする電圧レベルへ前記入力信号が変化する際に用いられる閾値が、第１トランジスタをオフとする電圧レベルから第１トランジスタをオンとする電圧レベルへ前記入力信号が変化する際に用いられる閾値よりも、第１トランジスタをオフとする電圧レベルに近いシュミットトリガインバータであり、
   第１トランジスタをオフとする電圧レベルから第１トランジスタをオンとする電圧レベルへ前記入力信号が変化する際に、第２インバータで用いられる閾値は、第１トランジスタをオンとする電圧レベルから第１トランジスタをオフとする電圧レベルへ前記入力信号が変化する際に、第１インバータで用いられる閾値よりも、第１トランジスタをオンとする電圧レベルに近く設定されていることを特徴とする請求項３に記載のオフ保持回路。
5. 前記逆ヒステリシス回路部を構成する第１インバータは、第１駆動部に共用されていることを特徴とする請求項４に記載のオフ保持回路。

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