JP4846494B2

JP4846494B2 - インバータ装置及びインバータ装置の制御方法

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Publication number: JP4846494B2
Application number: JP2006242734A
Authority: JP
Inventors: 和弘齋藤; 学黒川; 貞夫篠原
Original assignee: Honda Motor Co Ltd
Current assignee: Honda Motor Co Ltd
Priority date: 2006-09-07
Filing date: 2006-09-07
Publication date: 2011-12-28
Anticipated expiration: 2026-09-07
Also published as: JP2008067502A

Description

本発明は、直流電源を昇圧する昇圧回路を有するインバータ装置及びその制御方法に関する。

ハイブリッド自動車、燃料電池車両や電動車両などでは、電動機（以下、モータ）により、駆動力が生成され、車軸に伝達される。車両の走行状態に応じた最適な駆動力を得るために、直流電源の電源電圧を昇圧回路により、所望の電圧に昇圧し、該昇圧電圧に基づき、モータの駆動力を得ている。

高出力及び高効率を実現する昇圧回路として、特許文献１に記載されたインピーダンス（Ｚ）ソース昇圧回路が提案されている。Ｚソース昇圧回路は、直流電源の正極端側に接続された第１リアクタと、直流電源の負極端側に接続された第２リアクタと、第１リアクタの入力端と第２リアクタの出力端との間に接続された第１コンデンサと、第１リアクタの出力端と第２リアクタの入力端との間に接続された第２コンデンサとを備えて構成される。そして、インバータ回路が昇圧回路の出力側に接続される。

インバータ回路は、Ｕ，Ｖ，Ｗ相について、ＩＧＢＴ素子（Insulated Gate Bipolar mode Transistor）（スイッチング素子）とフリーホイルダイオードとを逆並列接続したＩＧＢＴモジュールが三相インバータ回路の各アームを構成する。上アーム（ハイ側）を構成するＩＧＢＴモジュールと下アーム（ロー側）を構成するＩＧＢＴモジュールは直列接続されて三相インバータ回路を構成する。

インバータ回路は、キャリア周期毎に、Ｕ相，Ｖ相，Ｗ相について、各相電流が目標電流に一致するように、パルス幅変調（ＰＷＭ）方式により制御される。

Ｚソース昇圧回路は、図８（ａ）及び図９に示すように、Ｕ，Ｗ，Ｗのいずれかの相の上下のアームが短絡するショート期間において、第１及び第２リアクタの充電による磁気エネルギーの蓄積、並びに第１及び第２コンデンサの放電を行った後、図８（ｂ）及び図９に示すように、Ｕ，Ｖ，Ｗ相の全ての上又は下アームが短絡するゼロベクトル期間や、図８（ｃ）及び図９に示すように、ＰＷＭ制御による通電期間において、第１及び第２リアクタの放電並びに第１及び第２コンデンサの充電を行うことにより昇圧する。尚、図９中のｉLは第１リアクタに流れる電流、Ｖｃ１は第１コンデンサの電圧、Ｖｏは昇圧回路の出力電圧である。

ＰＷＭ制御パターンが変更される際に設けられるショート期間の指令ショート期間（以下、Ｔｓ指令値）は昇圧回路の指令出力電圧（指令値）Ｖｏ^＊に応じて算出されるが、従来、ショート期間のＴｓ指令値の長短に拘わらず、ショート期間がＴｓ指令値の時間長だけ設定されていた。
米国特許出願公開第２００３／０２３１５１８号公報

しかしながら、従来のショート期間の設定には次のような問題があった。インバータ装置を制御するＣＰＵ上をプログラムが動作することにより、パルス幅変調（ＰＷＭ変調）に基づくゲート信号によるＩＧＢＴ（スイッチング素子）のＯＮ／ＯＦＦによりインバータ回路の駆動制御を行うとともに、Ｔｓ指令値、ショート期間の開始及び終了時刻（指令開始時刻及び指令終了時刻）の算出、並びに該当する相のＩＧＢＴ素子をＯＮ状態にするためのゲート信号を出力してハイ側及びロー側のＩＧＢＴ素子を短絡させる。

ゲート信号によりＵ，Ｖ，Ｗ相のいずれかの相が実際に短絡する実ショート期間（実ショート時間、実ショート開始時刻、実ショート終了時刻）は、以下に説明するＣＰＵの処理遅延等ＣＰＵに起因するＣＰＵの応答誤差及びＩＧＢＴ素子のスイッチング遅延等ＩＧＢＴ素子に起因するＩＧＢＴ素子の応答誤差により、Ｔｓ指令値、指令開始時刻及び指令終了時刻からずれる。

（１）ＣＰＵの応答誤差
ＣＰＵ上をプログラムが実行することにより、上記のように、インバータ回路の駆動制御を行うとともに、該当する相の短絡制御が行われる。しかし、ショート期間の設定には、プログラムの実行による処理時間が必要であるが、ＣＰＵの応答誤差により、ショート期間の開始及び終了時刻を指令開始時刻及び指令終了時刻に一致させることは困難である。

例えば、指令開始時刻はＰＷＭ制御パターンが変更となる時刻であり、ＰＷＭ制御パターンの該当する相のＩＧＢＴ素子のＯＦＦからＯＮへの変更に同期して、当該ＩＧＢＴ素子をＯＮ状態にするためのゲート信号を出力する必要があるが、実ショート開始時刻が指令開始時刻から以下の理由によりずれる。

ＣＰＵはインバータ回路が電力変換を行うための負荷であるモータ等の制御をモータが搭載される車両等の運転状態に応じて常時行っており、ＣＰＵの処理負荷によっては、処理遅延により、短絡させるためのゲート信号を出力する時刻が遅れてしまう。また、ＰＷＭ制御パターンが変更となった時刻からＴｓ指令値の算出を開始し、Ｔｓ指令値の算出が終了してから、ショートのためのゲート信号を出力すると、その間のＣＰＵの処理遅延により、実ショート開始時刻が指令開始時刻から遅延する。また、ＣＰＵによる処理方法によっては、逆に、実ショート開始時刻が指令開始時刻よりも早くなる場合もある。

一方、ＰＷＭ制御パターンが１から０に変更となるＩＧＢＴ素子をＯＦＦ状態とするためのゲート信号を出力することにより、ショート期間が終了する。しかし、ショート期間の開始と同様に、ＣＰＵの処理遅延により、実ショート期間の終了時刻は指令終了時刻からずれる。また、ＣＰＵによる処理方法によっては、逆に、実ショート終了時刻が指令終了時刻よりも早くなる場合もある。

（２）ＩＧＢＴ素子の応答誤差
ＩＧＢＴ素子のＯＮ／ＯＦＦには、スイッチング遅延がある。そのために、ＩＧＢＴ素子がＯＮ，ＯＦＦする時刻は、ＯＮ／ＯＦＦのためのゲート信号がＩＧＢＴ素子に出力されてから遅延する。また、ＩＧＢＴ素子の特性のばらつき及びゲート抵抗のばらつきなどによっても、ＯＮ，ＯＦＦ時刻がばらつき、実ショート開始及び終了時刻、並びに実ショート期間は、指令開始時刻及び終了時刻並びにＴｓ指令値からずれるとともに、そのずれはＩＧＢＴ素子の特性ばらつきにより一定ではない。

例えば、図１０に示すように、Ｕ相のハイ側のＩＧＢＴ素子ＵＨがＯＮからＯＦＦ、Ｕ相のロー側のＩＧＢＴ素子ＵＬがＯＦＦからＯＮされるものとする。ＵＬがＯＦＦからＯＮに変更される際にショート期間が設定される。実ショート開始時刻ｔ１’は指令開始時刻ｔ１よりも遅れる。また、実ショート終了時刻ｔ２’は指令終了時刻ｔ２よりも遅れる。その結果、実ショート期間（ｔ２’−ｔ１’）はＴｓ指令値（ｔ２−ｔ１）からずれる。

昇圧回路の出力電圧Ｖｏはショート期間の時間長によって決定されることから、Ｔｓ指令値が小さいと、Ｔｓ指令値に対するＣＰＵ応答誤差＋ＩＧＢＴ応答誤差（（ｔ２’−ｔ１’）−（ｔ２−ｔ１））が占める割合が大きくなり精度が悪化し、図１０に示すように、ｂに示す昇圧電圧の出力電圧Ｖｏは、ａに示すＴｓ指令値の場合からずれる割合が大きくなる。例えば、実ショート期間がＴｓ指令値よりも短くなってしまう場合は、昇圧電圧の出力電圧ＶｏはＴｓ指令値の場合よりも小さくなるとともに、指令出力電圧Ｖｏ^＊に対する昇圧回路の出力電圧Ｖｏの誤差率が大きくなり、実際の相電流の目標相電流からの誤差率が大きくなる。その結果、目標トルクを実現できないという問題がある。

また、図１１に示すように、ＰＷＭ制御パターンに対応するハイ側のＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨのベクトルがＵ，Ｖ，Ｗ相について、（０００），（１００），（１１０），（１１１），（１１０），（１００），（０００）である場合について説明する。（０００）から（１００）に変更されるＵ相、（１００）から（１１０）に変更されるＶ相、（１１０）から（１１１）に変更されるＷ相、（１１１）から（１１０）に変更されるＷ相、（１１０）から（１００）に変更されるＶ相及び（１００）から（０００）に変更されるＵ相について、ショート期間が設定されるが、指令出力電圧Ｖｏ^＊が小さいことから、小さいＴｓ指令値が図１０に示すように連続する場合、実ショート期間のＴｓ指令値からのずれが累積され、昇圧回路の出力電圧Ｖｏが指令出力電圧Ｖｏ^＊に追従しなくなってしまうという問題がある。

本発明は、上記問題点に鑑みてなされたものであり、上述したインピーダンス（Ｚ）ソース昇圧回路において、昇圧されて出力される電圧を指令値に精度良く追従できるインバータ装置及びインバータ装置の制御方法を提供することを目的とする。

請求項１記載の発明によると、直流電源の正極端側に接続された第１リアクタと、前記直流電源の負極端側に接続された第２リアクタと、前記第１リアクタの入力端と前記第２リアクタの出力端との間に接続された第１コンデンサと、前記１リアクタの出力端と前記第２リアクタの入力端との間に接続された第２コンデンサとを備えて構成される昇圧回路と、複数のスイッチング素子を有し、前記昇圧回路の出力側に接続された複数相のインバータ回路とを備えるインバータ装置であって、前記昇圧回路の指令出力電圧に基づき、前記昇圧回路により昇圧させる際に設けられる前記インバータ回路の制御パターンが変更されるいずれかの相の前記スイッチング素子をＯＮ状態にして短絡する期間であるショート期間の時間長を示す指令ショート期間を算出するショート期間算出手段と、前記指令ショート期間の時間長に基づき前記インバータ回路の制御パターンが変更されるいずれかの相の前記スイッチング素子を導通により短絡する短絡動作を許可するか否かを判断するショート判断手段とを具備したことを特徴とするインバータ装置が提供される。

請求項２記載の発明によると、請求項１記載の発明において、前記ショート判断手段は、前記ショート期間算出手段により算出された今回及び過去の指令ショート期間に基づき、今回のショート期間について前記インバータ回路のいずれかの相の短絡動作を許可するか禁止するかを判断し、前記ショート判断手段が短絡動作を許可すると判断した場合、今回の指令ショート期間及び前記ショート判断手段が短絡動作を禁止した際の指令ショート期間を加算した値に基づき、前記インバータ回路のいずれかの相を短絡させる制御信号を前記スイッチング素子に出力するインバータ装置が提供される。

請求項３記載の発明によると、請求項２記載の発明において、前記インバータ回路はパルス幅変調に基づく前記複数のスイッチング素子のＯＮ／ＯＦＦにより駆動され、前記ショート期間算出手段は前記パルス幅変調に基づくＰＷＭ制御パターンが変更される際に設けられるショート期間の指令ショート期間を算出し、今回の指令ショート期間に前記ショート判断手段が短絡動作を禁止した過去の指令ショート期間を加算するショート期間加算手段を具備し、前記ショート判断手段は、前記ショート期間加算手段により加算されたショート期間が所定値未満であれば、前記インバータ回路のいずれの相も短絡動作を禁止することを特徴とするインバータ装置が提供される。

請求項４記載の発明によれば、請求項３記載の発明において、前記ショート期間算出手段、前記ショート判断手段及び前記ショート期間加算手段を含む前記インバータ回路の駆動制御はＣＰＵ上をプログラムが動作することにより行われ、前記所定値は前記ショート期間算出手段により算出される前記指令ショート期間に基づき前記インバータ回路が実際にショートする実ショート期間の前記ＣＰＵの処理遅延及び前記スイッチング素子のスイッチング遅延による誤差の該指令ショート期間に対する割合が一定以下となるよう設定されているインバータ装置が提供される。

請求項５記載の発明によれば、直流電源の正極端側に接続された第１リアクタと、前記直流電源の負極端側に接続された第２リアクタと、前記第１リアクタの入力端と前記第２リアクタの出力端との間に接続された第１コンデンサと、前記１リアクタの出力端と前記第２リアクタの入力端との間に接続された第２コンデンサとを備えて構成される昇圧回路と、複数のスイッチング素子を有し、前記昇圧回路の出力側に接続された複数相のインバータ回路とを備えるインバータ装置の制御方法であって、前記昇圧回路により昇圧させる際に設けられる前記インバータ回路の制御パターンが変更されるいずれかの相の前記スイッチング素子をＯＮ状態にして短絡するショート期間の時間長を示す指令ショート期間を前記昇圧回路の指令出力電圧に基づき順次算出する第１ステップと、前記第１ステップにより算出された今回及び過去の指令ショート期間に基づき、該ショート期間について前記インバータ回路の制御パターンが変更されるいずれかの相の前記スイッチング素子を導通により短絡する短絡動作を許可するか否かを判断する第２ステップと、前記第２ステップで短絡動作を許可すると判断したショート期間については、今回の前記第１ステップで算出された指令ショート期間及び前記第２ステップで短絡動作を禁止すると判断した前記第１ステップで算出された指令ショート期間に基づいて、前記インバータ回路のいずれかの相を短絡させる制御信号を前記スイッチング素子に出力する第３ステップとを具備したことを特徴とするインバータ装置の制御方法が提供される。

請求項１記載の発明によると、指令ショート期間の時間長に応じてインバータ回路を短絡動作させるか否かを判断するので、昇圧回路の出力電圧が指令出力電圧に追従させることが可能となる。

請求項２又は請求項５記載の発明によると、今回及び過去の指令ショート期間に基づき、今回のショート期間についてインバータ回路のいずれかの相を短絡させるか否かを判断するので、短絡させなかった過去のショート期間を今回のショート期間に反映させることができ、昇圧回路の出力電圧を指令出力電圧に追従させることが可能となる。

請求項３記載の発明によると、パルス幅変調に基づく複数のスイッチング素子のＯＮ／ＯＦＦによりインバータ回路が駆動され、パルス幅変調に基づくＰＷＭ制御パターンが変更される際にショート期間の指令ショート期間を算出する場合には、昇圧回路の出力電圧を指令出力電圧に追従させることが可能となる。

請求項４記載の発明によると、スイッチング素子のスイッチング遅延及びＣＰＵの処理遅延による誤差の該ショート期間に対する割合が一定以下となるよう設定されるので、指令ショート期間に対する実ショート期間の誤差率が一定以下となり、昇圧回路の出力電圧の指令出力電圧に対する誤差率が一定以下となり、昇圧回路の出力電圧を指令出力電圧に追従させることが可能となる。

図１は本発明の実施形態による示すインバータ装置の構成図である。図１に示すように、インバータ装置１は、直流電源２、ダイオードＤ、トランジスタ（ＩＧＢＴ素子）Ｑｉｎ、昇圧回路４、インバータ回路６、モータ８、相電流センサ１０Ｕ，１０Ｖ，１０Ｗ、位置検出センサ１２及びＥＣＵ１４を具備する。

直流電源２は、モータ８に昇圧回路４やインバータ回路６を介して電力供給するための蓄電装置であり、リチウムイオン電池やニッケル水素電池などであり、複数の単電池がモジュール化された複数のバッテリブロックが直列接続されている。直流電源２はキャパシタでも良い。

ダイオードＤはアノードが直流電源２（直流電源）に接続され、カソードが第１リアクタＬ１に接続されている。ＩＧＢＴ素子Ｑｉｎは、ダイオードＤに並列に接続され、スイッチング素子をなす。

ダイオードＤは、電力供給期間やゼロベクトル期間ではＯＮ，ショート期間ではＯＦＦするためのものである。直流電源２と昇圧回路４との間の通電のオン及びオフをＥＣＵ１４から入力されるゲート信号に応じて切り換えるスイッチング素子をなすトランジスタＱｉｎが設けられている。そして、このＩＧＢＴ素子Ｑｉｎのコレクタは昇圧回路４の第１リアクタＬ１に接続され、エミッタは直流電源２の正極端に接続されている。ＩＧＢＴ素子ＱｉｎはＥＣＵ１４によりモータ８の負荷電流が低い領域において適宜オンされたり、図示しない外部原動機によりモータ８が駆動されて発電された発電電力を直流電源２に充電するときにオンされたり、モータ８の回生制動により発生された回生電力を直流電源２に充電するときにオンされる。

昇圧回路４は、ダイオードＤのカソード（直流電源２の正極端側）に接続された第１リアクタＬ１と、直流電源２の負極端側に接続された第２リアクタＬ２と、第１リアクタＬ１の入力端と第２リアクタＬ２の出力端との間に接続された第１コンデンサＣ１と、第１リアクタＬ１の出力端と第２リアクタＬ２の入力端との間に接続された第２コンデンサＣ２とを備えて構成されたＺソース昇圧回路である。

インバータ回路６は、Ｚソース昇圧回路４の正極側の出力端が正電源ライン、負極側の出力端が負電源ラインに接続された複数相のインバータ回路であり、例えば、三相インバータ回路である。インバータ回路６は、ＩＧＢＴ素子（スイッチング素子）とフリーホイルダイオードとを逆並列接続したＩＧＢＴモジュールが三相インバータ回路の各アームを構成する。Ｕ相，Ｖ相，Ｗ相の上アームと下アームを構成するＩＧＢＴモジュールは直列接続されて三相インバータ回路を構成する。

ＩＧＢＴ素子ＵＨ及びフライホイールダイオードＤＵＨは、Ｕ相の上アーム（ハイ側）を構成する。また、ＩＧＢＴ素子ＶＨ及びフライホイールダイオードＤＶＨは、Ｖ相の上アームを構成し、ＩＧＢＴ素子ＷＨ及びフライホイールダイオードＤＷＨは、Ｗ相の上アームを構成する。

ＩＧＢＴ素子ＵＬ及びフライホイールダイオードＤＵＬは、Ｕ相の下アーム（ロー側）を構成する。また、ＩＧＢＴ素子ＶＬ及びフライホイールダイオードＤＶＬは、Ｖ相の下アームを構成し、ＩＧＢＴ素子ＷＬ及びフライホイールダイオードＤＷＬは、Ｗ相の下アームを構成する。

ＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨのコレクタが第１リアクタＬ１のＺソース昇圧回路４の出力端側に接続されている。ＩＧＢＴ素子ＵＬ，ＶＬ，ＷＬのエミッタが第２リアクタＬ２のＺソース昇圧回路４の出力端側に接続されている。各ＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨ，ＵＬ，ＶＬ，ＷＬのコレクタ−エミッタ間は、エミッタからコレクタの方向が順方向となるようにフライホイールダイオードＤＵＨ，ＤＶＨ，ＤＷＨ，ＤＵＬ，ＤＶＬ，ＤＷＬが接続されている。

ＩＧＢＴ素子ＵＨ，ＵＬ，ＶＨ，ＶＬ，ＷＨ，ＷＬをパルス幅変調によりＯＮ／ＯＦＦするパルス信号（ゲート信号）がＥＣＵ１４よりＩＧＢＴ素子ＵＨ，ＵＬ，ＶＨ，ＶＬ，ＷＨ，ＷＬのゲートに入力される。各ＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨのエミッタ及び各ＩＧＢＴ素子ＵＬ，ＶＬ，ＷＬのコレクタは、モータ８のＵ，Ｖ，Ｗ相の各コイル端子に接続されている。

モータ（ＭＴＲ）８は、３相電力機器、例えば、ハイブリッド車両や燃料電池車両や電動車両などの車両に駆動源として搭載されるＤＣブラシレスモータ等である。相電流センサ１０Ｕ，１０Ｖ，１０Ｗは、モータ８に流れるＵ，Ｖ，Ｗ相の相電流を検出するセンサである。位置検出センサ１２は、モータ８のステータとロータとの相対回転角θｍを検出するセンサである。センサ１０Ｕ，１０Ｖ，１０Ｗ，１２の出力信号は、ＥＣＵ１４に入力され、アナログ／デジタル変換器によりアナログ信号からデジタル信号に変換されて、ＥＣＵ１４で処理される。

電子制御ユニットであるＥＣＵ１４は、モータ８の駆動及び回生作動を制御するモータ制御手段として機能するものであり、図２に示すように、目標Ｖｄ^＊，Ｖｑ^＊算出手段５０、指令出力電圧Ｖｏ^＊算出手段５２、目標Ｖｕ^＊，Ｖｖ^＊，Ｖｗ^＊算出手段５４、ＰＷＭ制御手段５６、ショート期間制御手段５８及びゲート信号出力手段６０をプログラムの実行などにより実現する機能を有する。

目標Ｖｄ^＊，Ｖｑ^＊算出手段５０は、回転直交座標をなすｄｑ座標上で電流のフィードバック制御を行うものであり、運転者のアクセル操作に係るアクセル開度を検出する図示しないアクセル開度センサ及び運転者のブレーキ操作に係る図示しないブレーキスイッチのオン／オフ等の各センサによる検出信号等から算出された車両の運転状態に応じたモータ８に対するトルク指令値から、目標ｄ軸電流ｉｄ^＊及び目標ｑ軸電流ｉｑ^＊を演算する。目標ｄ軸電流ｉｄ^＊、目標ｑ軸電流ｉｑ^＊、回転角度θｍ、並びにＵ相電流ｉｕ、Ｖ相電流ｉｖ及びＷ相電流ｉｗの検出値をｄｑ座標上に変換して得たｄ軸電流及びｑ軸電流から、ｄ軸電流ｉｄ及びｑ軸電流ｉｑと目標ｄ軸電流ｉｄ^＊及び目標ｑ軸電流ｉｑ^＊との各偏差がゼロとなるように、目標ｄ軸電圧Ｖｄ^＊及び目標ｑ軸電圧Ｖｑ^＊を演算する。

指令出力電圧Ｖｏ^＊算出手段５２は、昇圧回路４の指令出力電圧Ｖｏ^＊を算出する手段であり、例えば、次式（１）により、目標ｄ軸電圧Ｖｄ^＊及び目標ｑ軸電圧Ｖｑ^＊に基づいて、指令出力電圧（指令値）Ｖｏ^＊を算出する。

Ｖｏ^＊＝｛（Ｖｄ^＊）²＋（Ｖｑ^＊）²｝^1/2 ・・・（１）
目標Ｖｕ^＊，Ｖｖ^＊，Ｖｗ^＊算出手段５４は、例えば、目標ｄ軸電圧Ｖｄ^＊及び目標ｑ軸電圧Ｖｑ^＊を座標変換し、モータ８に加えるべきＵ，Ｖ，Ｗ相の目標電圧Ｖｕ^＊，Ｖｖ^＊，Ｖｗ^＊を演算する。

ＰＷＭ制御手段５６は、目標電圧Ｖｕ^＊，Ｖｖ^＊，Ｖｗ^＊と、キャリア周期Ｔｃを周期とする三角波キャリア信号とに基づくＰＷＭ変調により、Ｕ相ＩＧＢＴ素子ＵＨ，ＵＬ、Ｖ相ＩＧＢＴ素子ＶＨ，ＶＬ及びＷ相ＩＧＢＴ素子ＷＨ，ＷＬのゲートに印加するための６個のＰＷＭ制御パターンを順次求める。尚、ＰＷＭ変調方式は、三角波キャリア変調方式以外の例えば空間ベクトル変調方式でも良い。

ショート期間制御手段５８は、図３に示すように、ショート期間算出手段７０、ショート期間判断手段７２、ショート期間加算手段７４及びショート期間生成指示手段７６を有する。ショート期間算出手段７０は、指令出力電圧Ｖｏ^＊に応じて、ＰＷＭ制御パターンが変更となる際のショート期間の時間を示すＴｓ指令値（指令ショート期間）を算出する。Ｔｓ指令値は、例えば、指令出力電圧Ｖｏ^＊及び直流電源２の電圧Ｖｓに従って算出される１キャリア周期Ｔｃにおけるショート期間の総和時間を１キャリア周期Ｔｃ内のショート期間の個数で割り算した値とする。尚、直流電源２の電圧Ｖｓに対する指令出力電圧Ｖｏ^＊の比率が比較的小さいときは、ショート期間の総和時間が短くなり、Ｔｓ指令値が小さくなる。

ショート期間判断手段７２は、ショート期間算出手段７０により算出された指令値Ｔｓに前回までのショート期間が設けられなかったＴｓ指令値を加算した指令値（Ｔｓ加算指令値）と後述する所定値Ｔｍｉｎとを比較し、Ｔｓ加算指令値が所定値Ｔｍｉｎよりも小さいとき、当該Ｔｓ指令値に対するショート期間を設けないと判断し、Ｔｓ加算指令値が所定値Ｔｍｉｎ以上であれば、Ｔｓ指令値に対するショート期間を設け、Ｔｓ加算指令値をショート期間のＴｓ指令値とする。尚、前回までにショート期間が設けられないＴｓ指令値がない場合は、Ｔｓ加算指令値は今回のＴｓ指令値に等しくなる。

図４（ａ）に示すように、Ｔｓ指令値に対する実ショート期間には、ＥＣＵ１４の処理遅延による実ショート期間の開始時刻の指令値Ｔｓに対する指令開始時刻のずれ時間と実ショート期間の終了時刻の指令時刻のずれ時間の和であるＣＰＵ応答誤差のＴｓ指令値に対する割合（ＣＰＵ応答誤差率）ａと、ＩＧＢＴのスイッチング遅延による実ショート期間の開始時刻の指令開始時刻のずれ時間と実ショート期間の終了時刻の指令時刻のずれ時間の和であるＩＧＢＴ応答誤差のＴｓ指令値に対する割合（ＩＧＢＴ素子応答誤差率）ｂが加算された応答誤差率ｃ（＝ａ＋ｂ）が含まれる。また、図４（ａ）に示すように、Ｔｓ指令値が小さいほど、応答誤差率ｃが大きくなる。尚、図４（ａ）中の横軸はＴｓ指令値、縦軸は誤差率である。

応答誤差率ｃが高いと、指令出力電圧Ｖｏ^＊に対するＴｓ指令値に基づく実ショート期間による昇圧回路４の出力電圧Ｖｏの誤差率が大きくなる。そこで、所定誤差率（設定値Ａ（例えば、１０％））を設定し、応答誤差率が設定値ＡとなるＴｓ指令値をＴｍｉｎとする。図４（ｂ）に示すように、例えば、Ｕ相について、Ｔｓ指令値に対するＣＰＵ応答誤差とＩＧＢＴ応答誤差を加算した誤差ｅｔの割合（誤差率）が設定値ＡとなるＴｓ指令値がＴｍｉｎである。Ｔｍｉｎ以下のＴｓ指令値に対する実ショート期間の応答誤差率が設定値Ａ以上となり、指令出力電圧Ｖｏ^＊に対する該実ショート期間による出力電圧Ｖｏの誤差率が大きくなることから、Ｔｍｉｎ以下のＴｓ指令値となるショート期間を設定しないようにする。

ショート期間加算手段７４は、ショート期間判断手段７２がＴｓ指令値に対して、ショート期間を設定しないと判断したとき、例えば、１キャリア周期Ｔｃの開始時にリセットしたＴｓ加算指令値にＴｓ指令値を加算する。また、ショート期間判断手段７２がＴｓ指令値Ｔｓに対して、ショート期間を設定すると判断したとき、Ｔｓ加算指令値をリセットする。

ショート期間生成指示手段７６は、ショート期間判断手段７２がショート期間を設けると判断したショート期間について、Ｔｓ加算指令値を設定するショート期間のＴｓ指令値とし、Ｔｓ指令値が示す時間長いずれかの相をショートさせるようにゲート信号出力手段６０に指示する。尚、Ｔｓ加算指令値には、Ｔｍｉｎ以上のＴｓ指令値も含まれる。

図２中のゲート信号出力手段６０は、ＰＷＭ制御手段５６が生成したＰＷＭ制御パターンに該当するゲート信号を各ＰＷＭパターンに該当する相のＩＧＢＴ素子のゲートに出力する。また、ショート期間制御手段５８の指示に従って、ＰＷＭ制御パターンに同期して、ＰＷＭ制御パターンが変更となる相が加算指令値が示す時間だけショートするようにゲート信号を出力する。

以下、図５〜図７を参照して、本実施形態によるショート期間の制御方法を説明する。位置検出センサ１２より回転角度θｍ及び相電流センサ１０Ｕ，１０Ｖ，１０ＷよりＵ相電流ｉｕ，Ｖ相電流ｉｖ，Ｗ相電流ｉｗを検出する。トルク指令値から、目標ｄ軸電流ｉｄ^＊及び目標ｑ軸電流ｉｑ^＊を演算する。目標ｄ軸電流ｉｄ^＊、目標ｑ軸電流ｉｑ^＊、回転角度θｍ、並びにＵ相電流ｉｕ、Ｖ相電流ｉｖ及びＷ相電流ｉｗの検出値をｄｑ座標上に変換して得たｄ軸電流及びｑ軸電流から、ｄ軸電流ｉｄ及びｑ軸電流ｉｑと目標ｄ軸電流ｉｄ^＊及び目標ｑ軸電流ｉｑ^＊との各偏差がゼロとなるように、目標ｄ軸電圧Ｖｄ^＊及び目標ｑ軸電圧Ｖｑ^＊を演算する。

目標ｄ軸電圧Ｖｄ^＊及び目標ｑ軸電圧Ｖｑ^＊に基づいて、式（１）より、指令出力電圧Ｖｏ^＊を算出する。目標ｄ軸電圧Ｖｄ^＊及び目標ｑ軸電圧Ｖｑ^＊を座標変換し、モータ８に加えるべきＵ，Ｖ，Ｗ相の目標電圧Ｖｕ^＊，Ｖｖ^＊，Ｖｗ^＊を演算する。目標電圧Ｖｕ^＊，Ｖｖ^＊，Ｖｗ^＊と、キャリア周期Ｔｃを周期とする三角波キャリア信号とに基づくＰＷＭ変調により、Ｕ相ＩＧＢＴ素子ＵＨ，ＵＬ、Ｖ相ＩＧＢＴ素子ＶＨ，ＶＬ及びＷ相ＩＧＢＴ素子ＷＨ，ＷＬのゲートに印加するための６個のＰＷＭ制御パターン（ベクトル）を順次求める。

例えば、図７に示すように、６個のＰＷＭ制御パターンを、（０００），（１００），（１１０），（１００），（０００）とする。（＊＊＊）は、Ｕ，Ｖ，Ｗ相のハイ側のＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨのＯＮ／ＯＦＦを示し、１がＯＮ状態、０がＯＦＦ状態を示す。

図５中のステップＳ２で、１キャリア周期Ｔｃの開始又はショート期間が設定された直後のショート期間について、例えば、直流電源２の電圧Ｖｓ及び指令出力電圧Ｖｏ^＊より算出される１キャリア周期Ｔｃにおける総ショート期間からＰＷＭ制御パターンが変更となる際のショート期間のＴｓ指令値を算出し、指令値領域にＴｓ指令値を格納する。例えば、図７に示すＰＷＭ制御パターンでは、ＵＨがＯＦＦからＯＮになる時刻ｔ１におけるＴｓ指令値が算出され、指令値領域に格納される。

ステップＳ４で指令値領域に格納されたＴｓ指令値がＴｍｉｎ以上であるか否かを判断する。肯定判定ならば、ステップＳ６に進む。否定判定ならば、ステップＳ８に進む。本例では、指令出力電圧Ｖｏ^＊が比較的低いことから、図７に示す６個のＴｓ指令値が全てＴｍｉｎよりも小さいものとする。時刻ｔ１におけるＴｓ指令値がＴｍｉｎよりも小さいので、ステップＳ８に進む。時刻ｔ１では、図７のＵ１に示すように、Ｕ相については、Ｔｓ指令値ＴｓがＴｍｉｎよりも小さいので、ショートしない。

ステップＳ６で指令値領域に格納された指令値を設定するＴｓ指令値とする。このＴｓ指令値に基づいて、ＰＷＭ制御パターンが変更される相のＩＧＢＴ素子を短絡するためのゲート信号が該当のＩＧＢＴ素子に出力される。

ステップＳ８で次のショート期間についてのＴｓ指令値を算出する。例えば、ＶＨがＯＦＦからＯＮになる時刻ｔ２におけるショート期間のＴｓ指令値を算出する。ステップＳ１０で、ステップＳ８で算出されたＴｓ指令値にショート期間が設定されず指令値領域に格納されている値にＴｓ指令値Ｔｓを加算して指令値領域に格納し、ステップＳ４に戻る。例えば、時刻ｔ１についてのＴｓ指令値についてショート期間が設定されなかったので、指令値領域に格納されていたそのＴｓ指令値に時刻ｔ２におけるＴｓ指令値が加算され、指令値領域に格納される。

ステップＳ４で、指令値領域に格納されたＴｓ指令値がＴｍｉｎ以上であるか否かを判断する。肯定判定ならば、ステップＳ６に進む。否定判定ならば、ステップＳ８に進む。例えば、時刻ｔ２におけるＴｓ指令値はＴｍｉｎ未満であるが、図７中のＶ１に示すように、時刻ｔ１についてのＴｓ指令値が加算されるので、指令値領域に格納されたＴｓ指令値はＴｍｉｎ以上となるので、ステップＳ６に進む。

ステップＳ６で指令値領域に格納された値を設定するショート期間のＴｓ指令値とする。そして、このＴｓ指令値に基づいて、ＰＷＭ制御パターンが変更される相のＩＧＢＴ素子を短絡するためのゲート信号が該当のＩＧＢＴ素子に出力される。例えば、時刻ｔ２についてのショート期間を設定するために、ＶＨがＯＮするためのゲート信号をＶＨのゲートに出力して指令値領域に格納されたＴｓ指令値が示す時間が経過してからＶＬがＯＦＦするためのゲート信号をＶＬのゲートに出力する。そして、ステップＳ２に戻る。

図６に示すように、時刻ｔ２について、Ｖ相のＴｓ指令値にＵ相のＴｓ指令値が加算され、Ｔｓ指令値がＴｍｉｎ以上となり、Ｔｓ指令値に対するＣＰＵ誤差率及びＩＧＢＴ誤差率が小さいこと及びＴｓ指令値が今回までのショート期間が設定されなかった時刻ｔ１についてのＵ相のＴｓ指令値が加算されていることから、Ｂに示す昇圧回路４の出力電圧ＶｏがＡに示すＴｓ指令値である場合に対する誤差が一定範囲内に収束する。

また、図７中のＷ１に示すように、時刻ｔ３について、Ｔｓ指令値がＴｍｉｎより小さいので、時刻ｔ３についてのＷ相のショート期間は設定されない。時刻ｔ４については、時刻ｔ３におけるＴｓ指令値が加算されたＴｓ指令値がＴｍｉｎ以上であることから、図７中のＷ２に示すように、時刻ｔ４についてのショート期間を設定するために、ＷＬがＯＮするためのゲート信号をＷＬのゲートに出力して指令値領域に格納されたＴｓ指令値が示す時間が経過してからＷＨがＯＦＦするためのゲート信号をＷＨのゲートに出力する。

同様に、時刻ｔ５については、Ｔｓ指令値がＴｍｉｎより小さいので、図７中Ｖ２に示すように、時刻ｔ５についてのＶ相のショート期間は設定されない。時刻ｔ６については、時刻ｔ５におけるＴｓ指令値が加算されたＴｓ指令値がＴｍｉｎ以上であることから、図７中のＵ２に示すように、時刻ｔ６についてのショート期間を設定するために、ＵＬがＯＮするためのゲート信号をＵＬのゲートに出力して指令値領域に格納されたＴｓ指令値が示す時間が経過してからＵＨがＯＦＦするためのゲート信号をＵＨのゲートに出力する。この結果、図７に示すように、昇圧回路４の出力電圧Ｖｏが指令値出力電圧Ｖｏ^＊に追従する。そのため、相電流が目標電流に追従することができ、目標トルクを実現することができる。

以上説明したように、本実施形態によれば、Ｔｓ指令値がＴｍｉｎ以下となるショート期間を設定せずに、Ｔｍｉｎ以下となるＴｓ指令値を次のショート期間のＴｓ指令値に加算して、Ｔｓ指令値がＴｍｉｎ以上となるように、ショート期間を設定するので、誤差率が小さくなり、昇圧回路の出力電圧Ｖｏの指令値出力電圧Ｖｏ^＊に対する誤差率が小さくなり、短いＴｓ指令値が連続するような場合でも昇圧回路の出力電圧Ｖｏを指令値出力電圧Ｖｏ^＊に追従させることができる。

本発明の実施形態によるインバータ装置を示す図である。図１中のＥＣＵのモータ制御に係るブロック図である。本発明の実施形態によるショート期間制御に係わるブロック図である。本発明のＣＰＵ応答誤差率及びＩＧＢＴ応答誤差率を示す図である。本発明の実施形態によるショート期間制御方法を示すフローチャートである。本発明の実施形態によるショート期間制御方法を示すタイムチャートである。本発明の実施形態の効果を説明するタイムチャートである。ショート期間、ゼロベクトル期間及び通電期間の電流の流れを示す図である。ショート期間、ゼロベクトル期間及び通電期間における電流及び電圧を示すタイムチャートである。従来の問題点を示す図である。従来の問題点を示す図である。

符号の説明

１インバータ装置
２直流電源
４Ｚソース昇圧回路４
６インバータ回路
８モータ
１０Ｕ，１０Ｖ，１０Ｗ相電流検出センサ
１２位置検出センサ
１４ＥＣＵ
５８ショート期間制御手段
７０ショート期間算出手段
７２ショート期間判断手段
７４ショート期間加算手段
７６ショート期間生成指示手段

Claims

直流電源の正極端側に接続された第１リアクタと、前記直流電源の負極端側に接続された第２リアクタと、前記第１リアクタの入力端と前記第２リアクタの出力端との間に接続された第１コンデンサと、前記１リアクタの出力端と前記第２リアクタの入力端との間に接続された第２コンデンサとを備えて構成される昇圧回路と、
複数のスイッチング素子を有し、前記昇圧回路の出力側に接続された複数相のインバータ回路とを備えるインバータ装置であって、
前記昇圧回路の指令出力電圧に基づき、前記昇圧回路により昇圧させる際に設けられる前記インバータ回路の制御パターンが変更されるいずれかの相の前記スイッチング素子をＯＮ状態にして短絡する期間であるショート期間の時間長を示す指令ショート期間を算出するショート期間算出手段と、
前記指令ショート期間の時間長に基づき前記インバータ回路の制御パターンが変更されるいずれかの相の前記スイッチング素子を導通により短絡する短絡動作を許可するか否かを判断するショート判断手段と、
を具備したことを特徴とするインバータ装置。
前記ショート判断手段は、前記ショート期間算出手段により算出された今回及び過去の指令ショート期間に基づき、今回のショート期間について前記インバータ回路のいずれかの相の短絡動作を許可するか禁止するかを判断し、前記ショート判断手段が短絡動作を許可すると判断した場合、今回の指令ショート期間及び前記ショート判断手段が短絡動作を禁止した際の指令ショート期間を加算した値に基づき、前記インバータ回路のいずれかの相を短絡させる制御信号を前記スイッチング素子に出力する請求項１記載のインバータ装置。
前記インバータ回路はパルス幅変調に基づく前記複数のスイッチング素子のＯＮ／ＯＦＦにより駆動され、前記ショート期間算出手段は前記パルス幅変調に基づくＰＷＭ制御パターンが変更される際に設けられるショート期間の指令ショート期間を算出し、
今回の指令ショート期間に前記ショート判断手段が短絡動作を禁止した過去の指令ショート期間を加算するショート期間加算手段を具備し、
前記ショート判断手段は、前記ショート期間加算手段により加算されたショート期間が所定値未満であれば、前記インバータ回路のいずれの相も短絡動作を禁止することを特徴とする請求項２記載のインバータ装置。
前記ショート期間算出手段、前記ショート判断手段及び前記ショート期間加算手段を含む前記インバータ回路の駆動制御はＣＰＵ上をプログラムが動作することにより行われ、
前記所定値は前記ショート期間算出手段により算出される前記指令ショート期間に基づき前記インバータ回路が実際にショートする実ショート期間の前記ＣＰＵの処理遅延及び前記スイッチング素子のスイッチング遅延による誤差の該指令ショート期間に対する割合が一定以下となるよう設定されている請求項３記載のインバータ装置。
直流電源の正極端側に接続された第１リアクタと、前記直流電源の負極端側に接続された第２リアクタと、前記第１リアクタの入力端と前記第２リアクタの出力端との間に接続された第１コンデンサと、前記１リアクタの出力端と前記第２リアクタの入力端との間に接続された第２コンデンサとを備えて構成される昇圧回路と、複数のスイッチング素子を有し、前記昇圧回路の出力側に接続された複数相のインバータ回路とを備えるインバータ装置の制御方法であって、
前記昇圧回路により昇圧させる際に設けられる前記インバータ回路の制御パターンが変更されるいずれかの相の前記スイッチング素子をＯＮ状態にして短絡するショート期間の時間長を示す指令ショート期間を前記昇圧回路の指令出力電圧に基づき順次算出する第１ステップと、
前記第１ステップにより算出された今回及び過去の指令ショート期間に基づき、該ショート期間について前記インバータ回路の制御パターンが変更されるいずれかの相の前記スイッチング素子を導通により短絡する短絡動作を許可するか否かを判断する第２ステップと、
前記第２ステップで短絡動作を許可すると判断したショート期間については、今回の前記第１ステップで算出された指令ショート期間及び前記第２ステップで短絡動作を禁止すると判断した前記第１ステップで算出された指令ショート期間に基づいて、前記インバータ回路のいずれかの相を短絡させる制御信号を前記スイッチング素子に出力する第３ステップと、
を具備したことを特徴とするインバータ装置の制御方法。