JP4821697B2 - マザーボード実装用電子モジュール - Google Patents

マザーボード実装用電子モジュール Download PDF

Info

Publication number
JP4821697B2
JP4821697B2 JP2007121818A JP2007121818A JP4821697B2 JP 4821697 B2 JP4821697 B2 JP 4821697B2 JP 2007121818 A JP2007121818 A JP 2007121818A JP 2007121818 A JP2007121818 A JP 2007121818A JP 4821697 B2 JP4821697 B2 JP 4821697B2
Authority
JP
Japan
Prior art keywords
circuit board
solder ball
component
ball connection
electronic module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007121818A
Other languages
English (en)
Other versions
JP2008277661A (ja
Inventor
俊二 吉見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2007121818A priority Critical patent/JP4821697B2/ja
Publication of JP2008277661A publication Critical patent/JP2008277661A/ja
Application granted granted Critical
Publication of JP4821697B2 publication Critical patent/JP4821697B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

本発明は、パッケージの底面に互いに間隔を介して形成された複数の端子のそれぞれに半田ボールが接合されているＢＧＡ（ボールグリッドアレイ）構造やＣＳＰ（チップスケールパッケージ）構造のＩＣ部品を有するマザーボード実装用電子モジュールに関するものである。
図３（ａ）にはマザーボード実装用電子モジュールの一形態例が模式的な断面図により示され、図３（ｂ）には図３（ａ）のＸ部分が拡大して示されている。このマザーボード実装用電子モジュール１は、多層基板である回路基板２を有する。当該回路基板２の表面には電子部品４が実装搭載されている。また、回路基板２の表面や内部や裏面には配線パターン５が形成され、さらに、回路基板２の内部には、回路基板２の厚み方向に離れている配線パターン５間を接続させるスルーホール６が形成されている。それら電子部品４と配線パターン５とスルーホール６によって、回路基板２には電子回路が構成されている。さらにまた、回路基板２の裏面には、マザーボード実装用電子モジュール１をマザーボードＭに接合させるための半田の下地となる外部接続ランド７が形成されている。
このマザーボード実装用電子モジュール１の構成では、回路基板２の電子回路を構成する電子部品４の少なくとも一つは、ＢＧＡ構造又はＣＳＰ構造のＩＣ部品４ICである。このＩＣ部品４ICが搭載される回路基板２の表面領域には、図４のモデル図に示されるように、ＩＣ部品４ICの半田ボール８が一対一に対応して接合される個別対応タイプの半田ボール接続ランド１０と、複数の半田ボール８が共通に接合される面積の広い複数対応タイプの半田ボール接続ランド１１とが形成されている。半田ボール接続ランド１０の周囲の回路基板２の表面に、また、半田ボール接続用ランド１１における半田ボール８が接合する部分１３を除いた表面部分に、それぞれ、レジスト膜１２が形成されている。このレジスト膜１２と、ＩＣ部品４ICのパッケージ１４の底面との間の隙間にアンダーフィル（封止樹脂）１５が設けられ、回路基板２とＩＣ部品４ICのパッケージ１４との熱膨張係数の差違等に起因してマザーボード実装用電子モジュール１をマザーボードＭに実装する工程で生じる応力の緩和や、回路基板２からのＩＣ部品４ICの脱落防止のための補強が成されている。
なお、先行技術文献について調査したが、ここに記載するのに適切な先行技術文献は無かった。
上述したマザーボード実装用電子モジュール１をマザーボードＭに実装する際にはリフロー炉が用いられる。そのリフロー炉内でマザーボード実装用電子モジュール１が加熱されてＩＣ部品４ICの半田ボール８が溶融する。半田ボール８が溶融しても、半田ボール８の表面張力とレジスト膜１２に対する濡れ性とによって、溶融した半田ボール８はその形成位置に留まったままとなり、その後の冷却によって半田ボール８が硬化して元の状態に戻る。
しかしながら、実装のための加熱によって回路基板２とＩＣ部品４ICのパッケージ１４との間に発生する応力がアンダーフィル１５によって十分に緩和されない場合には、発生する応力によってレジスト膜１２が引っ張られ、図５（ａ）の断面図に示されるように、半田ボール接続ランド１１から剥がれてしまう場合がある。加熱によって溶融した半田は、レジスト膜１２や回路基板２の表面等の絶縁表面に比べて、導体表面に濡れ易い。このために、レジスト膜１２が剥がれると、その剥がれたレジスト膜１２と、半田ボール接続ランド１１との間の隙間に、半田ボール８の溶融した半田が流れ込んでしまう。この結果、図５（ｂ）の模式的な断面図に示されるＡ部分のように半田ボール８が細くなってしまったり、Ｂ部分のように半田ボール８が無くなってしまって、ＩＣ部品４ICと回路基板２の電子回路との接続不良が発生してしまうという問題が生じる。
本発明は上記課題を解決するために成されたものであり、その目的は、マザーボードへの実装時に発生するＩＣ部品と回路基板との接続不良問題を防止して信頼性を高めることができるマザーボード実装用電子モジュールを提供することにある。
上記目的を達成するために、この発明は次に示す構成をもって前記課題を解決するための手段としている。すなわち、この発明は、
パッケージの底面に互いに間隔を介して形成された複数の端子のそれぞれに半田ボールが接合されているＩＣ部品と、
該ＩＣ部品が前記半田ボールを介して実装されている回路基板と、
を有するマザーボード実装用電子モジュールであって、
前記各半田ボールがそれぞれ接合する前記回路基板の各表面位置にそれぞれ設けられている独立ランドである半田ボール接続ランドと、
該半田ボール接続ランドに連接して前記回路基板に形成されているスルーホールと、
前記半田ボール接続ランドの表面を露出させ、かつ、該半田ボール接続ランドと間隔を介して前記回路基板の表面に形成されているレジスト膜と、
該レジスト膜と前記ＩＣ部品のパッケージの底面との間の隙間を隙間なく埋めるアンダーフィルと、
を有し、
前記ＩＣ部品と対向する前記回路基板における前記半田ボール接続ランドが設けられている回路基板の表面には配線パターンが全く形成されていないことを特徴としている。
この発明によれば、回路基板の表面に形成されている全ての半田ボール接続ランドは、それぞれ、ＩＣ部品の半田ボールに一対一に対応した独立ランドである。このため、アンダーフィルが設けられている回路基板の表面領域に限っては、半田ボール接続ランドに連接している導体パターンは無い。これにより、レジスト膜が回路基板の表面から剥がれたとしても、マザーボード実装用電子モジュールをマザーボードに実装する際の加熱によって溶融した半田ボールの半田は、半田ボール接続ランドの位置から流れ出ることはなく、その場に留まったままとなる。これにより、半田ボールが小さくなったり、消失することを回避できてＩＣ部品と回路基板との接続不良の問題発生を回避できる。
以下に、この発明に係る実施形態例を図面に基づいて説明する。なお、以下に述べる実施形態例の説明において、従来例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
図１（ａ）には、本発明に係る実施形態例のマザーボード実装用電子モジュールにおいて特徴的な構成部分が模式的な断面図により示され、図１（ｂ）には、この実施形態例において特徴的な構成部分の分解図が模式的な斜視図により示されている。この実施形態例では、全ての半田ボール接続ランドは、ＩＣ部品４ICの半田ボール８に一対一に対応して形成される個別対応タイプの半田ボール接続ランド１０であり、全ての半田ボール接続ランド１０は独立ランドであり、相互に独立した関係となっている。このため、アンダーフィル１５が設けられる回路基板２の表面領域に限っては、半田ボール接続ランド１０同士を接続するための配線パターンや、半田ボール接続ランド１０と、ＩＣ部品４IC以外の電子部品４とを接続するための配線パターン等の導体パターンは無い。
この実施形態例では、全ての半田ボール接続ランド１０のうち、電気的に浮いている半田ボール接続ランド１０以外は、それぞれ、その直下に形成されているスルーホール６に連接され、さらに、当該スルーホール６を介して回路基板２の内層や裏面の配線パターン５に接続されて接続相手（例えば別の半田ボール接続ランド１０や、電子部品４等）と電気的に接続されている。
この実施形態例におけるマザーボード実装用電子モジュール１の上記以外の構成は従来例のマザーボード実装用電子モジュール１の構成と同様である。
なお、この発明はこの実施形態例の形態に限定されるものではなく、様々な実施の形態を採り得る。例えば、この実施形態例では、半田ボール接続ランド１０がスルーホール６を介して接続される配線パターン５の一つとして回路基板２の裏面に形成されている配線パターン５の例を挙げたが、半田ボール接続ランド１０がスルーホール６を介して接続される配線パターン５は全て回路基板２の内層に形成されていてもよい。
また、所定の半田ボール接続ランド１０に接続する配線パターン５が、マザーボードＭに形成されていてもよい。この場合、回路基板２の裏面には、前記所定の半田ボール接続ランド１０の直下に形成されたスルーホール６を介して接続された外部接続ランド７が形成される。この構成の一具体例が図２の模式的な断面図に示されている。この具体例では、所定の複数の半田ボール接続ランド１０にそれぞれ接続している各外部接続ランド７が、マザーボードＭに形成された共通の配線パターン５に接合されて、半田ボール接続ランド１０同士が電気的に接続される。
さらに、この実施形態例では、回路基板２は多層基板であったが、回路基板２は単層の基板であってもよく、この場合には、半田ボール接続ランド１０がスルーホール６を介して接続する配線パターン５は、回路基板２の裏面、あるいは、マザーボードＭに形成される。さらに、この実施形態例では、半田ボール８は、ＩＣ部品４ICのパッケージ１４の底面にマトリックス状に配列形成されていたが、それら半田ボール８のうちの一部の半田ボール８が省略されていてもよい。さらに、この実施形態例では、レジスト膜１２は、半田ボール接続ランド１０の表面全面が露出するように回路基板２の表面に形成されていたが、例えば、半田ボール接続ランド１０の周縁部を覆うようにレジスト膜１２が形成されていてもよい。さらに、図３（ａ）の例では、回路基板２には複数の電子部品４が搭載されていたが、回路基板２には、少なくとも１つのＢＧＡ構造又はＣＳＰ構造のＩＣ部品４ICが設けられていればよい。
本発明に係るマザーボード実装用電子モジュールの一実施形態例を説明するための図である。 その他の実施形態例を説明するための模式的な断面図である。 マザーボード実装用電子モジュールの一形態例を説明するための図である。 ＢＧＡ構造やＣＳＰ構造のＩＣ部品が搭載される回路基板の表面部分の一従来例を表したモデル図である。 従来の課題を説明するための図である。
符号の説明
１ マザーボード実装用電子モジュール
２ 回路基板
４IC ＩＣ部品
５ 配線パターン
６ スルーホール
７ 外部接続ランド
８ 半田ボール
１０ 半田ボール接続ランド
１２ レジスト膜
１５ アンダーフィル

Claims (1)

  1. パッケージの底面に互いに間隔を介して形成された複数の端子のそれぞれに半田ボールが接合されているＩＣ部品と、
    該ＩＣ部品が前記半田ボールを介して実装されている回路基板と、
    を有するマザーボード実装用電子モジュールであって、
    前記各半田ボールがそれぞれ接合する前記回路基板の各表面位置にそれぞれ設けられている独立ランドである半田ボール接続ランドと、
    該半田ボール接続ランドに連接して前記回路基板に形成されているスルーホールと、
    前記半田ボール接続ランドの表面を露出させ、かつ、該半田ボール接続ランドと間隔を介して前記回路基板の表面に形成されているレジスト膜と、
    該レジスト膜と前記ＩＣ部品のパッケージの底面との間の隙間を隙間なく埋めるアンダーフィルと、
    を有し、
    前記ＩＣ部品と対向する前記回路基板における前記半田ボール接続ランドが設けられている回路基板の表面には配線パターンが全く形成されていないことを特徴とするマザーボード実装用電子モジュール。
JP2007121818A 2007-05-02 2007-05-02 マザーボード実装用電子モジュール Expired - Fee Related JP4821697B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007121818A JP4821697B2 (ja) 2007-05-02 2007-05-02 マザーボード実装用電子モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007121818A JP4821697B2 (ja) 2007-05-02 2007-05-02 マザーボード実装用電子モジュール

Publications (2)

Publication Number Publication Date
JP2008277661A JP2008277661A (ja) 2008-11-13
JP4821697B2 true JP4821697B2 (ja) 2011-11-24

Family

ID=40055248

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007121818A Expired - Fee Related JP4821697B2 (ja) 2007-05-02 2007-05-02 マザーボード実装用電子モジュール

Country Status (1)

Country Link
JP (1) JP4821697B2 (ja)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358445A (ja) * 2000-06-13 2001-12-26 Denso Corp 電子部品の実装構造
JP3840043B2 (ja) * 2000-07-14 2006-11-01 京セラ株式会社 感光性ソルダーレジスト層およびそれを用いた配線基板ならびに電子部品モジュール

Also Published As

Publication number Publication date
JP2008277661A (ja) 2008-11-13

Similar Documents

Publication Publication Date Title
JP4312766B2 (ja) 半導体装置
TWI445106B (zh) 用以減低焊料疲勞之動態焊墊尺寸
JP5107959B2 (ja) 基板
JP4110189B2 (ja) 半導体パッケージ
JP5649788B2 (ja) プリント板、プリント板実装構造、およびプリント板実装方法
JP2009147165A (ja) 半導体装置
JP4945919B2 (ja) Ｂｇａ型多層回路配線板
US6002590A (en) Flexible trace surface circuit board and method for making flexible trace surface circuit board
JP4659802B2 (ja) 絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法
JPH11260954A (ja) 半導体装置およびその製造方法
JP4821697B2 (ja) マザーボード実装用電子モジュール
US20070138632A1 (en) Electronic carrier board and package structure thereof
JP5372235B2 (ja) 半導体装置および半導体装置実装体
JP2013211497A (ja) 部品接合構造
JP2017152448A (ja) 多数個取り配線基板
JP4976767B2 (ja) 積層形半導体装置
JP2006245435A (ja) 組立部品、組立部品用のマザー基板、組立部品用のモジュール基板、組立部品用のモジュール基板製造方法、電子回路装置および電子機器
JP2001135904A (ja) モジュール基板実装構造およびモジュール基板
JP2001168226A (ja) 半導体パッケージ及び半導体装置
JP7459610B2 (ja) 電子装置
JP2000216282A (ja) エリアアレイ電極型デバイス、それを実装する配線基板構造、及び回路基板実装体、並びにその実装方法
JP2009135233A (ja) 半導体パッケージ及びその実装構造
JP2011103398A (ja) 半導体装置
WO2023004641A1 (zh) 电路基板、相关的电路组件和电子设备
JP2009076812A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100305

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110531

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110721

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110809

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110822

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140916

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees